JPS60260157A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS60260157A JPS60260157A JP11602084A JP11602084A JPS60260157A JP S60260157 A JPS60260157 A JP S60260157A JP 11602084 A JP11602084 A JP 11602084A JP 11602084 A JP11602084 A JP 11602084A JP S60260157 A JPS60260157 A JP S60260157A
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭ Ｅ Ｓ （Ｍｅｔａｌ−３ｅｍｉｃｏｎｄ
ｕｃｔｏｒ）構造のＦ Ｅ Ｔ （Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関する。
ｕｃｔｏｒ）構造のＦ Ｅ Ｔ （Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関する。
ＭＥＳ−ＦＥＴは接合型ＦＥＴの１種でゲート電極のｐ
ｎ接合に、金属−半導体の接触により形成されるショッ
トキー障壁（ＳｃｈｏＬｔｋｙ Ｂａｒｒｉｅｒ）を用
いており、Ｓ Ｂ−Ｆ Ｅ Ｔとも呼ばれている。
ｎ接合に、金属−半導体の接触により形成されるショッ
トキー障壁（ＳｃｈｏＬｔｋｙ Ｂａｒｒｉｅｒ）を用
いており、Ｓ Ｂ−Ｆ Ｅ Ｔとも呼ばれている。
半導体として珪素（Ｓｉ） 、ガリウム・砒素（ＧａＡ
ｓ） 。
ｓ） 。
インジウム・燐（ＩｎＰ）等が用いられるが、現状では
ＧａＡｓが主流を占めているため、単にＧａＡｓ −Ｆ
ＥＴとも呼ばれている。
ＧａＡｓが主流を占めているため、単にＧａＡｓ −Ｆ
ＥＴとも呼ばれている。
ＧａＡｓ−ＦＥＴは、ｍ−ｖ族化合物半導体の１種であ
るＧａＡｓを用い、これはＳｉに比し電子移動度が８倍
程度大きいため、マイクロ波帯の低雑音増幅や、高電力
増幅に使用されるようになり、バイポーラトランジスタ
以上の性能のものが出現するようになった。
るＧａＡｓを用い、これはＳｉに比し電子移動度が８倍
程度大きいため、マイクロ波帯の低雑音増幅や、高電力
増幅に使用されるようになり、バイポーラトランジスタ
以上の性能のものが出現するようになった。
またＭＥＳ−ＦＥＴは半絶縁性基板を用い、集積化が容
易であるため最近光集積回路への応用が試みられている
。
易であるため最近光集積回路への応用が試みられている
。
第２図は従来例によるＭＥＳ−ＦＥＴの製造方法を工程
順に示す断面図である。
順に示す断面図である。
第２図ｆａｔにおいて、半絶縁性基板１としてＧａＡｓ
基板を用い、その上にバッファ層２としてアンドープＧ
ａＡｓ層と、トランジスタ作用に与かる活性層３として
ｎ型ＧａＡｓ層と、ソースとドレインを形成するコンタ
クト金属層４として金・ケルマニウム／金（ＡｕＧｅ／
Ａｕ）層を順次被着する。
基板を用い、その上にバッファ層２としてアンドープＧ
ａＡｓ層と、トランジスタ作用に与かる活性層３として
ｎ型ＧａＡｓ層と、ソースとドレインを形成するコンタ
クト金属層４として金・ケルマニウム／金（ＡｕＧｅ／
Ａｕ）層を順次被着する。
ここでバッファ層２は、半絶縁性基板１のＧａＡｓ結晶
に抵抗率を上げるためにドープされたクロム（Ｃｒ）
、酸素（０□）、鉄（Ｆｅ）等の不純物、あるいは基板
結晶の不完全性による影響を緩和するために、基板と活
性層の間に挟む層゛Ｃある。、つぎに、通常のりソゲラ
フイエ程によりコンタクト金属層４をパターニングして
ソースとドレインを形成する。
に抵抗率を上げるためにドープされたクロム（Ｃｒ）
、酸素（０□）、鉄（Ｆｅ）等の不純物、あるいは基板
結晶の不完全性による影響を緩和するために、基板と活
性層の間に挟む層゛Ｃある。、つぎに、通常のりソゲラ
フイエ程によりコンタクト金属層４をパターニングして
ソースとドレインを形成する。
第２図（ｂｌにおいて、パターニングされたレジストを
マスクにしてエツチングし、活性層３にリセス（ｒｅｃ
ｅｓｓ）を形成する。
マスクにしてエツチングし、活性層３にリセス（ｒｅｃ
ｅｓｓ）を形成する。
第２図ｆｃ）において、パターニングによりゲート金属
層５をリセス内に被着する。
層５をリセス内に被着する。
この方法によると、３回パターニングが行われ高度の位
置合わせ精度を必要とする。
置合わせ精度を必要とする。
第３図は他の従来例によるＭＥＳ−ＦＥＴの製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
第３図ｆａｌにおいて、半絶縁性基板１としてＧａＡｓ
基板を用い、その上にバッファ層２としてアンドープＧ
ａＡｓ層と、活性層３としてｎ型ＧａＡｓ層と、ゲート
金属層５としてへ１層を順次被着する。
基板を用い、その上にバッファ層２としてアンドープＧ
ａＡｓ層と、活性層３としてｎ型ＧａＡｓ層と、ゲート
金属層５としてへ１層を順次被着する。
つぎに、レジスト６を全面被着し、通常のりソゲラフイ
エ程によりパターニングして、ゲート形成領域を残す。
エ程によりパターニングして、ゲート形成領域を残す。
第３ｉ（ｂ）において、パターニングされたレジスト６
をマスクにしてゲート金属層５をエツチングし、レジス
ト６の下の部分のみ残す。
をマスクにしてゲート金属層５をエツチングし、レジス
ト６の下の部分のみ残す。
つぎにレジスト６を除去し、基板全面に絶縁層７を被着
する。
する。
第３図（Ｃ１において、リアクティブ・イオン・エツチ
ング（ＲＩ Ｅ）による異方性エツチングを用いて、絶
縁層７を垂直方向のみ略被着した厚さだけエツチングす
ると、絶縁層７ばゲート金属層５に接する段差の部分の
み残る。
ング（ＲＩ Ｅ）による異方性エツチングを用いて、絶
縁層７を垂直方向のみ略被着した厚さだけエツチングす
ると、絶縁層７ばゲート金属層５に接する段差の部分の
み残る。
第３図（ｄｌにおいて、基板全面にコンタクト金属層４
としてＡｕＧｅ／Ａｕ層とレジスト８を順次被着する。
としてＡｕＧｅ／Ａｕ層とレジスト８を順次被着する。
第３図ｆｅ）において、イオンビーム・エツチングを用
いて、レジスト８をエツチングしてケート金属層５と絶
縁層７を露出させ、残ったレジスト８は情１離液で除去
してコンタクト金属層４を露出さゼる。
いて、レジスト８をエツチングしてケート金属層５と絶
縁層７を露出させ、残ったレジスト８は情１離液で除去
してコンタクト金属層４を露出さゼる。
この方法によると、短ゲートこもかかわらずゲート側壁
に絶縁層７があるので、ケート耐圧を高くできる利点か
あるが、最初にケート金属層５が基板に被着されている
ため、 １、コンタクト金属層４の熱処理時にゲート耐圧−ある
いはＦ Ｂ Ｔ特性か劣化する。
に絶縁層７があるので、ケート耐圧を高くできる利点か
あるが、最初にケート金属層５が基板に被着されている
ため、 １、コンタクト金属層４の熱処理時にゲート耐圧−ある
いはＦ Ｂ Ｔ特性か劣化する。
Ｉｉ、リセスか形成できないので、ソース抵抗Ｒ５が大
きくなり、またＦＥＴの基本特性である飽和電流、ピン
チオフ電圧の工程中の調製ができないので、再現性が低
下する。
きくなり、またＦＥＴの基本特性である飽和電流、ピン
チオフ電圧の工程中の調製ができないので、再現性が低
下する。
つぎにＭＥＳ−ＦＥＴ製造上の一般的な留意点について
簡単に述べる。
簡単に述べる。
１、コンタクト金属層４とゲート金属層５の微細なパタ
ーニングが必要である。
ーニングが必要である。
高集積化、高性能化に伴い、パターンは微細化されソー
スとドレイン間の間隔がますまず狭くなり、この微少間
隔内にゲートを配設するために、第２図の例では高度の
位置合わせ精度を必要とする。そこで第３図の例に示さ
れるよ・うに１回のパターニングで、ゲートとソース・
トレインと、さらにリセスのパターニングが可能な、所
謂自己整合技術を用い、位置合わせ精度を低減させる。
スとドレイン間の間隔がますまず狭くなり、この微少間
隔内にゲートを配設するために、第２図の例では高度の
位置合わせ精度を必要とする。そこで第３図の例に示さ
れるよ・うに１回のパターニングで、ゲートとソース・
トレインと、さらにリセスのパターニングが可能な、所
謂自己整合技術を用い、位置合わせ精度を低減させる。
ｉｉ 、 ソース抵抗Ｒｓを小さくする。
Ｒ８が大きくなると、ドレイン電流Ｉ。、対ゲート電圧
Ｖ、Ｓの微分で表されるＦＥＴの相互コンダクタンスｇ
、が下がり、また雑音が増える。さらにＦＥＴの出力を
決める飽和電流（トレイン電圧ＶＯＳに対するＩＤＳの
飽和値）も小さくなる。
Ｖ、Ｓの微分で表されるＦＥＴの相互コンダクタンスｇ
、が下がり、また雑音が増える。さらにＦＥＴの出力を
決める飽和電流（トレイン電圧ＶＯＳに対するＩＤＳの
飽和値）も小さくなる。
Ｒ５を下げるためにはケー１−とソースの間隔を小さく
し、活性層３のキ中リア濃度と厚さを大きくすればよい
が、そうすると Ｉｎｓの立ち上がり部に対応する■９
５、即ちピンチオフ電圧ＩＶｐ１か大きくなり過ぎて、
動作上都合が悪くなる。
し、活性層３のキ中リア濃度と厚さを大きくすればよい
が、そうすると Ｉｎｓの立ち上がり部に対応する■９
５、即ちピンチオフ電圧ＩＶｐ１か大きくなり過ぎて、
動作上都合が悪くなる。
従って活性層３の厚さを余り厚くできないため、比較的
厚い活性層３を用いて、そのケート形成部のみ薄くした
第２図（ｂｌに示すリセスを設け、リセスの中にグー１
〜金属層５を形成する構造が用いられるようになった。
厚い活性層３を用いて、そのケート形成部のみ薄くした
第２図（ｂｌに示すリセスを設け、リセスの中にグー１
〜金属層５を形成する構造が用いられるようになった。
第２回においては高度の位置合わせ精度を必要とする。
第３図においては、自己整合を用いて高度の位置合わせ
精度を必要としないが、製造工程中にゲート耐圧、ある
いはＦＥＴ特性が劣化する。リセス形成が不可能なため
Ｒ５が大きくなり、また工程中に特性の調製ができない
ので再現性が低下する。“ 〔問題点を解決するための手段〕 上記問題点の解決は、基板上に被着された半導体活性層
上にコンタクト金属層を被着し、該コンタクト金属層の
リセス形成部を開口して該半導体活性層を表出さゼ、該
開口部を覆って基板全面に絶縁層を被着し、該絶縁層を
垂直方向にエツチングして該コンタクト金属層の側壁に
接する段差の部分のみ該絶縁層を残して該開口部内の該
半導体活性層を再び表出させてリセスを形成後、基板全
面にケート金属層を被着し、該ケート金属層を該開口部
のみ残して、その他の部分を除去する本発明による電界
効果トランジスタの製造方法により達成される。
精度を必要としないが、製造工程中にゲート耐圧、ある
いはＦＥＴ特性が劣化する。リセス形成が不可能なため
Ｒ５が大きくなり、また工程中に特性の調製ができない
ので再現性が低下する。“ 〔問題点を解決するための手段〕 上記問題点の解決は、基板上に被着された半導体活性層
上にコンタクト金属層を被着し、該コンタクト金属層の
リセス形成部を開口して該半導体活性層を表出さゼ、該
開口部を覆って基板全面に絶縁層を被着し、該絶縁層を
垂直方向にエツチングして該コンタクト金属層の側壁に
接する段差の部分のみ該絶縁層を残して該開口部内の該
半導体活性層を再び表出させてリセスを形成後、基板全
面にケート金属層を被着し、該ケート金属層を該開口部
のみ残して、その他の部分を除去する本発明による電界
効果トランジスタの製造方法により達成される。
本発明によれば、コンタクＩ・金属層の側壁に絶縁層が
あるため、ケート耐圧が高い。コンタクト金属層の熱処
理後にゲート金属層５を被着するためＦＥＴ特性の劣化
を生じない。
あるため、ケート耐圧が高い。コンタクト金属層の熱処
理後にゲート金属層５を被着するためＦＥＴ特性の劣化
を生じない。
またコンタクト金属層をパターニングしてソースとドレ
インを形成してからリセス・エツチングすることにより
ＦＥＴ特性を調製できるため再現性よく製造できる。さ
らにリセスを形成できるため、Ｒ５を小さくできる。
インを形成してからリセス・エツチングすることにより
ＦＥＴ特性を調製できるため再現性よく製造できる。さ
らにリセスを形成できるため、Ｒ５を小さくできる。
第１図は本発明によるＭ Ｅ Ｓ −Ｆ Ｅ Ｔの製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
第１図ｔａ＋において、半絶縁性基板１としてＧａＡｓ
基板を用い、その上にバッファ層２として厚さ７０００
人のアンドープＧａＡｓ層と、活性層３としてキャリア
濃度Ｉ Ｘ１０Ｘ１０ｌ７’、厚さ４０００へのｎ型Ｇ
ａＡｓ層を順次被着する。
基板を用い、その上にバッファ層２として厚さ７０００
人のアンドープＧａＡｓ層と、活性層３としてキャリア
濃度Ｉ Ｘ１０Ｘ１０ｌ７’、厚さ４０００へのｎ型Ｇ
ａＡｓ層を順次被着する。
その上にポジ型レジスト６を全面被着し、通常のりソゲ
ラフイエ程によりパターニングして、リセス形成領域を
残す。
ラフイエ程によりパターニングして、リセス形成領域を
残す。
ポジ型レジストは＾Ｚ−１３５０Ｊ （米国、ｌｌｏｅ
ｃｈｓｔ社）を用いる。
ｃｈｓｔ社）を用いる。
つぎにソースとドレインを形成するコンタク１〜金属層
４として厚さ３００人／３７００人のＡｕＧｅ／Ａｕ層
を基板全面に被着する。
４として厚さ３００人／３７００人のＡｕＧｅ／Ａｕ層
を基板全面に被着する。
第１図（ｂｌにおいて、リセス形成領域上のポジ型レジ
スト６とコンタクト金属層４をリフトオフし、ソースと
ドレインを形成する。
スト６とコンタクト金属層４をリフトオフし、ソースと
ドレインを形成する。
つぎに絶縁層７として厚さ５０００人の二酸化珪素層を
気相成長（ＣＶ Ｄ）法で被着し、コンタクト金属層４
の熱処理（４３０℃、１分）を行う。
気相成長（ＣＶ Ｄ）法で被着し、コンタクト金属層４
の熱処理（４３０℃、１分）を行う。
第１図（Ｃ）において、絶縁層７をＲＩＢにより基板に
垂直方向にのみエツチングを行い、コンタクト金属層４
の側壁に接した段差部のみ絶縁層７を残す。
垂直方向にのみエツチングを行い、コンタクト金属層４
の側壁に接した段差部のみ絶縁層７を残す。
つぎに段差部に残った絶縁層７をマスクにして弗酸と過
酸化水素酸の混合液でエツチングしてリセスを形成する
。
酸化水素酸の混合液でエツチングしてリセスを形成する
。
このリセス・エツチング時にソースとドレイン間の抵抗
、または飽和電流をモニタする。この場合ＶＰ＝−２Ｖ
を得るためには、約２０００人リセスすればよい。
、または飽和電流をモニタする。この場合ＶＰ＝−２Ｖ
を得るためには、約２０００人リセスすればよい。
この後の工程でリセスにゲート金属層５が被着すると、
ケートの拡散電位によりゲート直下の空乏層が延び活性
層３の厚さは小さくなり、前記抵抗あるいは飽和電流は
完成後のＦＥＴの値と異なるが、これはケート金属層５
の形成前後の関係を明らかにしておけば問題はない。
ケートの拡散電位によりゲート直下の空乏層が延び活性
層３の厚さは小さくなり、前記抵抗あるいは飽和電流は
完成後のＦＥＴの値と異なるが、これはケート金属層５
の形成前後の関係を明らかにしておけば問題はない。
第１図Ｃｄｌにおいて、リセスを覆って基板全面にゲー
ト金属層５として厚さ３０００人のへ１層と、厚さ４μ
ｍ程度のポジ型レジスト８を順次被着し、基板表面が平
坦になるようにする。
ト金属層５として厚さ３０００人のへ１層と、厚さ４μ
ｍ程度のポジ型レジスト８を順次被着し、基板表面が平
坦になるようにする。
第１図ｔｅ＋において、イオンビーム・エツチングを用
いてポジ型レジスト８を表面からエツチングし、コンタ
クト金属層４の上のゲート金属層５を除去し、リセス内
のゲート金属Ｎ５の上に残ったポジ型レジスト８は剥離
液で除去する。
いてポジ型レジスト８を表面からエツチングし、コンタ
クト金属層４の上のゲート金属層５を除去し、リセス内
のゲート金属Ｎ５の上に残ったポジ型レジスト８は剥離
液で除去する。
この場合ゲート金属層５のエツチング・レートはポジ型
レジスト８より数倍大きいので、リセス内のゲート金属
層５上にはポジ型レジスト８が残る。またコンタクト金
属層４とゲート金属層５の選択比は略１であるのでエツ
チングの停止は時間で制御する。
レジスト８より数倍大きいので、リセス内のゲート金属
層５上にはポジ型レジスト８が残る。またコンタクト金
属層４とゲート金属層５の選択比は略１であるのでエツ
チングの停止は時間で制御する。
以上によりＦＥＴが完成する。
以上詳細に説明したように本発明によれば、自己整合技
術を用いて高ゲート耐圧、短チャネル、低ソース抵抗の
ＦＥＴを、特性をモニタして再現性よく製造できる。
術を用いて高ゲート耐圧、短チャネル、低ソース抵抗の
ＦＥＴを、特性をモニタして再現性よく製造できる。
第１図は本発明によるＭＥＳ−ＦＥＴの製造方法を工程
順に示す断面図、 第２図は従来例によるＭＥＳ−ＦＥＴの製造方法を工程
順に示す断面図、 第３図は他の従来例によるＭＥＳ−ＦＥＴの製造方法を
工程順に示す断面図である。 図において、 ■は半絶縁性基板、 ２はバッファ層、３は活性層、
４はコンタクト金属層、５はゲート金属層、６，８はレ
ジスト、７は絶縁層 を示す。
順に示す断面図、 第２図は従来例によるＭＥＳ−ＦＥＴの製造方法を工程
順に示す断面図、 第３図は他の従来例によるＭＥＳ−ＦＥＴの製造方法を
工程順に示す断面図である。 図において、 ■は半絶縁性基板、 ２はバッファ層、３は活性層、
４はコンタクト金属層、５はゲート金属層、６，８はレ
ジスト、７は絶縁層 を示す。
Claims (1)
- 基板上に被着された半導体活性層上にコンタクト金属層
を被着し、該コンタクト金属層のリセス形成部を開口し
て該半導体活性層を表出させ、該開口部を覆って基板全
面に絶縁層を被着し、該絶縁層を垂直方向にエツチング
して該コンタクト金属層の側壁に接する段差の部分のみ
該絶縁層を残して該開口部内の該半導体活性層を再び表
出させてリセスを形成後、基板全面にゲート金属層を被
着し、該ゲート金属層を該開口部のみ残して、その他の
部分を除去することを特徴とする電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11602084A JPS60260157A (ja) | 1984-06-06 | 1984-06-06 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11602084A JPS60260157A (ja) | 1984-06-06 | 1984-06-06 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60260157A true JPS60260157A (ja) | 1985-12-23 |
Family
ID=14676799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11602084A Pending JPS60260157A (ja) | 1984-06-06 | 1984-06-06 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60260157A (ja) |
-
1984
- 1984-06-06 JP JP11602084A patent/JPS60260157A/ja active Pending
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