JPS60260157A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS60260157A JPS60260157A JP11602084A JP11602084A JPS60260157A JP S60260157 A JPS60260157 A JP S60260157A JP 11602084 A JP11602084 A JP 11602084A JP 11602084 A JP11602084 A JP 11602084A JP S60260157 A JPS60260157 A JP S60260157A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 230000005669 field effect Effects 0.000 title claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims abstract description 50
- 239000002184 metal Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 14
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 11
- 238000000059 patterning Methods 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 238000010438 heat treatment Methods 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- 230000006866 deterioration Effects 0.000 abstract 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 11
- 239000010931 gold Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000839 emulsion Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はM E S (Metal−3emicond
uctor)構造のF E T (Field Eff
ect Transistor)の製造方法に関する。
uctor)構造のF E T (Field Eff
ect Transistor)の製造方法に関する。
MES−FETは接合型FETの1種でゲート電極のp
n接合に、金属−半導体の接触により形成されるショッ
トキー障壁(SchoLtky Barrier)を用
いており、S B−F E Tとも呼ばれている。
n接合に、金属−半導体の接触により形成されるショッ
トキー障壁(SchoLtky Barrier)を用
いており、S B−F E Tとも呼ばれている。
半導体として珪素(Si) 、ガリウム・砒素(GaA
s) 。
s) 。
インジウム・燐(InP)等が用いられるが、現状では
GaAsが主流を占めているため、単にGaAs −F
ETとも呼ばれている。
GaAsが主流を占めているため、単にGaAs −F
ETとも呼ばれている。
GaAs−FETは、m−v族化合物半導体の1種であ
るGaAsを用い、これはSiに比し電子移動度が8倍
程度大きいため、マイクロ波帯の低雑音増幅や、高電力
増幅に使用されるようになり、バイポーラトランジスタ
以上の性能のものが出現するようになった。
るGaAsを用い、これはSiに比し電子移動度が8倍
程度大きいため、マイクロ波帯の低雑音増幅や、高電力
増幅に使用されるようになり、バイポーラトランジスタ
以上の性能のものが出現するようになった。
またMES−FETは半絶縁性基板を用い、集積化が容
易であるため最近光集積回路への応用が試みられている
。
易であるため最近光集積回路への応用が試みられている
。
第2図は従来例によるMES−FETの製造方法を工程
順に示す断面図である。
順に示す断面図である。
第2図fatにおいて、半絶縁性基板1としてGaAs
基板を用い、その上にバッファ層2としてアンドープG
aAs層と、トランジスタ作用に与かる活性層3として
n型GaAs層と、ソースとドレインを形成するコンタ
クト金属層4として金・ケルマニウム/金(AuGe/
Au)層を順次被着する。
基板を用い、その上にバッファ層2としてアンドープG
aAs層と、トランジスタ作用に与かる活性層3として
n型GaAs層と、ソースとドレインを形成するコンタ
クト金属層4として金・ケルマニウム/金(AuGe/
Au)層を順次被着する。
ここでバッファ層2は、半絶縁性基板1のGaAs結晶
に抵抗率を上げるためにドープされたクロム(Cr)
、酸素(0□)、鉄(Fe)等の不純物、あるいは基板
結晶の不完全性による影響を緩和するために、基板と活
性層の間に挟む層゛Cある。、つぎに、通常のりソゲラ
フイエ程によりコンタクト金属層4をパターニングして
ソースとドレインを形成する。
に抵抗率を上げるためにドープされたクロム(Cr)
、酸素(0□)、鉄(Fe)等の不純物、あるいは基板
結晶の不完全性による影響を緩和するために、基板と活
性層の間に挟む層゛Cある。、つぎに、通常のりソゲラ
フイエ程によりコンタクト金属層4をパターニングして
ソースとドレインを形成する。
第2図(blにおいて、パターニングされたレジストを
マスクにしてエツチングし、活性層3にリセス(rec
ess)を形成する。
マスクにしてエツチングし、活性層3にリセス(rec
ess)を形成する。
第2図fc)において、パターニングによりゲート金属
層5をリセス内に被着する。
層5をリセス内に被着する。
この方法によると、3回パターニングが行われ高度の位
置合わせ精度を必要とする。
置合わせ精度を必要とする。
第3図は他の従来例によるMES−FETの製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
第3図falにおいて、半絶縁性基板1としてGaAs
基板を用い、その上にバッファ層2としてアンドープG
aAs層と、活性層3としてn型GaAs層と、ゲート
金属層5としてへ1層を順次被着する。
基板を用い、その上にバッファ層2としてアンドープG
aAs層と、活性層3としてn型GaAs層と、ゲート
金属層5としてへ1層を順次被着する。
つぎに、レジスト6を全面被着し、通常のりソゲラフイ
エ程によりパターニングして、ゲート形成領域を残す。
エ程によりパターニングして、ゲート形成領域を残す。
第3i(b)において、パターニングされたレジスト6
をマスクにしてゲート金属層5をエツチングし、レジス
ト6の下の部分のみ残す。
をマスクにしてゲート金属層5をエツチングし、レジス
ト6の下の部分のみ残す。
つぎにレジスト6を除去し、基板全面に絶縁層7を被着
する。
する。
第3図(C1において、リアクティブ・イオン・エツチ
ング(RI E)による異方性エツチングを用いて、絶
縁層7を垂直方向のみ略被着した厚さだけエツチングす
ると、絶縁層7ばゲート金属層5に接する段差の部分の
み残る。
ング(RI E)による異方性エツチングを用いて、絶
縁層7を垂直方向のみ略被着した厚さだけエツチングす
ると、絶縁層7ばゲート金属層5に接する段差の部分の
み残る。
第3図(dlにおいて、基板全面にコンタクト金属層4
としてAuGe/Au層とレジスト8を順次被着する。
としてAuGe/Au層とレジスト8を順次被着する。
第3図fe)において、イオンビーム・エツチングを用
いて、レジスト8をエツチングしてケート金属層5と絶
縁層7を露出させ、残ったレジスト8は情1離液で除去
してコンタクト金属層4を露出さゼる。
いて、レジスト8をエツチングしてケート金属層5と絶
縁層7を露出させ、残ったレジスト8は情1離液で除去
してコンタクト金属層4を露出さゼる。
この方法によると、短ゲートこもかかわらずゲート側壁
に絶縁層7があるので、ケート耐圧を高くできる利点か
あるが、最初にケート金属層5が基板に被着されている
ため、 1、コンタクト金属層4の熱処理時にゲート耐圧−ある
いはF B T特性か劣化する。
に絶縁層7があるので、ケート耐圧を高くできる利点か
あるが、最初にケート金属層5が基板に被着されている
ため、 1、コンタクト金属層4の熱処理時にゲート耐圧−ある
いはF B T特性か劣化する。
Ii、リセスか形成できないので、ソース抵抗R5が大
きくなり、またFETの基本特性である飽和電流、ピン
チオフ電圧の工程中の調製ができないので、再現性が低
下する。
きくなり、またFETの基本特性である飽和電流、ピン
チオフ電圧の工程中の調製ができないので、再現性が低
下する。
つぎにMES−FET製造上の一般的な留意点について
簡単に述べる。
簡単に述べる。
1、コンタクト金属層4とゲート金属層5の微細なパタ
ーニングが必要である。
ーニングが必要である。
高集積化、高性能化に伴い、パターンは微細化されソー
スとドレイン間の間隔がますまず狭くなり、この微少間
隔内にゲートを配設するために、第2図の例では高度の
位置合わせ精度を必要とする。そこで第3図の例に示さ
れるよ・うに1回のパターニングで、ゲートとソース・
トレインと、さらにリセスのパターニングが可能な、所
謂自己整合技術を用い、位置合わせ精度を低減させる。
スとドレイン間の間隔がますまず狭くなり、この微少間
隔内にゲートを配設するために、第2図の例では高度の
位置合わせ精度を必要とする。そこで第3図の例に示さ
れるよ・うに1回のパターニングで、ゲートとソース・
トレインと、さらにリセスのパターニングが可能な、所
謂自己整合技術を用い、位置合わせ精度を低減させる。
ii 、 ソース抵抗Rsを小さくする。
R8が大きくなると、ドレイン電流I。、対ゲート電圧
V、Sの微分で表されるFETの相互コンダクタンスg
、が下がり、また雑音が増える。さらにFETの出力を
決める飽和電流(トレイン電圧VOSに対するIDSの
飽和値)も小さくなる。
V、Sの微分で表されるFETの相互コンダクタンスg
、が下がり、また雑音が増える。さらにFETの出力を
決める飽和電流(トレイン電圧VOSに対するIDSの
飽和値)も小さくなる。
R5を下げるためにはケー1−とソースの間隔を小さく
し、活性層3のキ中リア濃度と厚さを大きくすればよい
が、そうすると Insの立ち上がり部に対応する■9
5、即ちピンチオフ電圧IVp1か大きくなり過ぎて、
動作上都合が悪くなる。
し、活性層3のキ中リア濃度と厚さを大きくすればよい
が、そうすると Insの立ち上がり部に対応する■9
5、即ちピンチオフ電圧IVp1か大きくなり過ぎて、
動作上都合が悪くなる。
従って活性層3の厚さを余り厚くできないため、比較的
厚い活性層3を用いて、そのケート形成部のみ薄くした
第2図(blに示すリセスを設け、リセスの中にグー1
〜金属層5を形成する構造が用いられるようになった。
厚い活性層3を用いて、そのケート形成部のみ薄くした
第2図(blに示すリセスを設け、リセスの中にグー1
〜金属層5を形成する構造が用いられるようになった。
第2回においては高度の位置合わせ精度を必要とする。
第3図においては、自己整合を用いて高度の位置合わせ
精度を必要としないが、製造工程中にゲート耐圧、ある
いはFET特性が劣化する。リセス形成が不可能なため
R5が大きくなり、また工程中に特性の調製ができない
ので再現性が低下する。“ 〔問題点を解決するための手段〕 上記問題点の解決は、基板上に被着された半導体活性層
上にコンタクト金属層を被着し、該コンタクト金属層の
リセス形成部を開口して該半導体活性層を表出さゼ、該
開口部を覆って基板全面に絶縁層を被着し、該絶縁層を
垂直方向にエツチングして該コンタクト金属層の側壁に
接する段差の部分のみ該絶縁層を残して該開口部内の該
半導体活性層を再び表出させてリセスを形成後、基板全
面にケート金属層を被着し、該ケート金属層を該開口部
のみ残して、その他の部分を除去する本発明による電界
効果トランジスタの製造方法により達成される。
精度を必要としないが、製造工程中にゲート耐圧、ある
いはFET特性が劣化する。リセス形成が不可能なため
R5が大きくなり、また工程中に特性の調製ができない
ので再現性が低下する。“ 〔問題点を解決するための手段〕 上記問題点の解決は、基板上に被着された半導体活性層
上にコンタクト金属層を被着し、該コンタクト金属層の
リセス形成部を開口して該半導体活性層を表出さゼ、該
開口部を覆って基板全面に絶縁層を被着し、該絶縁層を
垂直方向にエツチングして該コンタクト金属層の側壁に
接する段差の部分のみ該絶縁層を残して該開口部内の該
半導体活性層を再び表出させてリセスを形成後、基板全
面にケート金属層を被着し、該ケート金属層を該開口部
のみ残して、その他の部分を除去する本発明による電界
効果トランジスタの製造方法により達成される。
本発明によれば、コンタクI・金属層の側壁に絶縁層が
あるため、ケート耐圧が高い。コンタクト金属層の熱処
理後にゲート金属層5を被着するためFET特性の劣化
を生じない。
あるため、ケート耐圧が高い。コンタクト金属層の熱処
理後にゲート金属層5を被着するためFET特性の劣化
を生じない。
またコンタクト金属層をパターニングしてソースとドレ
インを形成してからリセス・エツチングすることにより
FET特性を調製できるため再現性よく製造できる。さ
らにリセスを形成できるため、R5を小さくできる。
インを形成してからリセス・エツチングすることにより
FET特性を調製できるため再現性よく製造できる。さ
らにリセスを形成できるため、R5を小さくできる。
第1図は本発明によるM E S −F E Tの製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
第1図ta+において、半絶縁性基板1としてGaAs
基板を用い、その上にバッファ層2として厚さ7000
人のアンドープGaAs層と、活性層3としてキャリア
濃度I X10X10l7’、厚さ4000へのn型G
aAs層を順次被着する。
基板を用い、その上にバッファ層2として厚さ7000
人のアンドープGaAs層と、活性層3としてキャリア
濃度I X10X10l7’、厚さ4000へのn型G
aAs層を順次被着する。
その上にポジ型レジスト6を全面被着し、通常のりソゲ
ラフイエ程によりパターニングして、リセス形成領域を
残す。
ラフイエ程によりパターニングして、リセス形成領域を
残す。
ポジ型レジストは^Z−1350J (米国、lloe
chst社)を用いる。
chst社)を用いる。
つぎにソースとドレインを形成するコンタク1〜金属層
4として厚さ300人/3700人のAuGe/Au層
を基板全面に被着する。
4として厚さ300人/3700人のAuGe/Au層
を基板全面に被着する。
第1図(blにおいて、リセス形成領域上のポジ型レジ
スト6とコンタクト金属層4をリフトオフし、ソースと
ドレインを形成する。
スト6とコンタクト金属層4をリフトオフし、ソースと
ドレインを形成する。
つぎに絶縁層7として厚さ5000人の二酸化珪素層を
気相成長(CV D)法で被着し、コンタクト金属層4
の熱処理(430℃、1分)を行う。
気相成長(CV D)法で被着し、コンタクト金属層4
の熱処理(430℃、1分)を行う。
第1図(C)において、絶縁層7をRIBにより基板に
垂直方向にのみエツチングを行い、コンタクト金属層4
の側壁に接した段差部のみ絶縁層7を残す。
垂直方向にのみエツチングを行い、コンタクト金属層4
の側壁に接した段差部のみ絶縁層7を残す。
つぎに段差部に残った絶縁層7をマスクにして弗酸と過
酸化水素酸の混合液でエツチングしてリセスを形成する
。
酸化水素酸の混合液でエツチングしてリセスを形成する
。
このリセス・エツチング時にソースとドレイン間の抵抗
、または飽和電流をモニタする。この場合VP=−2V
を得るためには、約2000人リセスすればよい。
、または飽和電流をモニタする。この場合VP=−2V
を得るためには、約2000人リセスすればよい。
この後の工程でリセスにゲート金属層5が被着すると、
ケートの拡散電位によりゲート直下の空乏層が延び活性
層3の厚さは小さくなり、前記抵抗あるいは飽和電流は
完成後のFETの値と異なるが、これはケート金属層5
の形成前後の関係を明らかにしておけば問題はない。
ケートの拡散電位によりゲート直下の空乏層が延び活性
層3の厚さは小さくなり、前記抵抗あるいは飽和電流は
完成後のFETの値と異なるが、これはケート金属層5
の形成前後の関係を明らかにしておけば問題はない。
第1図Cdlにおいて、リセスを覆って基板全面にゲー
ト金属層5として厚さ3000人のへ1層と、厚さ4μ
m程度のポジ型レジスト8を順次被着し、基板表面が平
坦になるようにする。
ト金属層5として厚さ3000人のへ1層と、厚さ4μ
m程度のポジ型レジスト8を順次被着し、基板表面が平
坦になるようにする。
第1図te+において、イオンビーム・エツチングを用
いてポジ型レジスト8を表面からエツチングし、コンタ
クト金属層4の上のゲート金属層5を除去し、リセス内
のゲート金属N5の上に残ったポジ型レジスト8は剥離
液で除去する。
いてポジ型レジスト8を表面からエツチングし、コンタ
クト金属層4の上のゲート金属層5を除去し、リセス内
のゲート金属N5の上に残ったポジ型レジスト8は剥離
液で除去する。
この場合ゲート金属層5のエツチング・レートはポジ型
レジスト8より数倍大きいので、リセス内のゲート金属
層5上にはポジ型レジスト8が残る。またコンタクト金
属層4とゲート金属層5の選択比は略1であるのでエツ
チングの停止は時間で制御する。
レジスト8より数倍大きいので、リセス内のゲート金属
層5上にはポジ型レジスト8が残る。またコンタクト金
属層4とゲート金属層5の選択比は略1であるのでエツ
チングの停止は時間で制御する。
以上によりFETが完成する。
以上詳細に説明したように本発明によれば、自己整合技
術を用いて高ゲート耐圧、短チャネル、低ソース抵抗の
FETを、特性をモニタして再現性よく製造できる。
術を用いて高ゲート耐圧、短チャネル、低ソース抵抗の
FETを、特性をモニタして再現性よく製造できる。
第1図は本発明によるMES−FETの製造方法を工程
順に示す断面図、 第2図は従来例によるMES−FETの製造方法を工程
順に示す断面図、 第3図は他の従来例によるMES−FETの製造方法を
工程順に示す断面図である。 図において、 ■は半絶縁性基板、 2はバッファ層、3は活性層、
4はコンタクト金属層、5はゲート金属層、6,8はレ
ジスト、7は絶縁層 を示す。
順に示す断面図、 第2図は従来例によるMES−FETの製造方法を工程
順に示す断面図、 第3図は他の従来例によるMES−FETの製造方法を
工程順に示す断面図である。 図において、 ■は半絶縁性基板、 2はバッファ層、3は活性層、
4はコンタクト金属層、5はゲート金属層、6,8はレ
ジスト、7は絶縁層 を示す。
Claims (1)
- 基板上に被着された半導体活性層上にコンタクト金属層
を被着し、該コンタクト金属層のリセス形成部を開口し
て該半導体活性層を表出させ、該開口部を覆って基板全
面に絶縁層を被着し、該絶縁層を垂直方向にエツチング
して該コンタクト金属層の側壁に接する段差の部分のみ
該絶縁層を残して該開口部内の該半導体活性層を再び表
出させてリセスを形成後、基板全面にゲート金属層を被
着し、該ゲート金属層を該開口部のみ残して、その他の
部分を除去することを特徴とする電界効果トランジスタ
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11602084A JPS60260157A (ja) | 1984-06-06 | 1984-06-06 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11602084A JPS60260157A (ja) | 1984-06-06 | 1984-06-06 | 電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60260157A true JPS60260157A (ja) | 1985-12-23 |
Family
ID=14676799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11602084A Pending JPS60260157A (ja) | 1984-06-06 | 1984-06-06 | 電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60260157A (ja) |
-
1984
- 1984-06-06 JP JP11602084A patent/JPS60260157A/ja active Pending
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