JPH02246585A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えばダイナ
ミック型シフトレジスタを含むＭＯＳ形固体邊像装置に
利用して有効な技術に関するものである。

〔従来の技術〕

従来より、フォトダイオードとスイッチＭＯＳＦＥＴ　
（絶縁ゲート形電界効果トランジスタ）との組み合わせ
からなるＭＯ５形固体盪像装置が公知である。このよう
な固体撮像装置に関しては、例えばコロナ社ｒｔｉ像工
学」頁１２６〜頁１４７．１９８５年９月「テレビジョ
ン学会技術報告１頁４９〜頁５４、及び特開昭５６〜１
５２３８２号等公報がある。

〔発明が解決しようとする課題〕

上記のような固体撮像装置においては、水平走査動作及
び垂直走査動作を行うために、ダイナミック型シフトレ
ジスタが用いられる。このような走査回路にダイナミッ
ク型シフトレジスタを用いることによって、回路の簡素
化及び高密度化と低消費電力化が可能になる。

しかしながら、ダイナミック型シフトレジスタとしては
、スタティック型シフトレジスタのようように双方向に
シフト動作を行うものが開発されていないため、上記固
体撮像装置にあっては走査方向が一義的に決められてし
まう０通常のビディオテーブレコーダ等に用いられる固
体撮像装置にあっては、上記走査方向が一義的に決めら
れていることによる格別な問題は指摘されいないのが現
状である。しかしながら、監視装置にあっては、カメラ
本体を隠すためにミラーを用いて撮影することの必要が
しばしば生じる。ミラーを用いて撮影を行うと被写体の
左右が逆転したものを撮影することなる。したがって、
それをモニターするとき又はビディオテーブレコーダに
録画したものを再生するとき、左右が入れ換わった画像
を見ることになってしまう、そこで、走査方向を逆にし
た固体撮像装置を形成することが考えられるが、その用
途が限られてしまうため量産性が悪くなってコスト高に
なる。また、上記のようなダイナミック型シフトレジス
タに双方向シフト機能を設ける場合、外部端子数を増加
させないことが半導体集積回路装置のパッケージの小型
化を図る上で望ましい。

この発明の目的は、信号の伝達方向を双方向に行うこと
を可能にしたダイナミック型信号伝達回路を含む半導体
集積回路装置を提供することにある。

この発明の他の目的は、外部端子数を増加させることな
く、双方向のダイナミック型シフトレジスタを含む半導
体集積回路装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、第１のタイミングパルスとノンオーバーラツ
プのもとに位相が異なる第２のタイミングパルスとがそ
れぞれドレインに供給され、そのゲート容量を記憶手段
とし、ソースから出力信号を送出させるＭＯＳ　Ｆ　Ｅ
Ｔと、上記ＭＯＳ　Ｆ　ＥＴのゲートとソースとの間に
設けられた容量手段と、上記ＭＯＳＦＥＴのソースの信
号を伝える一方向性素子とをそれぞれ含む第１と第２の
回路を一対とする複数の単位回路と、信号伝達方向を択
一的に指示する制御信号によりそれぞれスイッチ制御さ
れ、上記一方向性素子を通した信号を前段又は次段に配
置される第１又は第２の回路のＭＯＳＦＥＴのゲートに
伝える一対のスイッチＭＯ５ＦＥＴ及び一方と他方の端
に配置される単位回路に上記制御信号によって択一的に
動作状態にされる一対の入力回路とにより信号伝達回路
を構成するとともに、上記信号伝達方向を指示する制御
信号を一方向性素子を介して信号伝達の指示を兼ねるイ
ニシャルパルスがゲートに供給され、ドレインに上記第
１のタイミングパルスが供給される信号伝達方向を記憶
するＭＯＳ　Ｆ　ＥＴのソースから出力させる。

〔作　用〕

上記した手段によれば、信号伝達方向を指示するパルス
としてイニシャルパルスを利用できるから、外部端子数
の増加を防止しつつ一方から他方又はその逆方向に向か
って選択的に信号伝達動作を行わせることが可能となる
。

〔実施例〕

第１図は、この発明をダイナミック型シフトレジスタに
適用した場合の一実施例の回路図が示されている。同図
の各回路素子は、公知の半導体集積回路の製造技術によ
って、特に制限されないが、単結晶シリコンのような１
個の半導体基板上において形成される。同図には、図面
が複雑になってしまうのを避けるために０ＵＴＩないし
０ＵＴ４からなる４ビツトのダイナミック型シフトレジ
スタが例示的に示されている。

ＭＯＳＦＥＴＱＩは、記憶動作と出力動作を行う、すな
わち、ＭＯＳＦＥＴＱＩは、そのゲート容量を記憶手段
としている。ゲート容量にハイレベルが保持されると、
ＭＯＳ　Ｆ　ＥＴＱ　１はオン状態になり、そのドレイ
ンに供給されるタイミングパルスＨ１のハイレベルをソ
ース側に伝える。ソース側の信号は出力信号０ＵＴＩと
される。このとき、ＭＯＳＦＥＴＱＩのしきい値電圧に
よって出力信号０ＵＴＩのレベルが低下してしまうのを
防ぐために、ＭＯ５ＦＥＴＱＩのゲートとソース間には
ブートストラップ容量Ｃ１が設けられる。

上記ＭＯ５ＦＥＴＱＩのソースには、信号伝達動作を行
うためにダイオード形態にされたＭＯＳＦＥＴＱ３が設
けられる。このＭＯＳＦＥＴＱ３は、ＭＯ５ＦＥＴＱＩ
のソース側のハイレベルの信号を伝達するという一方向
性素子としての動作を行う、特に制限されないが、上記
ＭＯＳＦＥＴＱＩのソースと回路の接地電位点との間に
は、出力信号０ＵＴＩを高速にリセットさせるためのリ
セットＭＯ５ＦＥＴＱ２が設けられる。このリセットＭ
Ｏ５ＦＥＴＱ２のゲートには、上記タイミングパルスＨ
１と互いにハイレベルが重なり合うことが無いようなノ
ンオーバーラツプ期間を持って位相が異なるようにされ
たタイミングパルスＨ２が供給される。

上記ダイオード形態のＭＯＳＦＥＴＱ３のソース側（ノ
ードＮ４）には、ＭＯＳＦＥＴＱＩの出力信号０ＵＴＩ
を伝達させるための伝達回路が設けられる。この実施例
では、この回路が左端に設けられる関係から、右方向へ
のシフト動作を実現するスイッチＭＯＳＦＥＴＱＩ　２
が設けられる。

すなわち、他の単位回路では双方向のシフト動作を行う
ようスイッチＭＯＳＦＥＴが設けられるが、上記回路で
はそれが省略される。上記ＭＯＳＦＥＴＱ１２のゲート
には、後述するようなノードＮ６の信号が供給される。

また、上記第１の回路のノードＮ４と回路の接地電位Ｈ
Ｓとの間には、リセット用ＭＯＳＦＥＴＱ４〜Ｑ６が設
けられる。

ＭＯＳ　Ｆ　ＥＴＱ　４のゲートには、右方向（リバー
ス）へのシフト動作を指示するイニシャルパルスＨＩＮ
Ｒが供給され、ＭＯＳＦＥＴＱ５のゲートには左方向（
フォワード）へのシフト動作を指示するイニシャルパル
スＨＩＮＦが供給される。そして、ＭＯＳＦＥＴＱ６の
ゲートには、次段の第１回路の出力信号０ＵＴＩが供給
される。

半ビット分の単位回路（第１の回路）は、上記のような
ＭＯＳ　Ｆ　ＥＴＱ　１ないしＱ６等により構成され、
同様な第２の回路が上記第１の回路と上下対称的に描か
れている。

上記第１の回路の対をなす半ビット分の第２の回路は、
ＭＯＳＦＥＴＱ？ないしＱｌｌ等から構成される。ただ
し、記憶及び出力動作を行うＭＯＳＦＥＴＱ７のドレイ
ンには、タイミングパルスＨ２が供給される。また、出
力側Ｎ２に設けられるリセット用ＭＯＳＦＥＴＱ８のゲ
ートには、タイミングパルスＨ１が供給される。そして
、第２の回路の一方向性素子としてのＭＯＳＦＥＴＱ９
を通した出力信号は、上記第１の回路に人力信号として
供給される。第２の回路の入力であるノーＦＮｌ＆、：
は、ＭＯＳＦＥＴＱＩ　ＯＯ，Ｑｌ　０１を介してフォ
ワード用のイニシャルパルス）ＩＩＮＦが供給され、Ｍ
ＯＳＦＥＴＱ３５を介して次段単位回路における第１の
回路の出力信号が伝えられる。上記ＭＯＳＦＥＴＱ３５
は、後述するようなリバース用のイニシャルパルスＨＩ
　Ｎ　Ｒヲ記憶する記憶情報Ｎ１３によって制御される
。

出力信号０ＵＴ２ないし０ＵＴ４に対応した他の単位回
路も上記出力端子０ＵＴＩの単位回路と基本的には同一
の回路から構成される。それ故、ＭＯＳＦＥＴに付した
回路記号を省略するものである。ただし、出力０ＵＴ２
と０ＵＴ３は、双方向のシフト動作を行うため、それぞ
れの第１と第２の回路のダイオードＭＯＳ　Ｆ　ＥＴを
介した出力ノードに設けられるリセット回路の構成及び
信号伝達方向を決めるＭＯＳＦＥＴの構成が若干具なる
ものである。すなわち、出力０ＵＴ２と０ＵＴ３に対応
した第１の回路と第２の回路からなる単位回路では、リ
セット用ＭＯＳＦＥＴはそれぞれ４個からなり、上記イ
ニシャルパルスＨＩＮＦとＨＩＮＲ及び隣接する百単位
回路の出力信号によりリセットが行われる。そして、信
号伝達用ＭＯＳＦＥＴは、上記フォワード又はリバース
の再制御信号とタイミングパルスＨ１によりスイッチ制
御されるＭＯＳ　Ｆ　ＥＴが双方に設けられる。そして
、出力０ＵＴ４に対応した単位回路は、右端に配置され
るため、左方向（リバース）のみへのシフト動作を行う
ため、上記リセット回路と信号伝達用ＭＯＳＦＥＴが出
力０ＵＴＩに対応した上記単位回路とは逆になるもので
ある。

この実施例では、イニシャルパルスを利用してシフト方
向も決めるようにする。すなわち、同図に点線で示した
回路Ａは、フォワード方向のシフト動作を決める制御信
号を形成する。フォワード用のイニシャルパルスＨＩＮ
Ｆは、ダイオード形態のＭＯＳＦＥ’Ｔ’ＱＩ　１３を
介してＭＯＳ　Ｆ　ＥＴＱ１１２のゲート（ノードＮ５
）に伝えられる。

このＭＯ５Ｆ’ＥＴＱ１１２は、そのゲート容量を記憶
手段とし、上記イニシャルパルスＨＩＮＦの入力を記憶
する。ごのＭＯＳＦＥＴＱＩ　１２のドレインには、タ
イミングパルスＨ１が供給される。

そして、ＭＯＳＦＥＴＱＩ　１２のゲートとソースとの
間には、ブートストラップ容量が設けられる。

上記入力回路Ａのリセットのために、ノードＮ５と回路
の接地電位Ｈ５との間には、リバース用イニシャルパル
スＨＩＮＲを受けるＭＯＳ　Ｆ　ＥＴＱ１１４及び出力
０ＵＴ４を受けるＭＯＳ　Ｆ　ＥＴＱ！１５が設けられ
る。すなわち、リバース用イニシャルパルスＨＴＮＲが
供給されたときと、フォワード方向のシフト動作におい
て最終段０ＵＴ４までシフト動作が行われたとき、上記
フォワードシフトを指示する記憶情報（Ｎ５）がリセッ
トされる。

上記記憶ＭＯＳＦＥＴＱＩ　１２は、タイミングパルス
）１１に同期して、シフト方向を決めるＭＯＳＦＥＴを
スイッチング動作する。そのため、ノードＮ６は、タイ
ミングパルスＨ２を受けるＭＯＳＦＥＴによって、タイ
ミングパルスＨ２がハイレベルのときにロウレベルにリ
セットされる。これにより、後述するようなタイミング
パルスＨ２がハイレベルにされたときの半ビ・ノド分の
シフト動作が行われる。

同図に点線で示した回路Ｂは、リバース方向のシフト動
作を決める制御信号を形成する。リバース用Ｃイニシャ
ルパルス１４１　Ｎ　Ｒは、ダイオード形態のＭＯ５Ｆ
ＥＴＱＩ　Ｏ３を介してＭＯＳＦＥＴＱ１０２のゲート
（ノードＮ１２）に伝えられる。このＭＯＳＦＥＴＱＩ
　Ｏ２は、そのゲート容量を記憶手段とし、上記イニシ
ャルパルスＨＥＮＲの入力を記憶する。このＭＯＳＦＥ
ＴＱ１０２のドレインには、タイミングパルスＨ１が供
給される。そして、ＭＯＳＦＥＴＱＩ　Ｏ２のゲートと
ソースとの間には、ブートストラップ容量が設けられる
。上記入力回路Ｂのリセットのために、ノードＮ１２と
回路の接地電位Ｈ３との間には、フォワード用イニシャ
ルパルスＨＩ　Ｎ　Ｆを受ケるＭＯ５ＦＥＴＱＩ　０４
及び出力０ＵＴＩを受けるＭＯＳＦＥＴＱ１０５が設け
られる。すなわち、フォワード用イニシャルパルスＨＩ
ＮＦが供給すれたときと、リバース方向のシフト動作に
おいて最終段０ＵＴＩまでシフト動作が行われたとき、
上記リバースシフトを指示する記憶情報（Ｎ１２）のリ
セットが行われる。

上記記憶ＭＯＳＦＥＴＱＩ　０２は、タイミングパルス
Ｈ１に同期して、シフト方向を決めるＭＯＳＦＥＴをス
イッチング動作する。そのため、ノードＮ１３は、タイ
ミングパルスＨ２を受けるＭＯＳＦＥＴによって、タイ
ミングパルスＨ２がハイレベルのときにロウレベルにリ
セットされる。

これにより、後述するようなタイミングパルスＨ２がハ
イレベルにされたときの半ビット分のシフト動作が行わ
れる。

上記第１図に示したグイナミソク型シフトレジスタのフ
ォワード方向の動作の一例を第２図に示したタイミング
図を参照して次に説明する。

フォワード方向のシフト動作のときにはフォワード用の
イニシャルパルスＨＩＮＦをハイレベルにする。これに
より、各リセットＭＯＳ　Ｆ　ＥＴがオン状態になって
各ノードがリセットされるとともに、ダイオード形態の
ＭＯＳＦＥＴＱＩ　ｌ　３を介してノードＮ５もハイレ
ベル（Ｖｃｃ−Ｖｔｈ）になる。タイミングパルスＨ１
がハイレベルになると、上記オン状態のＭＯＳＦＥＴＱ
Ｉ　１３を介してノードＮ６がハイレベルにされる。こ
のノードＮ６のハイレベルにより各単位回路間において
フォワード方向に信号を伝達するＭＯＳ　Ｆ　ＥＴがオ
ン状態になる。また、フォワードイニシャルパルスＨＩ
ＮＦのハイレベルによりＭＯＳ　Ｆ　ＥＴＱ　１０１が
オン状態になって出力０ＵＴＩに対応した単位回路にお
ける第２の回路の入力であるノードＮｌにハイレベルが
セットされる。このとき、第２の回路では、タイミング
パルスＨ１のハイレベルによりＭＯＳＦＥＴＱＢがオン
状態になってリセット状態になっている。

タイミングパルスＨ２がハイレベルになると、リセット
ＭＯＳＦＥＴがオン状態になってノードＮ６をロウレベ
ルにする。これにより、各単位回路間でフォワード方向
に信号を伝達するＭＯＳＦＥＴがオフ状態になる。上記
夕・イミングパルスＨ２のハイレベルにより上記第２の
回路は、記憶用ＭＯＳＦＥＴＱ７を通してノードＮ２を
ハイレベルに立ち上げる。このノードＮ２のハイレベル
はダイオード形態のＭＯＳＦＥＴＱ９を通して第１の回
路の人力であるノードＮ３に伝えられる。このとき、第
１の回路は、タイミングパルスＨ２のハイレベルにより
ＭＯＳＦＥＴＱ２がオン状態となってリセット状態にな
っている。

タイミングパルスＨ１がハイレベルになると、上記ノー
ドＮ３のハイレベルによりオン状態になっているＭＯＳ
ＦＥＴＱＩを通して出力０ＵＴＩがハイレベルにされる
。上記タイミングパルスＨ１のハイレベルにより第２の
回路のノードＮ２は、ＭＯＳＦＥＴＱ８を通してロウレ
ベルにリセットされる。また、ノードＮ５は、タイミン
グパルスＨ１のブートストラップがかかり高レベルにさ
れ、タイミングパルスＨ１のハイレベルをノードＮ６に
伝える。これにより、フォワード方向に信号伝達を行う
ＭＯＳＦＥＴＱ１２がオン状態になる。

したがって、出力０ＵＴＩのハイレベルが、ダイオード
形態のＭＯＳＦＥＴＱ３と上記ＭＯＳＦＥＴＱ１２を通
して出力０ＵＴ２の第２の回路の入力ノードＮ７に伝え
られるものである。また、出力ＯＵＴ工のハイレベルが
ＭＯＳＦＥＴＱＩ　０８をオン状態とし、ノードＮ１を
ロウレベルにリセットする。

タイミングパルスＨ２がハイレベルになると、上記出力
０ＵＴＩに対応した単位回路における第２の回路の動作
のときと同様に、リセットＭＯＳＦＥＴがオン状態にな
ってノードＮ６をロウレベルにする。これにより、各単
位回路間でフォワード方向に信号を伝達するＭＯＳＦＥ
Ｔがオフ状態になる。上記タイミングパルスＨ２のハイ
レベルにより上記出力０ＵＴ２に対応した第２の回路は
、記憶用ＭＯＳ　Ｆ　ＥＴを通して出力ノードをハイレ
ベルに立ち上げる。この出力ノードのハイレベルはダイ
オード形態のＭＯＳＦＥＴを通して第１の回路の入力ノ
ードに伝えられる。このとき、第１の回路は、タイミン
グパルスＨ２のハイレベルによりリセット用ＭＯＳＦＥ
Ｔがオン状態となってリセット状態になっている。

そして、タイミングパルスＨ１がハイレベルになると、
前記出力０ＵＴＩに対応した第１の回路の動作のときと
同様に、上記入力ノードのハイレベルによりオン状態に
なっている記憶用ＭＯＳＦＥＴを通して出力０ＵＴ２が
ハイレベルにされろ。

上記タイミングパルスＨ１のハイレベルによす第２の回
路の入力ノードＮ７は、上記ＭＯＳＦＥＴＱ１２とＭＯ
ＳＦＥＴＱ６を通してノーＰＮ４とともにロウレベルに
リセットされる。上記第２の回路の出力ノードは、タイ
ミングパルスＨ１のハイレベルによってオン状態にされ
るリセットＭＯＳＦＥＴによってリセットされる。

以下同様な動作の繰り返しにより、出力０ＵＴ４までフ
ォワード方向にタイミングパルスＨ１とＨ２に同期して
半ビットづつのシフト動作が行われるものとなる。

上記第１図に示したダイナミック型シフトレジスタのリ
バース方向の動作の一例を第３図に示したタイミング図
を参照して次に説明する。

リバース方向のシフト動作のときにはリバース用のイニ
シャルパルスＨＩＮＲをハイレベルにする。これにより
、各リセットＭＯＳＦＥＴがオン状態になって各ノード
がリセットされるとともに、ダイオード形態のＭＯＳＦ
ＥＴＱＩ　Ｏ３を介してノードＮ１２も前記同様にハイ
レベル（Ｖｃｃ−Ｖｔｈ）になる、タイミングパルスＨ
１がハイレベルになると、上記オン状態のＭＯＳＦＥＴ
ＱＩ　０３を介してノードＮ１３がハイレベルにされる
。このノードＮ１３のハイレベルにより各単位回路間に
おいてリバース方向に信号伝達するＭＯＳＦＥＴがオン
状態になる。また、リバース用イニシャルパルスＨＩＮ
ＲとタイミングパルスＨ１のハイＬ／　ヘ／Ｌ／により
ＭＯＳＦＥＴＱＩ　Ｌ　８とＭＯＳＦＥＴＱＩＩＩとが
オン状態になって出力０ＵＴ４に対応した単位回路にお
ける第２の回路の入力であるノードＮ８にハイレベルが
セットされる。このとき、第２の回路では、タイミング
パルスＨ１のハイレベルによりリセットＭＯＳＦＥＴが
オン状態になりリセットがかけられている。

タイミングパルスＨ２がハイレベルになると、リセット
ＭＯＳＦＥＴがオン状態になってノードＮ１３をロウレ
ベルにする。これにより、各単位回路間でリバース方向
に信号伝達するＭＯＳＦＥＴがオフ状態になる。上記タ
イミングパルスＨ２のハイレベルにより上記第２の回路
は、記憶用ＭＯ５ＦＥＴを通してノードＮ９をハイレベ
ルに立ち上げる。このノードＮ９のハイレベルはダイオ
ード形態のＭＯＳＦＥＴを通して第１の回路の入力であ
るノードＮＩＯに伝えられる。このとき、第１の回路は
、タイミングパルスＨ２のハイレベルによりリセット用
ＭＯ５ＦＥＴがオン状態となってリセットされている。

タイミングパルスＨ１がハイレベルになると、上記ノー
ドＮＩＯのハイレベルによりオン状態になっている記憶
用ＭＯＳ　Ｆ　ＥＴを通して出力０ＵＴ４がハイレベル
にされる。上記タイミングパルスＨ１のハイレベルによ
り第２の回路のノードＮ８とＮ９は、ＭＯＳＦＥＴＱＩ
　１８とリセットＭＯＳＦＥＴを通してロウレベルにリ
セットされる。

また、ノードＮ１２は、タイミングパルスＨ１のハイレ
ベルによりブートストラップがかかり高レベルにされ、
タイミングパルスＨ１のハイレベルをノードＮ１３に伝
える。これにより、リバース方向に信号伝達を行うＭＯ
Ｓ　Ｆ　ＥＴがオン状態になる。したがって、出力０Ｕ
Ｔ４のハイレベルが、ダイオード形態のＭＯＳＦＥＴと
上記リバース方向の信号伝達を行うＭＯＳＦＥＴを通し
て出力０ＵＴ３の第２の回路の入力ノードＮ１４に伝え
られるものである。

タイミングパルスＨ２がハイレベルになると、上記出力
０ＵＴ４に対応した単位回路における第２の回路の動作
のときと同様に、リセットＭＯ８ＦＥＴがオン状態にな
ってノードＮ１３をロウレベルにする。これにより、各
単位回路間でリバース方向に信号伝達するＭＯＳＦＥＴ
がオフ状態になる。上記タイミングパルスＨ２のハイレ
ベルにより上記出力０ＵＴ３に対応した第２の回路は、
記憶用ＭＯＳ　Ｆ　ＥＴを通して出力ノードをハイレベ
ルに立ち上げる。この出力ノードのハイレベルはダイオ
ード形態のＭＯＳ　Ｆ　ＥＴを通して第１の回路の入力
ノードに伝えられる。このとき、第１の回路は、タイミ
ングパルスＨ２のハイレベルによりリセット用ＭＯＳ　
Ｆ　ＥＴがオン状態となってリセット状態になっている
。

そして、タイミングパルスＨ１がハイレベルになると、
前記出力０ＵＴ４に対応した第１の回路の動作のときと
同様に、上記入力ノードのハイレベルによりオン状態に
なっている記憶用ＭＯＳＦＥＴを通して出力０ＵＴ３が
ハイレベルにされる。

上記タイミングパルスＨ１のハイレベルにより第２の回
路の入力ノードＮ１４は、上記リバース方向への信号伝
達を行うＭＯＳ　Ｆ　ＥＴとリセット用ＭＯＳＦＥＴを
通してノードＮｉｌとともにロウレベルにリセットされ
る。上記第２の回路の出力ノードは、タイミングパルス
Ｈ１のハイレベルによってオン状態にされるリセットＭ
ＯＳ　Ｆ　ＥＴによってリセットされる。

以下同様な動作の繰り返しにより、出力０ＵＴｌまでリ
バース方向にタイミングパルスＨ１とＨ２に同期して半
ビットづつのシフト動作が行われるものとなる。

第４図には、上記ダイナミック型シフトレジスタが用い
られる固体撮像装置の一実施例の要部回路図が示されて
いる。同図では、３行、２列分の回路が代表として例示
的に示されている。同図の各回路素子は、公知の半導体
集積回路の製造技術によって、特に制限されないが、単
結晶シリンコンのような１個の半導体基板上において形
成される。なお、同図のＭＯＳ　Ｆ　ＥＴに付した回路
記号と、第１図に示したＭＯＳ　Ｆ　ＥＴの回路記号と
重複したものがあるが、それぞれ別個の回路機能を持つ
ものであると理解されたい。

１つの画素セルは、フォトダイオードＤｉと垂直走査線
ｖ１にそのゲートが結合されたスイッチＭＯ５ＦＥＴＱ
Ｉ　０１と、水平走査線Ｈ１にそのゲートが結合された
スイッチＭＯＳＦＥＴＱＩＯ２の直列回路から構成され
る。上記フォトダイオードＤＩ及びスイッチＭＯＳＦＥ
ＴＱＩ　Ｏ１，Ｑ１０２からなる画素セルと同じ行（水
平方向）に配置される他の同様な画素セル（Ｄ２．Ｑ１
０３゜Ｑ１０４）等の出力ノードは、同図において横方
向に延長される水平信号線Ｈ３Ｉに結合される。

他の行についても上記同様な画素セルが同様に結合され
る。上記水平信号線ＨＳＩ等には、それに対応した垂直
走査線Ｖｌが平行して配置される。

この垂直走査＆ｉＶｌには、上記のようにそれに対応し
た画素セルのスイッチＭＯＳＦＥＴＱＩ　０１、Ｑ１０
３等が結合される。このことは、例示的に示されている
他の行の垂直走査線■２及び■３においても同様である
。

水平走査線は、同図において縦方向に延長され、同じ列
に配置される画素セルのスイッチＭＯＳＦＥＴＱＩ　０
２．ＱＩ　Ｏ６，及びＱｌｌｏのゲートは、共通の水平
走査ｍＨ１に結合される。他の列に配置される画素セル
も上記同様に対応する水平走査線Ｈ２等に結合される。

上記垂直走査ｍＶ１、ｖ２及びｖ３は、上記水平信号線
Ｈ３Ｉないり、　ＨＳ　３を縦（垂直）方向に延長され
る出力線■Ｓに結合させるスイッチＭＯＳＦＥＴＱＩ　
１３ないしＱ１１５のゲートにも結合される。この出力
線■Ｓとバイアス電圧ＶＢとの間には、読み出し用の負
荷抵抗Ｒが設けられる。

この負荷抵抗Ｒを通して、画素セルが選択されたとき、
フォトダイオードに蓄積された光信号に対応した電流が
流れることによって、その画素セルからの読み出し動作
と、次の読み出し動作のためのリセット（プリチャージ
）動作とが同時に行われる。上記負荷抵抗Ｒにより得ら
れた電圧信号は、プリアンプＰＡによって増幅され、図
示しない出力回路を通して出力される。

この実施例では、上記各行の水平信号線Ｈ３ＩないしＨ
３３には、スメア、ブルーミング等の偽信号を除去する
ために、リセット用ＭＯＳ　Ｆ　ＥＴＱ１２ＱないしＱ
１２２が設けられる。これらのＭＯ５ＦＥＴＱＩ　２０
ないしＱ１２２は、後述するようなタイミング関係をも
って水平帰線期間内にオン状態にされ、各水平信号線Ｈ
３ＬないしＨ８３等にバイアス電圧ＶＢを供給するもの
である。

これらのリセット用ＭＯＳＦＥＴＱＩ　２０ないしＱ１
２２の動作は次の通りである。垂直走査線■１がハイレ
ベルのとき、第１行目の読み出し動作が水平走査線Ｈ１
，Ｈ２・・・・が時系列的に順次ハイレベルにされるこ
とによって行われる。

すなわち、このようにして次々に選択される画素セルの
フォトダイオードに蓄積された光信号に対応した電流が
流れることによって、その画素セルからの読み出し動作
と、次の読み出し動作のためのリセット（プリチャージ
）動作とが同時に行われる。上記負荷抵抗Ｒにより得ら
れる上記光電流に対応した電圧信号は、プリアンプＰＡ
によって増幅され、図示しない出力回路を通して出力さ
れる。

上記１・つの行の読み出しが終了すると、水平帰線期間
に入る。この期間において上記垂直走査線Ｖ１はハ・ｆ
レベルからロウレベルにされ、非選択状態に切り換えら
れる。そして、リセット信号Ｒ８がハイレベルにされ、
上記各リセット用ＭＯ５ＦＥＴＱ１２０ないしＱＩ２２
をオン状態にする。

これによって、非選択状態の水平信号線Ｈ３２等に発生
した前述したような偽信号のリセットが行われるもので
ある。

上記のような固体撮像装置の水平走査線Ｈ１゜Ｈ２・・
・等を順次選択する選択信号を形成する水平シフトレジ
スタＨＳＲとして、第１図に示したような双方向のダイ
ナミック型シフトレジスタが用いられる。上記双方向ダ
イナミック型シフトレジスタは、前述のようにフォワー
ド方向とリバース方向のシフト動作を行うものであるた
め、水平走査線の走査方向を任意に指定可能となる。こ
れによって、例えば、フォワード方向のシフト動作を指
定すると、通常の画素信号の読み出しが行われる。これ
に対して、リバース方向のシフト動作を指定すると、左
右を逆転させた画像信号の読み出しが可能となる。例え
ば、監視カメラに適用する場合、監視カメラ本体を天井
又は壁の中に嵌め込むようにして、ミラーを介して被写
体の撮影を行う場合、上記リバース方向のシフト動作を
指定することによって、上記左右が逆転してい映像信号
を得ることができる。

なお、垂直走査線Ｖｌ、Ｖ２．Ｖ３・・・等の選択信号
を形成する垂直シフトレジスタＶＳＲとして、上記同様
に双方向のダイナミック型シフトレジスタを用いると、
上下が逆転した映像信号を得ることもできる。上記のよ
うに水平及び垂直シフトレジスタとして、双方向のダイ
ナミック型シフトレジスタを用いて、それぞれ共にリバ
ース方向のシフト動作を指示すると、被写体を１８０”
回転させた映像信号を得ることができる。

例えば、上記機能をビディオテープレコーダ用の固体撮
像装置に設けて、スイッチの操作により任意に指定でき
るようにすると、それを用いて左右逆転、上下逆転及び
１８０＠回転させた撮影が可能になるから、トリック撮
影等のような遊びができるものとなる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）第１のタイミングパルスとノンオーバーラツプの
もとに位相が異なる第２のタイミングパルスとがそれぞ
れドレインに供給され、そのゲート容量を記憶手段とし
、ソースから出力信号を送出させるＭＯＳＦＥＴと、上
記ＭＯＳＦＥＴのゲートとソースとの間に設けられた容
量手段と、上記ＭＯＳＦＥＴのソースの信号を伝える一
方向性素子とをそれぞれ含む第１と第２の回路を一対と
する複数の単位回路と、信号伝達方向を択一的に指示す
る制御信号によりそれぞれスイッチ制御され、上記一方
向性素子を通した信号を前段又は次段に配置される第１
又は第２の回路のＭＯＳ　Ｆ　ＥＴのゲートに伝える一
対のスイッチＭＯ５ＦＥＴ及び−方と他方の端に配置さ
れる単位回路に上記制御信号によって択一的に動作状態
にされる一対の入力回路とにより信号伝達回路を構成す
るとともに、上記信号伝達方向を指示する制御信号を一
方向性素子を介して信号伝達方向を兼ねるイニシャルパ
ルスがゲートに供給され、ドレインに上記第１のタイミ
ングパルスが供給される信号伝達方向を記憶するＭＯＳ
ＦＥＴのソースから出力させることによって、双方向の
信号伝達動作が可能になるという効果が得られる。

（２）信号伝達方向を指示するパルスとしてイニシャル
パルスを利用することにより、外部端子数の増加を防止
しつつ一方から他方又はその逆方向に向かって選択的に
シフト動作を行わせることが可能になるという効果が得
られる。

（３）上記ダイナミック型シフトレジスタを固体撮像装
置の走査タイミング信号を形成するシフトレジスタに用
いることによって、被写体を左右、上下逆転されたと等
価の撮影が可能になるとともにそれを実装するパッケー
ジの小型化が可能になるという効果が得られる。

（４）上記（３）により、ミラーを用いて撮影を行って
も、逆転した被写体をもとに戻した映像信号を得ること
ができるから、監視カメラを天井又は壁の中に嵌め込λ
、でも通常の映像信号を得ることができるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図の実施例
回路において、リセット用ＭＯＳ　Ｆ　ＥＴを省略する
ものであってもよい、この場合には、例えば、論理“１
”の信号がタイミングパルスＨ１とＨ２に応じて双方向
に選択的に順次伝達されるという信号伝達回路を構成す
ることができる。

第４図に示した固体撮像装置の垂直信号線は、奇数フィ
ールドと偶数フィールドとで１本分づらせて一対づつ選
択状態にするようにしてもよい。

これにより、インタレースに対して空間的重心を上下に
移動させた画像信号を得ること均（できる。

この場合、上記一対つづ選択される水平信号線に対応し
て一対からなる出力線を設けるものとしてもよい。この
ように、固体撮像装置の具体的構成は種々の実施例形態
を採ることができる。

この発明は、前記固体撮像装置の他、前記のように選択
的に双方向に信号伝達が可能にされた信号伝達回路やダ
イナミック型シフトレジスタを含む各種半導体集積回路
装置に広く適用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、第１のタイミングパルスとノンオーバーラ
ツプのもとに位相が異なる第２のタイミングパルスとが
それぞれドレインに供給され、そのゲート容量を記憶手
段とし、ソースから出力信号を送出させるＭＯＳ　Ｆ　
ＥＴと、上記ＭＯＳＦＥＴのゲートとソースとの間に設
けられた容量手段と、上記ＭＯＳ　Ｆ　ＥＴのソースの
信号を伝える一方向性素子とをそれぞれ含む第１と第２
の回路を一対とする複数の単位回路と、信号伝達方向を
択一的に指示する制御信号によりそれぞれスイッチ制御
され、上記一方向性素子を通した信号を前段又は次段に
配置される第１又は第２の回路のＭＯＳ　Ｆ　ＥＴのゲ
ートに伝える一対のスイッチＭＯＳＦＥＴ及び一方と他
方の端に配置される単位回路に上記制御信号によって択
一的に動作状態にされる一対の入力回路とにより信号伝
達回路を構成するとともに、上記信号伝達方向を指示す
る制？１１信号を一方向性素子を介して信号伝達方向を
兼ねるイニシャルパルスがゲートに供給され、ドレイン
に上記第１のタイミングパルスが供給される信号伝達方
向を記憶するＭＯＳ　Ｆ　ＥＴのソースから出力させる
ことによって、双方向の信号伝達動作が可能になる。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型シフト
レジスタの一実施例を示す回路図、第２図は、上記ダイ
ナミック型シフトレジスタのフォワード方向の動作の一
例を説明するためのタイミング図、 第３図は、上記ダイナミック型シフトレジスタのリバー
ス方向の動作の一例を説明するためのタイミング図、 第４図は、上記ダイナミック型シフトレジスタが適用さ
れる固体撮像装置の一実施例を示す要部回路図である。 ＶＳＲ・・垂直シフトレジスタ、Ｈ３Ｒ・・水平シフト
レジスタ、ＰＡ・・プリアンプ０Ｕ丁２ ０ＬＩＴ３ 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、第１のタイミングパルスがドレインに供給され、そ
   のゲート容量を記憶手段とし、ソースから出力信号を送
   出させる第１のＭＯＳＦＥＴと、上記第１のＭＯＳＦＥ
   Ｔのゲートとソースとの間に設けられた容量手段と、上
   記第１のＭＯＳＦＥＴのソースの信号を伝える一方向性
   素子とを含む第１の回路と、上記第１のタイミングパル
   スとは相互に位相が異なる第２のタイミングパルスがド
   レインに供給され、そのゲート容量を記憶手段とし、ソ
   ースから出力信号を送出させる第２のＭＯＳＦＥＴと、
   上記第２のＭＯＳＦＥＴのゲートとソースとの間に設け
   られた容量手段と、上記第２のＭＯＳＦＥＴのソースの
   信号を伝える一方向性素子とを含む第２の回路とを対と
   する複数の単位回路と、一方向性素子を介して一方の信
   号伝達方向を指示するパルスがゲートに供給され、ドレ
   インに上記第１のタイミングパルスが供給される信号伝
   達方向を記憶する第１のＭＯＳＦＥＴと、一方向性素子
   を介して他方の信号伝達方向を指示するパルスがゲート
   に供給され、ドレインに上記第１のタイミングパルスが
   供給される信号伝達方向を記憶する第２のＭＯＳＦＥＴ
   と、上記信号伝達方向を記憶する第１と第２のＭＯＳＦ
   ＥＴのソースから択一的に出力される制御信号によりそ
   れぞれスイッチ制御され、上記一方向性素子を通した信
   号を前段又は次段に配置される第１又は第２の回路のＭ
   ＯＳＦＥＴのゲートに伝える一対のスイッチＭＯＳＦＥ
   Ｔと、上記第１のタイミングパルスを受け、上記一方又
   は他方の伝達方向を指示するパルスを一方の端に配置さ
   れる単位回路における第２の回路及び他方の端に配置さ
   れる単位回路における第２の回路の第２のＭＯＳＦＥＴ
   のゲートに初期信号を供給する一対の入力回路とからな
   る信号伝達回路を具備することを特徴とする半導体集積
   回路装置。 ２、上記第１と第２の回路における一方向性素子を介し
   た信号は、上記信号伝達方向を記憶する第１と第２のＭ
   ＯＳＦＥＴのソースから択一的に出力される制御信号に
   従ってそれぞれスイッチ制御されるスイッチＭＯＳＦＥ
   Ｔを介して前段又は次段に配置される単位回路の対応す
   る第１と第２の回路における上記一方向性素子を通した
   信号をリセットさせるリセット用ＭＯＳＦＥＴのゲート
   に伝えられることにより、上記信号伝達回路を双方向ダ
   イナミック型シフトレジスタとして動作させるものであ
   ることを特徴とする特許請求の範囲第１項記載の半導体
   集積回路装置。 ３、上記双方向ダイナミック型シフトレジスタとしての
   動作を行う信号伝達回路は、ＭＯＳ形固体撮像装置にお
   ける光電変換信号読み出し動作を行う走査信号を形成す
   るものであることを特徴とする特許請求の範囲第２項記
   載の半導体集積回路装置。