JPH0224631A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
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- JPH0224631A JPH0224631A JP63174438A JP17443888A JPH0224631A JP H0224631 A JPH0224631 A JP H0224631A JP 63174438 A JP63174438 A JP 63174438A JP 17443888 A JP17443888 A JP 17443888A JP H0224631 A JPH0224631 A JP H0224631A
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- electrode
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- 239000003990 capacitor Substances 0.000 claims abstract description 7
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- 238000000059 patterning Methods 0.000 abstract description 4
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- 238000001764 infiltration Methods 0.000 abstract 1
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- 239000007788 liquid Substances 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 6
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Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、アクティブマトリクス型液晶表示器に用いら
れる薄膜トランジスタアレイ、特にその画素電極の接続
部に関するものである。
れる薄膜トランジスタアレイ、特にその画素電極の接続
部に関するものである。
[従来の技術]
第8図および第9図は、アクティブマトリクス型液晶表
示器に用いられる薄膜トランジスタアレイの要部を示し
たものである。
示器に用いられる薄膜トランジスタアレイの要部を示し
たものである。
同図において、1は絶縁性基板、2はゲート電極、3は
ゲート絶縁層、4は半導体層′、5は保護絶縁層、6は
上記半導体層とソース電極およびドレイン電極とのオー
ミックコンタクトを形成するための不純物半導体層、7
はソース電極、8はドレイン電極、9はITO(インジ
ウム ティンオキサイド)により形成された画素電極、
1oはソース配線である。
ゲート絶縁層、4は半導体層′、5は保護絶縁層、6は
上記半導体層とソース電極およびドレイン電極とのオー
ミックコンタクトを形成するための不純物半導体層、7
はソース電極、8はドレイン電極、9はITO(インジ
ウム ティンオキサイド)により形成された画素電極、
1oはソース配線である。
通常の薄膜トランジスタ形成工程では、同図から明らか
なように、ドレイン電極7を形成後、IToを堆積し、
これを塩化第二鉄系の溶液を用いて所定の形状にエツチ
ングして・画素電極9のパターンを形成している。
なように、ドレイン電極7を形成後、IToを堆積し、
これを塩化第二鉄系の溶液を用いて所定の形状にエツチ
ングして・画素電極9のパターンを形成している。
[解決しようとする課題]
画素電極9に用いられるITO薄膜は柱状構造を有して
形成されるため、段差被覆性が悪い。そのため、ITO
を塩化第二鉄系のエツチング溶液を用いてエツチングす
るときに、第8図の丸印で示した箇所、すなわちドレイ
ン電極7の端部段差部におけるITOパターンの端部か
ら、上記エツチング溶液がドレイン電極7の端部段差に
沿って侵入し、上記端部段差部でITOがエツチングさ
れ、画素電極9が断線するという問題があった。
形成されるため、段差被覆性が悪い。そのため、ITO
を塩化第二鉄系のエツチング溶液を用いてエツチングす
るときに、第8図の丸印で示した箇所、すなわちドレイ
ン電極7の端部段差部におけるITOパターンの端部か
ら、上記エツチング溶液がドレイン電極7の端部段差に
沿って侵入し、上記端部段差部でITOがエツチングさ
れ、画素電極9が断線するという問題があった。
本発明は上記従来の課題に対してなされたものであり、
画素電極9がエツチングにより断線しない薄膜トランジ
スタアレイを提供することを目的としている。
画素電極9がエツチングにより断線しない薄膜トランジ
スタアレイを提供することを目的としている。
[課題を解決するための手段]
本発明は、薄膜トランジスタの、
ドレイン電極および/または、ゲート配線部に形成され
た保持容量の上部電極に、 くし歯状部および/または延伸形成した腕部を設け、上
記くし歯状部および/または延伸形成した腕部を覆うよ
うにITO(インジウム ティンオキサイド)を用いた
画素電極を形成したことを特徴とする薄膜トランジスタ
アレイ により、上記課題の解決を図っている。
た保持容量の上部電極に、 くし歯状部および/または延伸形成した腕部を設け、上
記くし歯状部および/または延伸形成した腕部を覆うよ
うにITO(インジウム ティンオキサイド)を用いた
画素電極を形成したことを特徴とする薄膜トランジスタ
アレイ により、上記課題の解決を図っている。
[実施例]
以下、図面に基いて本発明における実施例の説明を行う
。
。
第1図および第2図は、本発明における第1の実施例を
示したものである。
示したものである。
同図において、1は絶縁性基板、2はゲート電極、3は
ゲート絶縁層、4は非晶質シリコンを用いた半導体層、
5は保護絶縁層、6は非晶質シリコン中に不純物として
リンを含有した不純物半導体層、7および8はTi(チ
タン)を用いたドレイン電極およびソース電極、9はI
TOを用いた画素電極、10はソース配線である。
ゲート絶縁層、4は非晶質シリコンを用いた半導体層、
5は保護絶縁層、6は非晶質シリコン中に不純物として
リンを含有した不純物半導体層、7および8はTi(チ
タン)を用いたドレイン電極およびソース電極、9はI
TOを用いた画素電極、10はソース配線である。
本例は、ドレイン電極7にくし歯状部7aを設け、この
くし歯状部7aを覆うように、ITOを用いた画素電極
9を形成したものである。
くし歯状部7aを覆うように、ITOを用いた画素電極
9を形成したものである。
画素電極9をパターニングするときに、第1図の丸印か
らドレイン電極7の端部段差に沿って侵入するITOの
エツチング液(塩化第二鉄系の溶液)に対し、くし歯状
部7aの角が堰(せき)の役目を果し、上記エツチング
液のさらに奥への侵入を防止することができ、画、素電
極9の断線を大幅に減少することができる。しかしなが
ら、くし歯状部7aの角で上記エツチング液の侵入を確
実に防止できるとは限らないため、<シ歯状部7aの角
はできるだけ多く設けた方がよい。
らドレイン電極7の端部段差に沿って侵入するITOの
エツチング液(塩化第二鉄系の溶液)に対し、くし歯状
部7aの角が堰(せき)の役目を果し、上記エツチング
液のさらに奥への侵入を防止することができ、画、素電
極9の断線を大幅に減少することができる。しかしなが
ら、くし歯状部7aの角で上記エツチング液の侵入を確
実に防止できるとは限らないため、<シ歯状部7aの角
はできるだけ多く設けた方がよい。
第3図は本発明における第2の実施例を、第4図は本発
明における第3の実施例を示したものである。
明における第3の実施例を示したものである。
本例は、ドレイン電極7から延伸した腕部7bを設け、
この腕部7bを覆うようにITOを用いた画素電極9を
形成したものであり、ドレイン電極7の形状以外は、上
記第1の実施例と同様である。
この腕部7bを覆うようにITOを用いた画素電極9を
形成したものであり、ドレイン電極7の形状以外は、上
記第1の実施例と同様である。
画素電極9をパターニングするときに、第3図および第
4図の丸印からドレイン電極の端部段差に沿って侵入す
るITOのエツチング液は、上記ドレイン電極の端部段
差全体に瞬時に侵入することはなく、奥に向かって徐々
に侵入してゆく。従ってITOのエツチング終了時に上
記ドレイン電極の端部段差全体にエツチング液が侵入し
ていなければ画素電極9が断線することはない。
4図の丸印からドレイン電極の端部段差に沿って侵入す
るITOのエツチング液は、上記ドレイン電極の端部段
差全体に瞬時に侵入することはなく、奥に向かって徐々
に侵入してゆく。従ってITOのエツチング終了時に上
記ドレイン電極の端部段差全体にエツチング液が侵入し
ていなければ画素電極9が断線することはない。
本例では、ドレイン電極7に腕部7bを設けたことによ
りドレイン電極7の端部の総延長を長くすることができ
るため、上記エツチング液が上記ドレイン電極の端部段
差全体に侵入する前に、TTOのエツチングを終了させ
ることができ、画素電極9の断線を大幅に減少させるこ
とができる。
りドレイン電極7の端部の総延長を長くすることができ
るため、上記エツチング液が上記ドレイン電極の端部段
差全体に侵入する前に、TTOのエツチングを終了させ
ることができ、画素電極9の断線を大幅に減少させるこ
とができる。
なお、本発明では上記3実施例以外にも、例えばドレイ
ン電極に、くし歯状部と腕部を両方設けるものであって
もよい。
ン電極に、くし歯状部と腕部を両方設けるものであって
もよい。
ところで、薄膜トランジスタアレイを用いたアクティブ
マトリクス型液晶表示器では、上記薄膜トランジスタの
オフ時におけるリーク電流により液晶層に印加される電
圧の低下を抑えるため、液晶層と並列に保持容量を設け
る必要がある。上記保持容量には、製造工程を簡略化で
きることから、下部電極に薄膜トランジスタのゲート電
極を連結するゲート配線を用い、このゲート配線と上部
電極間に絶縁層をはさみ、上記上部電極にITOを用い
た画素電極を接続したものが用いられる。
マトリクス型液晶表示器では、上記薄膜トランジスタの
オフ時におけるリーク電流により液晶層に印加される電
圧の低下を抑えるため、液晶層と並列に保持容量を設け
る必要がある。上記保持容量には、製造工程を簡略化で
きることから、下部電極に薄膜トランジスタのゲート電
極を連結するゲート配線を用い、このゲート配線と上部
電極間に絶縁層をはさみ、上記上部電極にITOを用い
た画素電極を接続したものが用いられる。
以下に示す2実施例は、上記保持容量、特に上部電極の
形状に関するものである。
形状に関するものである。
第5図および第6図は、本発明における第4の実施例を
示したものである。
示したものである。
同図において、11は絶縁性基板、12はゲート配線、
13はゲート絶縁層、14は非晶質シリコンを用いた半
導体層、15は保護絶縁層、16は非晶質シリコン中に
不純物となるリンを含有した不純物シリコン層、17は
Ti(チタン)を用いた上部電極、19はITOを用い
た画素電極である。
13はゲート絶縁層、14は非晶質シリコンを用いた半
導体層、15は保護絶縁層、16は非晶質シリコン中に
不純物となるリンを含有した不純物シリコン層、17は
Ti(チタン)を用いた上部電極、19はITOを用い
た画素電極である。
本例は、上部電極17にくし歯状部17aを設け、この
<シ歯状部17aを覆うようにITOを用いた画素電極
19を形成したものである。
<シ歯状部17aを覆うようにITOを用いた画素電極
19を形成したものである。
画素電極をパターニングするときに、第5図の丸印から
上部電極17の端部段差に沿って侵入するITOのエツ
チング液を、上記第1の実施例で示した理由と同様の理
由により、くし歯状部17aで阻止することができ、画
素電極19の断線を大幅に減少することができる。
上部電極17の端部段差に沿って侵入するITOのエツ
チング液を、上記第1の実施例で示した理由と同様の理
由により、くし歯状部17aで阻止することができ、画
素電極19の断線を大幅に減少することができる。
第7図は本発明における第5の実施例を示したものであ
る。
る。
本例は、上部電極17から延伸した腕部17bを設け、
この腕部17bを覆うようにITOを用いた画素電極1
9を形成したものであり、上部電極17の形状以外は上
記第4の実施例と同様である。
この腕部17bを覆うようにITOを用いた画素電極1
9を形成したものであり、上部電極17の形状以外は上
記第4の実施例と同様である。
上部電極17に腕部17bを設けたことにより、上部電
極17の端部の総延長を長くすることができるため、上
記第2および第3の実施例で示した理由と同様の理由に
より、画素電極19の断線を大幅に減少することができ
る。
極17の端部の総延長を長くすることができるため、上
記第2および第3の実施例で示した理由と同様の理由に
より、画素電極19の断線を大幅に減少することができ
る。
なお本発明では、上記第4および第5の実施例以外にも
、例えばくシ歯状部と腕部を両方設けるものであっても
よい。
、例えばくシ歯状部と腕部を両方設けるものであっても
よい。
また、<シ歯状部および腕部は上記のような形状に限る
ものではなく、エツチング液の侵入を阻止する形状であ
ればよい。
ものではなく、エツチング液の侵入を阻止する形状であ
ればよい。
[効果]
本発明によれば、ドレイン電極および/または保持容量
の上部電極に、くし歯状部および/または延伸形成した
腕部を設けることにより、ITOを用いた画素電極の新
線を大幅に減少することができる。
の上部電極に、くし歯状部および/または延伸形成した
腕部を設けることにより、ITOを用いた画素電極の新
線を大幅に減少することができる。
第1図は本発明における第1の実施例を示した平面図、
第2図は第1図の■−■線における断面図、第3図は本
発明における第2の実施例を示した平面図、第4図は本
発明における第3の実施例を示した平面図、第5図は本
発明における第4の実施例を示した平面図、第6図は第
5図のVl−Vl線における断面図、第7図は本発明に
おける第5の実施例を示した平面図、第8図は従来例を
示した平面図、第9図は第8図のIX−IX線における
断面図である。 7・・・・・・ドレイン電極 9・・・・・・画素電極 19・・・・・・ l/ 17・・・・・・上部電極 7a・・・くし歯状部 17a・・・ /1 7b・・・腕部 17b・・・ 〃
第2図は第1図の■−■線における断面図、第3図は本
発明における第2の実施例を示した平面図、第4図は本
発明における第3の実施例を示した平面図、第5図は本
発明における第4の実施例を示した平面図、第6図は第
5図のVl−Vl線における断面図、第7図は本発明に
おける第5の実施例を示した平面図、第8図は従来例を
示した平面図、第9図は第8図のIX−IX線における
断面図である。 7・・・・・・ドレイン電極 9・・・・・・画素電極 19・・・・・・ l/ 17・・・・・・上部電極 7a・・・くし歯状部 17a・・・ /1 7b・・・腕部 17b・・・ 〃
Claims (2)
- (1)薄膜トランジスタのドレイン電極に、くし歯部状
部および/または延伸形成した腕部を設け、上記くし歯
状部および/または延伸形成した腕部を覆うようにIT
O(インジウムティンオキサイド)を用いた画素電極を
形成したことを特徴とする薄膜トランジスタアレイ。 - (2)薄膜トランジスタのゲート配線部に形成された保
持容量の上部電極に、くし歯状部および/または延伸形
成した腕部を設け、上記くし歯状部および/または延伸
形成した腕部を覆うようにITOを用いた画素電極を形
成したことを特徴とする薄膜トランジスタアレイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63174438A JPH0224631A (ja) | 1988-07-13 | 1988-07-13 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63174438A JPH0224631A (ja) | 1988-07-13 | 1988-07-13 | 薄膜トランジスタアレイ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0224631A true JPH0224631A (ja) | 1990-01-26 |
JPH0569413B2 JPH0569413B2 (ja) | 1993-10-01 |
Family
ID=15978523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63174438A Granted JPH0224631A (ja) | 1988-07-13 | 1988-07-13 | 薄膜トランジスタアレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0224631A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11354812A (ja) * | 1998-06-05 | 1999-12-24 | Lg Semicon Co Ltd | 薄膜トランジスタ及びその製造方法 |
US6395457B1 (en) | 1996-06-12 | 2002-05-28 | Lg Electronics, Inc. | Method for manufacturing a semiconductor device |
KR100751177B1 (ko) * | 2000-08-08 | 2007-08-22 | 엘지.필립스 엘시디 주식회사 | 액정 표시소자 및 그의 제조방법 |
KR100776514B1 (ko) * | 2000-12-30 | 2007-11-16 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
-
1988
- 1988-07-13 JP JP63174438A patent/JPH0224631A/ja active Granted
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6395457B1 (en) | 1996-06-12 | 2002-05-28 | Lg Electronics, Inc. | Method for manufacturing a semiconductor device |
JPH11354812A (ja) * | 1998-06-05 | 1999-12-24 | Lg Semicon Co Ltd | 薄膜トランジスタ及びその製造方法 |
KR100751177B1 (ko) * | 2000-08-08 | 2007-08-22 | 엘지.필립스 엘시디 주식회사 | 액정 표시소자 및 그의 제조방법 |
KR100776514B1 (ko) * | 2000-12-30 | 2007-11-16 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
JPH0569413B2 (ja) | 1993-10-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term | ||
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