JPH02238660A - Semiconductor memory device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［概要］
半導体記憶装置、特にプレートパルス法を適用するのに
適したＤＲＡＭに関し、
プレー１〜パルス法を適用しても情報が破壊されること
がなく、しかも消費電力が少なくてすむ半導体装置を提
供することを目的とし、
情報を記憶する蓄積容量の一端に転送トランジスタか接
続されたメモリセルが、所定数ずつワード線により共通
接続された半導体記憶装置において、前記蓄積容量の他
端を、前記ワード線により共通接続されたメモリセル群
毎に分離して共通接続するように構成する。[Detailed Description of the Invention] [Summary] Regarding a semiconductor memory device, particularly a DRAM suitable for applying the plate pulse method, information is not destroyed even when the play 1-pulse method is applied, and the power consumption is low. The purpose of the present invention is to provide a semiconductor memory device in which a predetermined number of memory cells each having a transfer transistor connected to one end of a storage capacitor for storing information are commonly connected by a word line. The other end of the capacitor is configured to be separated and commonly connected for each memory cell group commonly connected by the word line.
［産業上の利用分野］
本発明は半導体記憶装置、特にプレートパルス法を適用
するのに適したＤＲＡＭに関する。[Industrial Field of Application] The present invention relates to a semiconductor memory device, and particularly to a DRAM suitable for applying the plate pulse method.
［従来の技術］ 従来のＤＲＡＭの構成を第３図を用いて説明する。[Conventional technology] The configuration of a conventional DRAM will be explained using FIG.
このＤＲＡＭのメモリセルＭは、第３図（ａ）の回路図
に示すように、情報を記憶する蓄積容量Ｃの一端に転送
トランジスタＱが接続されな１トランジスタ１キャパシ
タ型である。メモリセルＭの転送トランジスタＱのソー
スは水平方向に走るビット線ＢＬにより共通接続され、
メモリセルＭの転送トランジスタＱのゲートは垂直方向
に走るワード線ＷＬにより共通接続されている。蓄積容
量Ｃの他端である対向電極（セルプレート）は、全ての
メモリセルＭに共通接続されている。The memory cell M of this DRAM is of a one-transistor, one-capacitor type in which a transfer transistor Q is connected to one end of a storage capacitor C for storing information, as shown in the circuit diagram of FIG. 3(a). The sources of the transfer transistors Q of the memory cell M are commonly connected by a bit line BL running in the horizontal direction,
The gates of the transfer transistors Q of the memory cells M are commonly connected by a word line WL running in the vertical direction. A counter electrode (cell plate), which is the other end of the storage capacitor C, is commonly connected to all the memory cells M.
従来のＤＲＡＭの構造を第３図（ｂ） （ｃ）の平面図
及び断面図により説明する。The structure of a conventional DRAM will be explained with reference to the plan view and cross-sectional view of FIGS. 3(b) and 3(c).
先ず、ＤＲＡＭの平面構造を第３図（ｂ）を用いて説明
する。半導体基板１０上を水平方向にビット線ＢＬが走
り、垂直方向にワード線ＷＬが走っている。ビット線Ｂ
Ｌ間に、２本のワード線ＷＬにまたかった蓄積容量Ｃの
一端である蓄積電極２４が配置されている。フォールデ
ットビット線形式のために、異なるワード，ｄＷＬに対
する蓄積電極２４が上下に並んで配置されている。１点
鎖線で囲んだ領域が活性領域ＡＣである。First, the planar structure of the DRAM will be explained using FIG. 3(b). Bit lines BL run horizontally on the semiconductor substrate 10, and word lines WL run vertically. Bit line B
A storage electrode 24, which is one end of a storage capacitor C that spans the two word lines WL, is arranged between the two word lines WL. Due to the folded bit line format, storage electrodes 24 for different words, dWL, are arranged one above the other. The area surrounded by the dashed line is the active area AC.
次に、ＤＲＡＭの断面構造を第３図（Ｃ）を用いて説明
する。ｐ型半導体基板１０上をフィールド酸化膜１２に
より分離された活性領域ＡＣにｎ型不純物領域であるソ
ース領域１４、ドレイン領域１６を形成する。第１多結
晶シリコン層であるワード線ＷＬは、チャネル上にゲー
ト酸化膜１８を介して形成される。第２多結晶シリコン
層であるビット線ＢＬは第１多結晶シリコン層と絶縁膜
２０を介して形成される。このビット線ＢＬはソース領
域１４にコンタクトしている。ビット線Ｂ Ｌ上に絶縁
膜２２を介して第３図（ｂ）に示す平面形状の蓄積電極
２４が形成される。この蓄積電極２４上には蓄積容量Ｃ
を形成する薄い絶縁ＩＩ！２６が形成されている。対向
電極２８は全面に形成され、各メモリセルＭの蓄積容量
Ｃに対して共通になっている。Next, the cross-sectional structure of the DRAM will be explained using FIG. 3(C). A source region 14 and a drain region 16, which are n-type impurity regions, are formed on a p-type semiconductor substrate 10 in an active region AC separated by a field oxide film 12. A word line WL, which is a first polycrystalline silicon layer, is formed on the channel with a gate oxide film 18 interposed therebetween. The bit line BL, which is the second polycrystalline silicon layer, is formed with the first polycrystalline silicon layer and the insulating film 20 interposed therebetween. This bit line BL is in contact with the source region 14. A storage electrode 24 having a planar shape as shown in FIG. 3(b) is formed on the bit line BL with an insulating film 22 interposed therebetween. On this storage electrode 24 is a storage capacitor C.
Thin insulation II that forms! 26 is formed. The counter electrode 28 is formed on the entire surface and is common to the storage capacitor C of each memory cell M.
このようなＤＲＡＭにおいて信号電位に対する消費電力
を小さくするための駆動方法としてプレートパルス法か
知られている。プレー１〜パルス法はセルプレートであ
る対向電極２８の電位を変化させることにより、信号電
位に対する消費電力を小さくするものである。このプレ
ートパルス法を第４図、第５図を用いて説明ずる。A plate pulse method is known as a driving method for reducing power consumption with respect to a signal potential in such a DRAM. The play 1 to pulse method reduces the power consumption relative to the signal potential by changing the potential of the counter electrode 28, which is a cell plate. This plate pulse method will be explained using FIGS. 4 and 5.
第４図（ａ）乃至（ｄ）はワード線ＷＬにより選択され
たメモリセルＭにおける状態を示すものである。対向電
極２８の電位が０■の状態でビット線Ｂｉ−の電位に応
じた情報にして、蓄積容量Ｃに電荷を蓄積する。ビット
線ＢＬの電位がＨレベル（５Ｖ）であるかＬレベル（０
■）であるかに応じた電荷が蓄積容量Ｃに蓄積される。FIGS. 4(a) to 4(d) show the states of the memory cell M selected by the word line WL. When the potential of the counter electrode 28 is 0.times., information corresponding to the potential of the bit line Bi- is stored in the storage capacitor C. The potential of the bit line BL is either H level (5V) or L level (0
(2) Charges are accumulated in the storage capacitor C depending on whether or not.
すると、第４図（ａ）の蓄積電＃１２４の電位ｖ旧は５
■となり、第４図（Ｃ）の蓄積電極２４の電位ＶＬＩは
０■となる。蓄積容量Ｃに電荷を蓄積すると、第４図（
ｂ）及び（ｄ）に示すように対向電極２８を５ｖに上げ
る。すると、第４図（ｂ）の場合は転送トランジスタＱ
かオフしているので、蓄積電極２４の電位■Ｈ２はＩＯ
Ｖとなり、第４図（ｄ）の場合は転送トランジスタＱが
オンしているので、蓄積電［！２４の電位■，｛２はＯ
■となる。したがって、ＨレベルとＩ，レベルの信号電
位の差Δ■は通常の２倍の１０■となる。Then, the potential vold of the storage voltage #124 in FIG. 4(a) is 5.
(2), and the potential VLI of the storage electrode 24 in FIG. 4(C) becomes 0 (2). When charge is accumulated in the storage capacitor C, as shown in Fig. 4 (
As shown in b) and (d), the counter electrode 28 is raised to 5V. Then, in the case of FIG. 4(b), the transfer transistor Q
Since the storage electrode 24 is off, the potential H2 of the storage electrode 24 is IO
In the case of FIG. 4(d), the transfer transistor Q is on, so the stored voltage [! 24 potential ■, {2 is O
■It becomes. Therefore, the difference Δ■ between the signal potentials of the H level and the I level is 10■, which is twice the normal value.
このように蓄積容量Ｃに蓄積された電荷量は変わらない
か、信号電位の差Δ■は２倍になる。したがって、プレ
ートパルス法によれば、消費電力が同じであれば信号電
位の差Δ■は２倍になり、信号電位の差ΔＶを同じにす
れば半分の消費電力ですむ。In this way, the amount of charge stored in the storage capacitor C remains unchanged, or the signal potential difference Δ■ doubles. Therefore, according to the plate pulse method, if the power consumption is the same, the signal potential difference Δ■ is doubled, and if the signal potential difference ΔV is the same, the power consumption is half.
一般にＤＲＡＭの微細化がすすむと、蓄積電極２４の面
積が減少して蓄積容量Ｃか減少する。このため蓄積容量
Ｃを定める絶縁膜２６はできるだけ薄くしたいが、絶縁
膜２６を極度に薄くすると伝導機構か変化してリーク電
流が急激に増加する。Generally, as DRAMs become smaller, the area of the storage electrode 24 decreases and the storage capacitance C also decreases. For this reason, it is desirable to make the insulating film 26 that defines the storage capacitance C as thin as possible, but if the insulating film 26 is made extremely thin, the conduction mechanism changes and the leakage current increases rapidly.
このため、絶縁膜２６をある程度厚くしておいて、信号
電位を大きくする方が有利である。このような観点から
同じ蓄積電荷量でも信号電位の差Δ■を大きくすること
ができるプレートパルス法は極めて有効であるといえる
。For this reason, it is advantageous to increase the signal potential by increasing the thickness of the insulating film 26 to some extent. From this point of view, the plate pulse method can be said to be extremely effective because it can increase the signal potential difference Δ■ even with the same amount of stored charge.
［発明か解決しようとする課題］
しかしながら、従来のＤＲＡＭではプレー１〜パルス法
により電位を変化させる対向電極２８が、ワード線ＷＬ
により選択されていないメモリセルＭとも共通であるた
め、選択されていないメモリセルＭの蓄積容量Ｃに蓄積
された電荷が消失して情報が破壊されるという問題かあ
った。この点を第５図を用いて説明する。[Problem to be solved by the invention] However, in the conventional DRAM, the counter electrode 28 whose potential is changed by the play 1 to pulse method is connected to the word line WL.
Since this is also common to memory cells M that are not selected, there is a problem in that the charge stored in the storage capacitor C of the memory cell M that is not selected disappears and information is destroyed. This point will be explained using FIG.
対向電ｉ２８を５■に上げると第５図（ａ）に示すよう
になり、蓄積容量Ｃに電荷が蓄積されたままで、蓄積電
極２４の電位はＯＶとなる。ところか、情報を書込むた
め第５図（ｂ）に示すように対向電ｉＦｆｌ２ ８を再
び０■にすると、蓄積電極２４の電位が−５ｖになろう
とするために転送トランジスタＱがオンし、蓄積容量Ｃ
に蓄積された電荷が転送トランジスタＱを介してビット
線ＢＬに放電して情報が破壊されてしまう。When the counter voltage i28 is increased to 5■, as shown in FIG. 5(a), the electric charge remains stored in the storage capacitor C, and the potential of the storage electrode 24 becomes OV. However, when the counter voltage iFfl28 is set to 0 again as shown in FIG. 5(b) in order to write information, the transfer transistor Q is turned on because the potential of the storage electrode 24 is about to become -5V. Storage capacity C
The charges accumulated in the bit line BL are discharged to the bit line BL via the transfer transistor Q, and information is destroyed.
このように従来のＤＲＡＭではプレートパルス法により
電位を変化させると、選択されていないメモリセルＭの
情報が破壊されてしまうという問題があった。これは対
向電極２８が選択されないメモリセルＭに対しても共通
であるために生ずる問題である。また、プレートパルス
印加に伴う充放電電流を小さくするという観点からも、
ワード線ＷＬにより接続されたメモリセルＭ群毎に対向
電極２８が分離している方が望ましいが、第３図（ｂ）
ｆｃ）から明らかなように従来のＤＲＡＭの平面構造
及び断面構造では、対向電極２８を分離することが困離
であった。As described above, the conventional DRAM has a problem in that when the potential is changed by the plate pulse method, information in unselected memory cells M is destroyed. This problem arises because the counter electrode 28 is also common to unselected memory cells M. Also, from the perspective of reducing the charging/discharging current associated with plate pulse application,
Although it is preferable that the opposing electrodes 28 be separated for each group of memory cells M connected by the word line WL, as shown in FIG. 3(b)
fc), it is difficult to separate the opposing electrodes 28 in the planar structure and cross-sectional structure of the conventional DRAM.
本発明は上記事情を考慮してなされたもので、プレート
パルス法を適用しても情報が破壊されることかなく、し
かも消費電力が少なくてすむ半導体記憶装置を提供する
ことを目的とする。The present invention has been made in consideration of the above circumstances, and it is an object of the present invention to provide a semiconductor memory device in which information is not destroyed even when the plate pulse method is applied, and which consumes less power.
［課題を解決するための手段コ
上記目的は、情報を記憶する蓄積容量の一端に転送トラ
ンジスタが接続されたメモリセルか、所定数ずつワード
線により共通接続された半導体記憶装置において、前記
蓄積容量の他端を、前記ワード線により共通接続された
メモリセル群毎に分離して共通接続したことを特徴とす
る半導体記憶装置によって達成される。[Means for Solving the Problems] The above object is achieved by using a memory cell in which a transfer transistor is connected to one end of a storage capacitor for storing information, or a semiconductor memory device in which a predetermined number of storage capacitors are commonly connected by a word line. This is achieved by a semiconductor memory device characterized in that the other end is separated and commonly connected for each memory cell group commonly connected by the word line.
［作用］
本発明によれば、ワード線により共通接続されたメモリ
セル群毎に蓄積容量の対向電極を分離したので、プレー
トパルス法を適用してもメモリセルの情報が破壊される
ことがなく、しかも対向電極を充放電する消費電力が少
なくてすむ。[Function] According to the present invention, since the opposing electrodes of the storage capacitors are separated for each memory cell group commonly connected by a word line, the information in the memory cells is not destroyed even when the plate pulse method is applied. Moreover, the power consumption for charging and discharging the counter electrode is small.
［実施例］
本発明の一実施例による半導体記憶装置であるＤＲＡＭ
を第１図に示す。第３図に示す従来のＤＲＡＭと同一の
構成要素には同一の符号を付して説明を省略する。[Example] DRAM which is a semiconductor memory device according to an example of the present invention
is shown in Figure 1. Components that are the same as those of the conventional DRAM shown in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted.
本実施例のＤＲＡＭの平面構造を第１図（ａ）を用いて
説明する。なお、活性領域は図示していない。The planar structure of the DRAM of this embodiment will be explained using FIG. 1(a). Note that the active region is not shown.
従来のＤＲＡＭと同様に、半導体基板１０上にビット線
ＢＬ及ひワード線ＷＬが水平方向及び垂直方向に走って
いる。蓄積電ｆ２２４をそのメモリセルＭを選択するワ
ード線ＷＬ上に位置するように縦長に形成する。薄い絶
縁！２６を介して形成される対向電極２８を、ワード線
ＷＬ上に位置するように縦長に形成して、ひとつのワー
ド線ＷＬにより選択されるメモリセルＭ群毎に分離した
点に特徴かある。Similar to a conventional DRAM, bit lines BL and word lines WL run horizontally and vertically on a semiconductor substrate 10. The storage capacitor f224 is formed vertically so as to be located on the word line WL that selects the memory cell M. Thin insulation! The feature is that the counter electrode 28 formed through the electrode 26 is formed vertically so as to be located on the word line WL, and is separated for each group of memory cells M selected by one word line WL.
蓄積電ｔ７ｆｌ２８をワード線ＷＬ上に縦長に形成した
ため、蓄積電ｒｉ１２８を直接に転送トランジスタＱの
ドレイン領域１６にコンタクトできない。このため本実
施例では電極引出層３０を設けて、転送トランジスタＱ
のドレイン領域】６と蓄積電極２８を接続するようにし
ている。電極引出層３０はビット線ＢＬ間の領域に設け
られる。Since the storage capacitor t7fl28 is formed vertically on the word line WL, the storage capacitor ri128 cannot directly contact the drain region 16 of the transfer transistor Q. For this reason, in this embodiment, the electrode lead layer 30 is provided, and the transfer transistor Q
The drain region] 6 is connected to the storage electrode 28. The electrode lead layer 30 is provided in the region between the bit lines BL.
本実施例のＤＲＡＭの断面ＷＩ造を第１図（ｂ）を用い
て説明する。ｐ型半導体基板１０上をフィールド酸化膜
１２により分離された活性領域にソース領域１４、ドレ
イン領域１６が形成されて転送トランジスタＱが形成さ
れている。本実施例では、ビット線ＢＬと蓄積電極２４
との間に電極引出層３０を設けている。すなわち、電極
引出層３０が、ピット線ＢＬ上に絶縁膜３２を介して形
成され、この電極引出層３０上に蓄積電極２４が絶縁膜
２２を介して形成されている。電極引出層３０は、転送
トランジスタＱのドレイン領域１６と蓄積電極２４とを
電気的に接続する。The cross-sectional WI structure of the DRAM of this embodiment will be explained using FIG. 1(b). A source region 14 and a drain region 16 are formed in an active region separated by a field oxide film 12 on a p-type semiconductor substrate 10, thereby forming a transfer transistor Q. In this embodiment, the bit line BL and the storage electrode 24
An electrode extraction layer 30 is provided between the two. That is, the electrode lead layer 30 is formed on the pit line BL with an insulating film 32 interposed therebetween, and the storage electrode 24 is formed on this electrode lead layer 30 with the insulating film 22 interposed therebetween. The electrode lead layer 30 electrically connects the drain region 16 of the transfer transistor Q and the storage electrode 24.
蓄積電極２４は各ワード線ＷＬ上に形成され、対向電極
２８が薄い絶縁膜２６を介してワード線ＷＬに形成され
る。このように本実施例の蓄積電極２４及び対向電極２
８は、従来のように複数のワード線ＷＬ上にまたがるこ
となく、ひとつのワード線ＷＬ上に形成ずる構遣である
ため、ワード線ＷＬにより選択されるメモリセルＭ群毎
に対向電極２８を分離ずることかできる。このため、ワ
ード線ＷＬ毎に分離された対向電極２８を独立してプレ
ートパルス法により駆動ずることが可能である。選択さ
れないメモリセルＭの対向電極２８の電位が変化して蓄
積容量Ｃに記憶された情報が破壊されるという問題を回
避することができる。A storage electrode 24 is formed on each word line WL, and a counter electrode 28 is formed on the word line WL with a thin insulating film 26 interposed therebetween. In this way, the storage electrode 24 and the counter electrode 2 of this embodiment
8 is a structure in which the electrodes are formed on one word line WL instead of extending over a plurality of word lines WL as in the conventional case, so that a counter electrode 28 is formed for each group of memory cells M selected by the word line WL. Can be separated. Therefore, it is possible to drive the opposing electrodes 28 separated for each word line WL independently by the plate pulse method. It is possible to avoid the problem that the potential of the opposing electrode 28 of the unselected memory cell M changes and the information stored in the storage capacitor C is destroyed.
また、対向電＠２８か分離されているためプレートパル
ス印加に伴う充放電電流を小さくすることができる。Furthermore, since the opposing voltage @28 is separated, the charging/discharging current associated with the application of plate pulses can be reduced.
次に本実施例によるＤＲＡＭの製造方法を第２図を用い
て説明する。Next, a method for manufacturing the DRAM according to this embodiment will be explained with reference to FIG.
先ず、半導体基板１０を素子分離領域を選択的に酸化し
て約５０００人厚のフィールド酸化膜１２を形成する。First, a field oxide film 12 having a thickness of about 5,000 wafers is formed by selectively oxidizing the device isolation region of the semiconductor substrate 10. As shown in FIG.
次に、半導体基板１０の活性領域上に約１５０人厚のゲ
ート酸化膜１８を形成する。Next, a gate oxide film 18 having a thickness of about 150 layers is formed on the active region of the semiconductor substrate 10.
次に、約１５００人厚の多結晶シリコン層を形成した後
、所定形状にパターニングしてワード線ＷＬを形成する
。続いて、不純物のＡｓを１×１０＋ ５ ／ ｃ ｍ
２でイオン注入してソース領域１４及びドレイン領域
１６を形成する（第２図（ａ））．次に、約１０００人
厚のＣＶＤ酸化膜である絶縁膜２０を形成し、ソース領
域１４へのコンタクトホールが形成されるようにパター
ニンクずる（第２図（ｂ））。Next, a polycrystalline silicon layer having a thickness of about 1,500 layers is formed and then patterned into a predetermined shape to form word lines WL. Next, impurity As was added to 1×10+5/cm
2, ions are implanted to form a source region 14 and a drain region 16 (FIG. 2(a)). Next, an insulating film 20 made of a CVD oxide film with a thickness of about 1000 wafers is formed and patterned so that a contact hole to the source region 14 is formed (FIG. 2(b)).
次に、ソース領域１４にコンタクトするようにビット！
ＢＬを形成する。ビット線ＢＬを構成する導電層は、約
５００Ａ厚の多結晶シリコン層と約１０００人厚のタン
グステンシリサイド層をＣＶＤ法により堆積することに
より形成する。堆積後、Ａｓを４ Ｘ １ ０ ”／ｃ
ｍ２でイオン注入する。Next, bit! to contact the source region 14!
Form BL. The conductive layer constituting the bit line BL is formed by depositing a polycrystalline silicon layer about 500 Å thick and a tungsten silicide layer about 1000 Å thick by CVD. After depositing As, 4×10”/c
Ion implantation is performed at m2.
これは、多結晶シリコン層をｎ＋型にしてソース領域１
４との間に良好なコンタクトをとるためである。イオン
注入後、所定形状にパターニングしてビット線ＢＬを形
成する（第２図（Ｃ））。This is done by making the polycrystalline silicon layer n+ type and forming the source region 1.
This is to make good contact with 4. After ion implantation, the bit line BL is formed by patterning into a predetermined shape (FIG. 2(C)).
次に、ＣＶＤシリコン酸化膜である約ｉｏｏｏ人厚の絶
縁膜３２を全面に形成した後、ドレイン領域１６上の絶
縁膜２０、３２にコンタクトホールを形成する（第２図
（ｄ））。Next, after forming an insulating film 32 made of a CVD silicon oxide film and having a thickness of approximately 1,000 yen, contact holes are formed in the insulating films 20 and 32 on the drain region 16 (FIG. 2(d)).
次に、約１０００人厚の多結晶シリコン層を堆積し、そ
の後にＡｓをＩ Ｘ １ ０ １５／ ｃｎ＋２でイオ
ン注入する。その後、多結晶シリコン層を所定形状にパ
ターニングして、電極引出層３０を形成する（第２図（
ｅ））。Next, a polycrystalline silicon layer with a thickness of about 1000 layers is deposited, and then As is ion-implanted at I x 10 15/cn+2. Thereafter, the polycrystalline silicon layer is patterned into a predetermined shape to form an electrode lead layer 30 (see FIG.
e)).
次に、約１０００人のＣＶＤシリコン酸化膜である絶縁
［２２を全面に堆積し、電極引出層３０へのコンタクト
ホールを形成する，引続いて、約２０００人厚の多結晶
シリコン層を全面に形成し、ワード線ＷＬ上の所定形１
状にパターニングして、蓄積電極２４を形成する（第２
図（ｆ））。Next, an insulating layer [22], which is a CVD silicon oxide film of about 1,000 thick, is deposited on the entire surface to form a contact hole to the electrode lead layer 30.Subsequently, a polycrystalline silicon layer of about 2,000 thick is deposited on the entire surface. a predetermined shape 1 on the word line WL.
The storage electrode 24 is formed by patterning the storage electrode 24 (second
Figure (f)).
次に、蓄積電極２４を酸化することにより、約１００人
の薄いシリコン酸化膜である絶縁膜２６を表面に形成す
る。その後、絶縁膜２６上に多結晶シリコン層を堆積し
、堆積後にＰＯＣ．Ｑ Ｂをソースガスとする熱拡散を
行う。その後、ワード線ＷＬ上に形成された各メモリセ
ルＭの蓄積電極２４を覆うような形状にパターニングし
て、対向電＆２８を形成することによりＤＲＡＭの主要
部の製造を終了する（第２図（ｑ））。Next, by oxidizing the storage electrode 24, an insulating film 26, which is a thin silicon oxide film of about 100%, is formed on the surface. After that, a polycrystalline silicon layer is deposited on the insulating film 26, and after the deposition, the POC. Thermal diffusion is performed using QB as a source gas. Thereafter, the manufacturing of the main part of the DRAM is completed by patterning the storage electrode 24 of each memory cell M formed on the word line WL to form a counter electrode &28 (see FIG. 2). q)).
本発明は上記実施例に限らず種々の変形か可能である。The present invention is not limited to the above-mentioned embodiments, and various modifications are possible.
例えば、上記実施例では転送トランジスタのトレイン領
域を電極引出層により蓄積電極に接続するようにしたが
、蓄積容量の対向電極をワード線により共通接続された
メモリセル群毎に分離して共通接続することができれば
、いかなる構造でもよい。For example, in the above embodiment, the train region of the transfer transistor is connected to the storage electrode by the electrode lead layer, but the counter electrode of the storage capacitor is separated and commonly connected for each memory cell group that is commonly connected by a word line. Any structure is acceptable as long as it is possible.
［発明の効果］
以上の通り、本発明によれば、ワード線により共通接続
されたメモリセル群毎に蓄積容量の対向電極を分離しな
ので、プレートパルス法を適用してもメモリセルの情報
が破壊されることがなく、しかも対向電極を充放電ずる
消費電力が少なくてずむ。[Effects of the Invention] As described above, according to the present invention, since the opposing electrodes of the storage capacitors are separated for each group of memory cells commonly connected by a word line, the information of the memory cells cannot be lost even if the plate pulse method is applied. It will not be destroyed, and the power consumption for charging and discharging the counter electrode is low.
第１図は本発明の一実施例による半導体記憶装置を示す
図、
第２財は同半導体記憶装置の製造方法を示す工程図、
第３図は従来のＤＲＡＭを示す図、
第４図、第５図はプレートパルス法を説明するための図
である。
図において、
Ｍ・・・メモリセル
Ｑ・・・転送トランジスタ
Ｃ・・・．蓄積容量
ＢＬ・・・ビット線
ＷＬ・・・ワード線
ＡＣ・・・活性領域
１０・・・半導体基板
１２・・・フィールド酸化膜
４・・・ソース領域
６・・・ドレイン領域
８・・・ゲート酸化膜
０・・・絶縁膜
２・・・絶縁膜
４・・・蓄積電極
６・・・絶縁膜
８・・・対向電極
０・・・電極引出層
２・・・絶縁膜
せ
Ｖｓ＋
プレートパルス法の説明図
第４図
プし
トパルス法の説明図
第５図
ＶＨ２
ＶＬ２Fig. 1 is a diagram showing a semiconductor memory device according to an embodiment of the present invention, Fig. 2 is a process diagram showing a method for manufacturing the semiconductor memory device, Fig. 3 is a diagram showing a conventional DRAM, Figs. FIG. 5 is a diagram for explaining the plate pulse method. In the figure, M...Memory cell Q...Transfer transistor C... Storage capacitor BL...Bit line WL...Word line AC...Active region 10...Semiconductor substrate 12...Field oxide film 4...Source region 6...Drain region 8...Gate Oxide film 0... Insulating film 2... Insulating film 4... Storage electrode 6... Insulating film 8... Counter electrode 0... Electrode extraction layer 2... Insulating film Vs+ Plate pulse method An explanatory diagram of Fig. 4 An explanatory diagram of the pulse method Fig. 5 VH2 VL2
Claims (1)
続されたメモリセルが、所定数ずつワード線により共通
接続された半導体記憶装置において、 前記蓄積容量の他端を、前記ワード線により共通接続さ
れたメモリセル群毎に分離して共通接続したことを特徴
とする半導体記憶装置。[Scope of Claims] A semiconductor memory device in which a predetermined number of memory cells each having a transfer transistor connected to one end of a storage capacitor for storing information are commonly connected by a word line, the other end of the storage capacitor being connected to the word line. A semiconductor memory device characterized in that each group of memory cells commonly connected by a line is separated and commonly connected.
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| JP1060002A JP2856256B2 (en) | 1989-03-13 | 1989-03-13 | Semiconductor memory device and method of manufacturing the same |
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| JPH02238660A true JPH02238660A (en) | 1990-09-20 |
| JP2856256B2 JP2856256B2 (en) | 1999-02-10 |
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| JP (1) | JP2856256B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5352622A (en) * | 1992-04-08 | 1994-10-04 | National Semiconductor Corporation | Stacked capacitor with a thin film ceramic oxide layer |
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1989
- 1989-03-13 JP JP1060002A patent/JP2856256B2/en not_active Expired - Fee Related
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| US5352622A (en) * | 1992-04-08 | 1994-10-04 | National Semiconductor Corporation | Stacked capacitor with a thin film ceramic oxide layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2856256B2 (en) | 1999-02-10 |
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