JPH0478098A - Operating method for semiconductor memory device - Google Patents

Abstract

PURPOSE:To make a refresh characteristic satisfactory and to reduce the probability of causing a malfunction by turning a switching transistor to be in a nonconductive condition in a state in which the potentials of a bit line and a plate line are turned to the substrate potential and the equipotential of a semiconductor substrate, respectively. CONSTITUTION:After the performance of access to a memory cell 11 is operated, the driving signal transmitted from a word line 4 is stopped, and the switching transistor of the memory cell 11, for example, an MOS type transistor 17, is turned to be in the nonconductive condition. At that time, the potentials of a bit line 16 and a plate line 13 are turned to the substrate potential and the equipotential of the semiconductor substrate, respectively. Therefore, the potential of a storage node between a ferroelectrics condenser 18 and the switching transistor 17 is held to be the substrate potential and the equipotential of the semiconductor substrate even in the holding state of information stored in the memory cell 11. Thus, the refresh characteristic can be satisfactory and the probability of causing the malfunction can be reduced.

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、不揮発性の半導体記憶装置の動作方法に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention (Field of Industrial Application) The present invention relates to a method of operating a nonvolatile semiconductor memory device.

（従来の技術） ダイナミック−ランダム・アクセス・メモリ（ＤＲＡＭ
）をはじめとする、半導体記憶装置の大容量化、高集積
化がすすむにつれ、メモリセルにおいてコンデンサが占
める面積の割合が大きくなってきている。このため、た
とえば４ＭビットＤＲＡ）Ｉｔこおいては、メモリセル
内のコンデンサとしてスタック、トレンチなどの３次元
構造が採用されるようになっているが、今後さらに集積
化が進むことが予想されており、メモリセルの構造はま
すます複雑になることが予想されている。(Prior Art) Dynamic-Random Access Memory (DRAM)
) As the capacity and integration of semiconductor memory devices, such as those in For this reason, for example, in 4M bit DRAs, three-dimensional structures such as stacks and trenches are being used as capacitors in memory cells, but further integration is expected in the future. It is expected that the structure of memory cells will become increasingly complex.

このため従来誘電体材料として使用されている、シリコ
ンの酸化物や窒化物の替わりに、大きな誘電率をもつ強
誘電体を誘電体として使用することにより、コンデンサ
の構造を簡単にすることが検討されている。例えば典型
的な強誘電体であるジルコン酸チタン酸鉛（ＰＺＴ）の
誘電率は１０００以上であり、原理的にブレーナ構造で
あっても小さな面積で大きな電荷を蓄積可能である。こ
のためコンデンサ材料として強誘電体材料を使った半導
体記憶装置は、簡単な構造で高集積化か可能であること
か期待される。プレーナ構造の強誘電体コンデンサは、
スパッタリングやＣＶＤ法などで堆積した強誘電体膜の
上面と下面をポリシリコンや金属などの電極で挾むだけ
でよく、比較的簡単なプロセスで形成することかできる
。For this reason, we are considering simplifying the structure of capacitors by using ferroelectrics with a large dielectric constant as dielectrics instead of silicon oxides and nitrides, which are conventionally used as dielectric materials. has been done. For example, the dielectric constant of lead zirconate titanate (PZT), which is a typical ferroelectric material, is 1000 or more, and in principle, a large amount of charge can be stored in a small area even with a Brenna structure. Therefore, it is expected that a semiconductor memory device using a ferroelectric material as a capacitor material will have a simple structure and be highly integrated. A ferroelectric capacitor with a planar structure is
It is sufficient to sandwich the upper and lower surfaces of a ferroelectric film deposited by sputtering, CVD, etc. with electrodes made of polysilicon, metal, or the like, and it can be formed through a relatively simple process.

また強誘電体コンデンサを使って、不揮発性のＲＡＭを
作ることも、特開昭６３−２０１９９８号等で検討され
ている。これは、強誘電体は電界と分極の間にヒステリ
シス特性をもつことを利用したもので、強誘電体コンデ
ンサでは電圧をゼロに戻しても印加した電圧の向きに応
じた残留分極が保持される。Further, the production of nonvolatile RAM using ferroelectric capacitors is also being considered in Japanese Patent Application Laid-Open No. 63-201998. This takes advantage of the fact that ferroelectric materials have a hysteresis characteristic between the electric field and polarization, and in ferroelectric capacitors, even when the voltage is returned to zero, residual polarization is maintained depending on the direction of the applied voltage. .

従って、電極に残留する電荷の向きを例えば”０”と”
１”に対応させることにより、強誘電体コンデンサにデ
ジタル情報を記憶させることができる。Therefore, the direction of the charge remaining on the electrode is, for example, "0".
1'', digital information can be stored in the ferroelectric capacitor.

強誘電体コンデンサにおいては、印加電圧■と蓄積電荷
Ｑとの間に第１３図に見られるような関係がある。第１
３図（ａ）はキュリー温度以下（強誘電相）、（ｂ）は
キュリー温度以上（常誘電相）で観測されるＱ−Ｖ曲線
である。このような強誘電体コンデンサ１個と、ＭＯ６
型トランジスタ１個を組み合わせることにより形成され
るメモリセルの回路の一般的な例を＊１４図に示す。ま
た、このようなメモリセル１個に１ビツトの情報を書き
込み、また読み出す半導体記憶装置の部分回路図を第１
５図に示す。第１４図に示したメモリセルでは、ＭＯＳ
型トランジスタ（１７）のゲート電極にワード線ＭＬ（
４）が結合し、ＭＯＳ型トランジスタ（１７）のソース
及びドレインがそれぞれビット線ＢＬ（１６）及び強誘
電体コンデンサ（１８）の一方の電極と結合し、強誘電
体コンデンサ（１８）の他方の電極がプレート線ＰＬ（
１３）と結合している。また、プレート線ＰＬ（１３）
及びワード線ＭＬ（４）は共ニヒット線ＢＬ（１１３）
に直交するように形成されている。さらに第１５図に示
したような半導体記憶装置においては、１つのセンスア
ンプＳ／Ａ（２０）に結合する２本のビット線ＢＬ（１
Ｂ−１）、ＢＬ（１Ｂ−２）がビット線対を構成し、セ
ンスアンプＳ／Ａ（２０）を挟んでセンスアンプＳ／Ａ
（２０）の両側に形成される。In a ferroelectric capacitor, there is a relationship between the applied voltage (2) and the accumulated charge Q as shown in FIG. 1st
3(a) is a Q-V curve observed below the Curie temperature (ferroelectric phase), and FIG. 3(b) is a Q-V curve observed above the Curie temperature (paraelectric phase). One such ferroelectric capacitor and MO6
Figure *14 shows a general example of a memory cell circuit formed by combining one type transistor. In addition, a partial circuit diagram of a semiconductor memory device in which one bit of information is written to and read from one memory cell is shown in the first part.
It is shown in Figure 5. In the memory cell shown in FIG.
A word line ML (
4) are coupled, the source and drain of the MOS transistor (17) are respectively coupled to the bit line BL (16) and one electrode of the ferroelectric capacitor (18), and the source and drain of the MOS transistor (17) are coupled to the bit line BL (16) and one electrode of the ferroelectric capacitor (18). The electrode is connected to the plate line PL (
13). Also, plate line PL (13)
and word line ML (4) are both nihit line BL (113)
It is formed perpendicular to. Furthermore, in the semiconductor memory device shown in FIG. 15, two bit lines BL (1) are connected to one sense amplifier S/A (20).
B-1) and BL (1B-2) form a bit line pair, with sense amplifier S/A (20) in between.
(20) are formed on both sides.

第１５図に示したような構造を１カラムとして、同じ構
造のカラムをＹ方向に複数個並べてメモリセル・アレイ
が構成される。第１６図に係るメモリセル・アレイの回
路図を示す。すなわちワード線ＷＬ（４）はＹ方向に並
んだ同一ロウ内の複数のメモリセルのＭＯＳ型トランジ
スタク１７）のゲート電極と結合し、さらにワード線デ
コーダ（１９）と結合する。またプレート線ＰＬ（１３
）についても、同一ロウ内のメモリセルの強誘電体コン
デンサ（１８）の電極と結合し、さらにプレート線デコ
ーダ（２８）と結合する。A memory cell array is constructed by arranging a plurality of columns having the same structure in the Y direction, with the structure shown in FIG. 15 as one column. 16 shows a circuit diagram of the memory cell array according to FIG. 16. FIG. That is, the word line WL (4) is coupled to the gate electrodes of MOS transistors 17) of a plurality of memory cells in the same row arranged in the Y direction, and further coupled to a word line decoder (19). Also, plate line PL (13
) is also coupled to the electrode of the ferroelectric capacitor (18) of the memory cell in the same row, and further coupled to the plate line decoder (28).

このように強誘電体コンデンサを用いた半導体記憶装置
においては、１個のＭＯＳ型トランジスタと１個の強誘
電体コンデンサよりメモリセルを構成てきるので、半導
体記憶装置の大容量化に適している。また動作方法は、
フリップフロップ型のセンスアンプでビット線の電位を
増幅してメモリセルの強誘電体コンデンサに再書き込み
を行なう点などＤＲＡＭと共通部分が多く　、ＤＲＡＭ
の回路技術の多くをそのまま利用できるという特徴があ
る。In semiconductor memory devices using ferroelectric capacitors, a memory cell can be constructed from one MOS transistor and one ferroelectric capacitor, making it suitable for increasing the capacity of semiconductor memory devices. . Also, the method of operation is
It has many things in common with DRAM, such as a flip-flop type sense amplifier amplifying the potential of the bit line and rewriting the memory cell's ferroelectric capacitor.
It is characterized by the fact that many of the circuit technologies of

しかもＤＲＡＭより優れた特徴として、原理的にはすフ
レッシュ動作か不要であり、不揮発性であるということ
が挙げられる。Moreover, its superior features over DRAM include that it does not require a refresh operation in principle and is nonvolatile.

しかしなから係る強誘電体コンデンサを用いた半導体記
憶装置においても、上述したように原理的にはりフレン
ンユ動作が不要であるものの、以下に詳述するリフレッ
シュ特性の問題が有り、現実にはＤＲＡＭはどの頻度で
は無いにしろＤＲＡＭと同様のリフレッシュ動作か必要
である。However, even in semiconductor memory devices using such ferroelectric capacitors, although the ferroelectric operation is not necessary in principle as described above, there are problems with refresh characteristics as detailed below, and in reality, DRAM A refresh operation similar to that of a DRAM is required, although the frequency may be different.

すなわちＤＲＡＭの場合では、メモリセルのコンデンサ
に蓄積された電荷が時間とともに減少するリーク電流か
問題となる。リーク電流の経路としては、ストレージ・
ノードと半導体基板間のＰ−Ｎジャンクション・リーク
電流、アクセス・トランジスタのサブスレッンヨルド電
流、寄生フィールド・トランジスタのリーク電流、コン
デンサ誘電体膜のリーク電流等が挙げられるか、このう
ち主な経路はＰ−Ｎジャンクションやリーク電流である
。これは、半導体基板上に形成されたＭＯ５型トランジ
スタのソースあるいはドレインと半導体基板の間のＰ−
Ｎ接合の空乏層内で、熱的に電子及び正孔のキャリアか
発生し、空乏層に印加された電界によってキャリアが移
動することか原因である。Ｄｌ？ＡＭでは、メモリセル
のコンデンサの電荷蓄積のを無により、ストレージ・ノ
ートに異なる電位、例えば５■と０■か与えられている
。これかリーク電流によって時間とともに熱平衡状態へ
と緩和していくため、ＤＲＡＭてはリフレッシュ動作か
必要となるのである。In other words, in the case of a DRAM, the problem is whether the charge accumulated in the capacitor of the memory cell is a leakage current that decreases over time. The path of leakage current is storage
The main routes include P-N junction leakage current between the node and semiconductor substrate, subthreaded current of access transistor, leakage current of parasitic field transistor, leakage current of capacitor dielectric film, etc. is the PN junction or leakage current. This is due to the P-
This is because carriers of electrons and holes are thermally generated within the depletion layer of the N junction, and the carriers are moved by the electric field applied to the depletion layer. Dl? In AM, the storage note is given different potentials, such as 5■ and 0■, depending on the amount of charge stored in the capacitor of the memory cell. Because leakage current causes the temperature to relax to a thermal equilibrium state over time, DRAM requires a refresh operation.

一方、強誘電体コンデンサを用いた半導体５己憶装置に
おいては、強誘電体コンデンサの両端の電位を等電位に
保つことかできれば、メモリセルに記憶された情報は保
持され、リフレッシュ動作は不要となる。しかしなから
ＤＲＡＭと同様に、ビット線の容量を減らすなどの目的
で半導体基板に・・イアスミ位を印加し、ソース及びト
レインと半導体基板の間の空乏層に逆バイアスを印加し
て使用すれば、メモリセルのストレージ・ノートの電位
は時間とともに基板電位に近づき、強誘電体コンデンサ
の両端に電位差が生じる。これは、空乏層て熱的に発生
した電子及び正孔が空乏層の電界により静電的な力を受
け、それぞれソースまたはドレインと基板とに引き寄せ
られることが原因である。On the other hand, in a semiconductor 5-chip storage device using a ferroelectric capacitor, if the potentials at both ends of the ferroelectric capacitor can be kept at the same potential, the information stored in the memory cell will be retained and no refresh operation will be necessary. Become. However, similar to DRAM, when used by applying an iasmi potential to the semiconductor substrate for the purpose of reducing bit line capacitance, etc., and applying a reverse bias to the depletion layer between the source and train and the semiconductor substrate, , the potential of the storage note of the memory cell approaches the substrate potential over time, creating a potential difference across the ferroelectric capacitor. This is because electrons and holes thermally generated in the depletion layer receive electrostatic force from the electric field of the depletion layer, and are attracted to the source or drain and the substrate, respectively.

従って、このような強誘電体コンデンサを用いた半導体
記憶装置においても、ＤＲＡＭはどの頻度では無いにし
ろリフレッシュ動作が必要となってしまつ０ さらに、このような半導体記憶装置では、ＤＲＡＭ同様
ソフト・エラーに起因する誤動作の問題かある。すなわ
ちソフト・エラーとは、パッケージなどに微量含まれる
ウラン、トリウムなどの放射性元素から放出されるα粒
子によって、メモリセルの記憶内容が破壊されるもので
ある。α粒子は半導体基板中を約数十ミクロン進入し、
その軌跡にそって約２００ｆＣの電子−正孔対を発生す
る。このようにして発生した電荷が、拡散や移動により
メモリセルのストレージ・ノードやビット線に流れ必む
ことにより記憶情報か破壊されるのである。Therefore, even in semiconductor memory devices using such ferroelectric capacitors, DRAMs require refresh operations, although they may not be as frequent. Furthermore, in such semiconductor memory devices, like DRAMs, software There is a problem with malfunction caused by an error. In other words, a soft error is one in which the stored contents of a memory cell are destroyed by α particles emitted from a radioactive element such as uranium or thorium contained in trace amounts in a package or the like. α particles penetrate approximately several tens of microns into the semiconductor substrate,
Electron-hole pairs of about 200 fC are generated along the trajectory. The charges generated in this way inevitably flow to the storage node or bit line of the memory cell by diffusion or movement, thereby destroying the stored information.

このようにソフト・エラーは、メモリセルの記憶情報を
破壊して誤動作を引き起こし、ひいては半導体記憶装置
の信頼性を著しく低下せしめる。しかしなから従来のＤ
Ｉ？ＡＭにおいては、このよなソフト・エラーを完全に
除去する方法が無く、さらに前述したような強誘電体コ
ンデンサを用いた半導体記憶装置においても、ソフト・
エラーを除去する方法はこれまで見出されていなかった
。In this way, soft errors destroy information stored in memory cells, causing malfunctions, and in turn significantly lowering the reliability of semiconductor memory devices. However, the conventional D
I? In AM, there is no way to completely eliminate such soft errors, and even in semiconductor memory devices using ferroelectric capacitors as described above, soft errors occur.
No method has hitherto been found to eliminate the error.

（発明か解決しようとする課題） −Ｌ述したように、強誘電体コンデンサを用いた半導体
記憶装置においても、これまではＤＲＡＭ同様リフレッ
シュ動作か必要であり、またソフト・エラーにより誤動
作か発生するという問題かあった。さらに、このような
半導体記憶装置においては、強誘電体コンデンサに蓄積
される電荷量か小さくなるほどリフレッシュ特性及び信
頼性が低下する傾向にあり、換言すれば強誘電体コンデ
ンサの容量か小さいほど上述したような問題か深刻とな
るため、係る問題は半導体記憶装置の高集積化の妨げと
なっていた。(Problem to be solved by the invention) -L As mentioned above, semiconductor memory devices using ferroelectric capacitors have until now required refresh operations like DRAMs, and malfunctions may occur due to soft errors. There was a problem. Furthermore, in such a semiconductor memory device, the refresh characteristics and reliability tend to deteriorate as the amount of charge accumulated in the ferroelectric capacitor decreases.In other words, the smaller the capacitance of the ferroelectric capacitor, the lower the Since such problems are serious, they have been an impediment to higher integration of semiconductor memory devices.

詐発明はこのような問題を解決して、リフレッシュ特性
が良好でしかも誤動作の発生する確率が小さく、低消費
電力で信頼性の高い半導体記憶装置の動作方法を提供す
ることを目的としている。The purpose of the fraudulent invention is to solve these problems and provide a method for operating a semiconductor memory device that has good refresh characteristics, has a low probability of malfunctions, has low power consumption, and is highly reliable.

［発明の構成］ （課題を解決するための手段） 本発明は、半導体基板上に形成された強誘電体コンデン
サ及びスイッチングトランジスタからなるメモリセルか
マトリックス状に配置され、前記強誘電体コンデンサの
一方の電極が前記スイッチングトランジスタのソース、
ドレインを介してビット線に接続され、前記強誘電体コ
ンデンサの他方の電極がプレート線に接続され、前記ス
イッチングトランジスタのゲート電極がワード線に接続
されてなる半導体記憶装置の動作方法において、前記ワ
ード線より駆動信号を伝達して前記スイッチングトラン
ジスタを導通状態とすると共に、前記プレート線より駆
動信号を伝達して前記メモリセルにアクセスした後、前
記ビット線及びプレート線の電位を半導体基板の基板電
位と等電位とした状態で前記ワード線より伝達される駆
動信号を停止して前記スイッチングトランジスタを非導
通状態にする半導体記憶装置の動作方法である。すなわ
ち本発明の半導体記憶装置の動作方法は、メモリセルへ
のアクセスを行なった後、ワード線より伝達された駆動
信号を停止してメモリセルのスイッチングトランジスタ
を非導通状態とする時に、ビット線及びプレート線の電
位か半導体基板の基板電位と等電位であることを特徴と
している。[Structure of the Invention] (Means for Solving the Problems) The present invention provides memory cells formed on a semiconductor substrate, each including a ferroelectric capacitor and a switching transistor, which are arranged in a matrix, and one of the ferroelectric capacitors. the electrode is the source of the switching transistor,
In the method of operating a semiconductor memory device, the word is connected to a bit line via a drain, the other electrode of the ferroelectric capacitor is connected to a plate line, and the gate electrode of the switching transistor is connected to a word line. After transmitting a drive signal from the line to make the switching transistor conductive and accessing the memory cell by transmitting a drive signal from the plate line, the potentials of the bit line and plate line are set to the substrate potential of the semiconductor substrate. In this method of operating a semiconductor memory device, a drive signal transmitted from the word line is stopped to make the switching transistor non-conductive in a state where the potential is equal to that of the word line. That is, in the operating method of the semiconductor memory device of the present invention, after accessing the memory cell, when the drive signal transmitted from the word line is stopped and the switching transistor of the memory cell is rendered non-conductive, the bit line and It is characterized in that the potential of the plate line is equal to the substrate potential of the semiconductor substrate.

さらに本発明は、ビット線のプリチャージ電位を半導体
基板の基板電位と等電位にする半導体記憶装置の動作方
法である。また本発明において、前記基板電位は、半導
体素子の外部よりビット線。Furthermore, the present invention is a method of operating a semiconductor memory device in which the precharge potential of a bit line is made equal to the substrate potential of a semiconductor substrate. Further, in the present invention, the substrate potential is applied to the bit line from outside the semiconductor element.

プレート線等に電源電圧を供給する電源電圧発生手段に
より、■　あるいはＶ　１すなわちＱＶｓｓ　　　　　
　　　　　　　　　ｃｃ５Ｖ等に設定されることか好ま
しい。この場合、ビット線のプリチャージを行なう場合
にも、係る電源電圧発生手段を用いてビット線のプリチ
ャージ回路に電圧を供給すれば、ビット線のプリチャー
ジ電位を半導体基板の基板電位と等電位にせしめること
ができる。By the power supply voltage generation means that supplies the power supply voltage to the plate line etc.
It is preferable to set it to cc5V or the like. In this case, even when precharging the bit line, if a voltage is supplied to the bit line precharge circuit using the power supply voltage generating means, the precharge potential of the bit line can be made equal to the substrate potential of the semiconductor substrate. You can make it happen.

なお本発明では、アクセス時以外にメモリセルの強誘電
体コンデンサに蓄積された電荷が反転し、メモリセルに
記憶された情報が消失することを防ぐため、メモリセル
のスイッチングトランジスタが非導通状態とされた後も
、プレート線の電位を半導体基板の基板電位と等電位に
保持することが望ましい。In addition, in the present invention, in order to prevent the charge accumulated in the ferroelectric capacitor of the memory cell from being reversed and the information stored in the memory cell being lost other than during access, the switching transistor of the memory cell is set to a non-conducting state. It is desirable to maintain the potential of the plate line at the same potential as the substrate potential of the semiconductor substrate even after the semiconductor substrate is exposed.

次に第１図に、本発明に係る半導体記憶装置におけるメ
モリセル・アレイの一例の回路図を示す。Next, FIG. 1 shows a circuit diagram of an example of a memory cell array in a semiconductor memory device according to the present invention.

また第２図には、このようなメモリセル・アレイの他の
例の回路図を示す。第１図及び第２図に示されるように
、本発明の半導体記憶装置のメモリセル（１１）は、強
誘電体コンデンサ（１８）及びスイッチングトランジス
タとしてのＭＯＳ型トランジスタ（１７）より構成され
、強誘電体コンデンサ（１８）の一方の電極がＭＯＳ型
トランジスタ（１７）のソース。Further, FIG. 2 shows a circuit diagram of another example of such a memory cell array. As shown in FIGS. 1 and 2, the memory cell (11) of the semiconductor memory device of the present invention is composed of a ferroelectric capacitor (18) and a MOS transistor (17) as a switching transistor. One electrode of the dielectric capacitor (18) is the source of the MOS transistor (17).

ドレインを介してビット線ＢＬ（１Ｂ−１）またはＢＬ
（１Ｂ−２）に接続され、強誘電体コンデンサ（１８）
の他方の電極がプレート線ＰＬ（１３）と接続され、Ｍ
ＯＳ型トランジスタ（１７）のゲート電極がワード線Ｗ
Ｌ（４）と接続される。また第１図に示したメモリセル
・アレイでは、メモリセル（１１）が１個のＭＯＳ型ト
ランジスタ（１７）と１個の強誘電体コンデンサ（１８
）とから構成され、第２図に示したメモリセル・アレイ
では、メモリセル（１１）が２個のＭＯＳ型トランジス
タ（１７−１，１７−２）と２個の強誘電体コンデンサ
（１８−１，１８−２）とから構成される。なお第２図
に示したようなメモリセル（１１）では、２個の強誘電
体コンデンサ（１８−１，１８−２）には、常に互いに
相補的な分極状態が保持される。而してこのようなメモ
リセル（１１）はマトリックス状に配置され、ワード線
ＷＬ（４）かビット線肛（１Ｂ−１）、ＢＬ（ｌｆ３−
２）と直交し、プレート線ＰＬ（１３）がビット線ＢＬ
（１Ｂ−１）、ＢＬ（１Ｂ−２）と平行に形成される。bit line BL (1B-1) or BL via the drain
(1B-2) is connected to the ferroelectric capacitor (18)
The other electrode of M is connected to the plate line PL (13),
The gate electrode of the OS type transistor (17) is connected to the word line W.
Connected to L(4). Furthermore, in the memory cell array shown in FIG. 1, the memory cell (11) has one MOS transistor (17) and one ferroelectric capacitor (18
), and in the memory cell array shown in FIG. 2, the memory cell (11) consists of two MOS transistors (17-1, 17-2) and two ferroelectric capacitors (18- 1, 18-2). In the memory cell (11) as shown in FIG. 2, the two ferroelectric capacitors (18-1, 18-2) always maintain complementary polarization states. These memory cells (11) are arranged in a matrix, and are connected to the word line WL (4) or the bit lines (1B-1) and BL (lf3-1).
2), and the plate line PL (13) is perpendicular to the bit line BL.
(1B-1) and BL (1B-2) are formed in parallel.

すなわち第１図及び第２図に示したようなメモリセル・
アレイではワード線ＷＬ（４）とプレート線ＰＬ（１３
）が直交することを特徴としている。さらに、本発明で
はメモリセル・アレイの構成は特に限定されず、第１６
図に示したようなワード線ＷＬ（４）とプレート線ＰＬ
（１３）が平行に形成される従来のメモリセル・アレイ
の構成も許容される。また第１図及び第２図に示したメ
モリセル・アレイでは、ビット線対を構成する２本のビ
ット線ＢＬ（１，８−１）、ＢＬ（１Ｂ−２）かプレー
ト線ＰＬ（１３）を挟んでその両側に形成され、係るビ
ット線対は同一のセンスアンプを共有する。これはＤＲ
ＡＭにおけるフォールディト・ビット線方式と同様の配
置であるか、本発明ではＤＲＡｙＩにおけるオープン・
ビット線方式と同様に、１つのセンスアンプを共有する
ビット線対をセンスアンプを挟んでその両側に形成する
こともてきる。たたしより好ましくは、前述したように
、フォールディト・ビット線方式と同様ビット線対かプ
レート線を挟んでその両側に形成される配置である。In other words, memory cells such as those shown in FIGS. 1 and 2
In the array, word line WL (4) and plate line PL (13
) are orthogonal. Further, in the present invention, the configuration of the memory cell array is not particularly limited, and the 16th
Word line WL (4) and plate line PL as shown in the figure
A conventional memory cell array configuration in which (13) are formed in parallel is also acceptable. In addition, in the memory cell array shown in FIGS. 1 and 2, two bit lines BL (1, 8-1) and BL (1B-2) constituting a bit line pair or a plate line PL (13) These bit line pairs share the same sense amplifier. This is DR
The layout is similar to the folded bit line method in AM, or the open bit line method in DRAyI is used in the present invention.
Similar to the bit line method, a pair of bit lines sharing one sense amplifier can be formed on both sides of the sense amplifier. However, as described above, a bit line pair is preferably formed on both sides of a plate line, as in the folded bit line system.

さらに第１図及び第２図に示したメモリセル・アレイで
は、スイッチングトランジスタとしてはＭ　ＯＳ型トラ
ンジスタが利用されるが、本発明はこれに限定されず、
ケート電極部分に窒化膜が形成されてなるＭ　Ｉ　Ｓ型
トランジスタ等を用いることもできる。Further, in the memory cell arrays shown in FIGS. 1 and 2, MOS transistors are used as switching transistors, but the present invention is not limited to this.
It is also possible to use an MIS type transistor or the like in which a nitride film is formed on the gate electrode portion.

（作　　用） 本発明においては、メモリセルへのアクセスを行なった
後、ワード線より伝達された駆動信号を停止してメモリ
セルのスイッチングトランジスタ、例えばＭＯ８型トラ
ンジスタを非導通状態とする時のビット線及びプレート
線の電位か半導体基板の基板電位と等電位である。従っ
てメモリセルに記憶された情報の保持状態においても、
強誘電体コンデンサとスイッチングトランジスタとの間
のストレージ・ノートの電位か半導体基板の基板電位と
等電位に保持される。すなわち、ストレージ・ノードと
半導体基板の間のＰ’−Ｎ接合の空乏層に電界か印加さ
れていないため、半導体記憶装置のりフレッシュ特性低
下の主原因となるＰＮジャンクション・リーク電流の発
生が抑制される。なお、本発明に係る半導体記憶装置に
おいて、メモリセルのスイッチングトランジスタがＣＭ
　ＯＳ型トランジスタであるような場合、このようにＰ
−Ｎジャンクション・リーク電流の発生を抑えるために
は、上述のビット線及びプレート線の電位を半導体基板
におけるウェルの電位と等電位にする必要があるか、本
発明での基板電位とはこのような場合のウェルの電位を
含んで意味している。(Function) In the present invention, after accessing a memory cell, a bit is used when the drive signal transmitted from the word line is stopped and the switching transistor of the memory cell, for example, an MO8 type transistor, is rendered non-conductive. The potentials of the line and plate line are equal to the substrate potential of the semiconductor substrate. Therefore, even in the retention state of information stored in memory cells,
The potential of the storage note between the ferroelectric capacitor and the switching transistor is maintained at the same potential as the substrate potential of the semiconductor substrate. In other words, since no electric field is applied to the depletion layer of the P'-N junction between the storage node and the semiconductor substrate, the generation of PN junction leakage current, which is the main cause of deterioration of the refresh characteristics of semiconductor storage devices, is suppressed. Ru. Note that in the semiconductor memory device according to the present invention, the switching transistor of the memory cell is CM
In the case of an OS type transistor, P
In order to suppress the occurrence of -N junction leakage current, is it necessary to make the potential of the bit line and plate line equal to the potential of the well in the semiconductor substrate? This includes the potential of the well in such cases.

また本発明によれば、ソフト・エラーの発生が抑えられ
、半導体記憶装置において誤動作が生じるおそれを著し
く低減することができる。すなわちソフト・エラーとは
、前述したように、α粒子の進入により半導体基板中に
発生した電荷がストレージ・ノードやビット線に流れ込
むことによって引き起こされる。本発明ではストレージ
・ノードと半導体基板が等電位に保持されるため、スト
レージ・ノードに流れ込む電荷の数か低減され、ソフト
・エラーの発生を抑制できる。さらに本発明では、ビッ
ト線のプリチャージ電位を半導体基板の基板電位と等電
位とすることにより、ビット線をフローティング状態に
したときにビット線に流れ込む電荷の数が低減されるの
で、これによりソフト・エラーの発生が一層抑制される
。なお、ここでも前述したようにメモリセルのスイッチ
ングトランジスタかＣＭＯＳ型トランジスタであるよう
な場合は、基板電位とはウェルの電位を含んで意味する
ことは言うまでもなく、以下についても全く同様である
。Further, according to the present invention, the occurrence of soft errors can be suppressed, and the possibility of malfunction occurring in a semiconductor memory device can be significantly reduced. In other words, soft errors are caused by charges generated in the semiconductor substrate due to the entry of α particles flowing into the storage node or bit line, as described above. In the present invention, since the storage node and the semiconductor substrate are held at the same potential, the number of charges flowing into the storage node is reduced, and the occurrence of soft errors can be suppressed. Furthermore, in the present invention, by making the precharge potential of the bit line equal to the substrate potential of the semiconductor substrate, the number of charges flowing into the bit line when the bit line is placed in a floating state is reduced.・The occurrence of errors is further suppressed. Note that, as described above, in the case of a switching transistor of a memory cell or a CMOS type transistor, the substrate potential includes the potential of the well, and the same applies to the following.

また本発明では、半導体素子の外部より電源電圧を供給
する電源電圧発生手段を用いて半導体基板に基板電位を
印加すれば、半導体記憶装置の動作時における基板電位
の変動か抑制される。すなわち上述したようなメモリセ
ルををする半導体記憶装置では、ＤＲＡＭと同様に、ビ
ット線や周辺回路の充放電の際に基板電位の変動が常に
伴ない、特にビット線の充放電の影響は無視てきない。Further, in the present invention, by applying a substrate potential to the semiconductor substrate using a power supply voltage generation means that supplies a power supply voltage from outside the semiconductor element, fluctuations in the substrate potential during operation of the semiconductor memory device can be suppressed. In other words, in a semiconductor memory device that uses the memory cells described above, as with DRAM, fluctuations in the substrate potential always accompany charging and discharging of bit lines and peripheral circuits, and in particular, the effects of charging and discharging of bit lines are ignored. I can't come.

これは、このような半導体記憶装置においては、ビット
線と結合するソースまたはドレインと半導体基板の間の
Ｐ−Ｎ接合における結合容量がある程度大きくなること
は避けられないからである。このため係る半導体記憶装
置においては、基板電位を一定に保持するため、半導体
基板に常に所定の電位が印加される。例えば従来のＤＲ
ＡＭでは、基板電圧発生回路として、リング発信器とダ
イオード、コンデンサ等を組み合わせることにより半導
体素子内にチャージ・ポンプか形成されている。しかし
ながら係る基板電圧発生回路は、ハイ・インビ−ダンス
電源となるため基板電位の変動に対する追随性が悪く、
基板電位を一定に保持することか困難である。これに対
し、上述したような半導体素子の外部より電源電圧を供
給する電源電圧発生手段では、電圧源のインピーダンス
が低く基板電位の変動に対する追随性が良好であるため
、前述したような基板電位の変動を抑制することか可能
である。従って本発明では、基板電圧発生回路として前
記電源電圧発生手段を用いることにより、基板電位の変
動を小さくてきるので、ストレージ・ノードと半導体基
板の間のＰ−Ｎジャンクション・リーク電流等のリーク
電流の発生が一層抑えられ、リフレッシュ特性の向上、
ソフト・エラーに起因する誤動作の防止かより効果的に
達成される。This is because in such a semiconductor memory device, it is inevitable that the coupling capacitance at the PN junction between the source or drain coupled to the bit line and the semiconductor substrate increases to some extent. Therefore, in such a semiconductor memory device, a predetermined potential is always applied to the semiconductor substrate in order to keep the substrate potential constant. For example, conventional DR
In AM, a charge pump is formed in a semiconductor element as a substrate voltage generating circuit by combining a ring oscillator, a diode, a capacitor, etc. However, since such a substrate voltage generation circuit is a high impedance power supply, it has poor ability to follow changes in substrate potential.
It is difficult to maintain a constant substrate potential. On the other hand, in the above-mentioned power supply voltage generation means that supplies the power supply voltage from outside the semiconductor element, the impedance of the voltage source is low and the ability to follow changes in the substrate potential is good. It is possible to suppress fluctuations. Therefore, in the present invention, by using the power supply voltage generation means as a substrate voltage generation circuit, fluctuations in substrate potential can be reduced, so that leakage current such as P-N junction leakage current between a storage node and a semiconductor substrate can be reduced. occurrence is further suppressed, refresh characteristics are improved,
Prevention of malfunctions caused by soft errors is more effectively achieved.

さらに本発明に係る半導体記憶装置では、例えば第１図
及び第２図に示されるようにワード線とプレート線を直
交して形成することにより、メモリセルへのアクセス時
、駆動信号を伝達するワード線及びプレート線をそれぞ
れ異なるアドレスにより選択することが可能となり、こ
れにより、動作時においてソフト・エラーか発生する確
率を著しく低減せしめることができる。この理由につい
て以下に詳述する。Furthermore, in the semiconductor memory device according to the present invention, word lines and plate lines are formed orthogonally as shown in FIGS. It becomes possible to select the lines and the plate lines using different addresses, thereby significantly reducing the probability of soft errors occurring during operation. The reason for this will be explained in detail below.

第１図及び第２図に示した如くのメモリセル・アレイを
有する半導体記憶装置では、メモリセル（１１）へのア
クセスを行なう際、ワード線ＷＬ（４）及びプレート線
ＰＬ（１３）かそれぞれ異なるアドレス、換言すればロ
ウアドレス及びカラムアドレスにより１本ずつ選択され
る。而して選択されたワード線ＷＬ（４）及びプレート
線ＰＬ（１３）と結合する唯一のメモリセル（１１）の
みが駆動して、係るメモリセル（１１）と結合するビッ
ト線ＢＬ（１６−１）、またはＢＬ（１，６２）のみに
情報が取り出される。従って読み出しを行なう場合、情
報が取り出されるビット線対についてのみプリチャージ
状態を解除すれば良い。In a semiconductor memory device having a memory cell array as shown in FIGS. 1 and 2, when accessing a memory cell (11), the word line WL (4) and the plate line PL (13) are They are selected one by one based on different addresses, in other words, row addresses and column addresses. Thus, only the only memory cell (11) coupled to the selected word line WL (4) and plate line PL (13) is driven, and the bit line BL (16-) coupled to the selected memory cell (11) is driven. 1) or BL (1, 62) only. Therefore, when reading data, it is only necessary to release the precharged state of the bit line pair from which information is to be extracted.

方、第１６図に示したようなメモリセル・アレイを有す
る半導体記憶装置においては、ワード線ＷＬ（４）及び
プレート線ＰＬ（１３）をともに同じアドレス、すなわ
ちロウアドレスにより選択することによりメモリセル（
１１）へのアクセスか行なわれる。従って選択されたロ
ウにおいては、全てのカラムのメモリセル（１１）より
ビット線ＢＬ（１Ｂ−１）または肛（１Ｂ−２）に情報
か取り出されるので、これらのメモリセル（１１）に対
して、全てビット線ＢＬ（１６−１）またはＢＬ（１Ｂ
−２）に取り出された情報を再び書き込んでおかなけれ
ばならない。すなわち読み出しを行なう際には、ワード
線νＬ（４）及びプレート線ＰＬ（１３）を選択する前
に、全てのビット線対のプリチャージ状態を解除せしめ
、ワード線ＭＬ（４）及びプレート線ＰＬ（１３）を選
択してメモリセル（１１）の駆動を行なった後、全カラ
ムについてセンスアンプＳ／Ａ（２０）を活性化して再
書き込みを行なわなければならない。On the other hand, in a semiconductor memory device having a memory cell array as shown in FIG. (
11) is accessed. Therefore, in the selected row, information is taken out from the memory cells (11) of all columns to the bit line BL (1B-1) or the bit line (1B-2), so the information is sent to these memory cells (11). , all bit lines BL (16-1) or BL (1B
-2) The information extracted must be rewritten. That is, when reading, before selecting the word line νL (4) and the plate line PL (13), the precharge state of all bit line pairs is released, and the word line ML (4) and the plate line PL (13) are released from the precharge state. After selecting (13) and driving the memory cell (11), it is necessary to activate the sense amplifier S/A (20) for all columns and perform rewriting.

ところでソフト・エラーは、前述したように、α粒子の
半導体基板中への進入に起因して生じた電荷がストレー
ジ−ノードやビット線に流れ込むことにより発生する。As described above, soft errors occur when charges generated due to the entry of α particles into the semiconductor substrate flow into storage nodes and bit lines.

このうち、電荷がビット線ＢＬ（１Ｂ−１）またはＢＬ
（１Ｂ−２）に流れ込むことにより発生するソフト・エ
ラーは、読み出しを行なう際に、ビット線ＢＬ（１Ｇ−
１）またはＢＬ（１Ｂ−２）がプリチャージ状態からフ
ローティング状態に移行した後、センスアンプＳ／Ａ（
２０）が活性化されるまでの間に生じる。従って読み出
しを行なう際に、全カラムのビット線対についてプリチ
ャージ状態の解除が行なわれる第１６図に示したような
メモリセル・アレイを有する半導体記憶装置では、全カ
ラムにおいてソフト・エラーが発生するおそれがある。Of these, the charge is on the bit line BL (1B-1) or BL
(1B-2), the soft error occurs when the bit line BL (1G-2) is read.
1) or BL (1B-2) transitions from the precharge state to the floating state, the sense amplifier S/A (
20) occurs until it is activated. Therefore, in a semiconductor memory device having a memory cell array as shown in FIG. 16, in which bit line pairs in all columns are released from the precharge state when reading is performed, soft errors occur in all columns. There is a risk.

これに対し、第１図及び第２図に示したようなメモリセ
ル・アレイを有する半導体記憶装置においては、上述し
たようにワード線ＷＬ（４）及びプレート線ＰＬ（１３
）をそれぞれ異なるアドレスにより選択することによっ
て、目的とするメモリセル（１１）についてのみ駆動を
行なうことか可能となる。而してビット線対のプリチャ
ージ状態の解除は、目的とするメモリセル（１１）と同
一カラムについてのみ行なえば良く、これにより係る半
導体記憶装置では、ソフト・エラーが発生する確率を著
しく低減せしめることができる。On the other hand, in a semiconductor memory device having a memory cell array as shown in FIGS. 1 and 2, the word line WL (4) and the plate line PL (13
) by using different addresses, it becomes possible to drive only the target memory cell (11). Therefore, it is only necessary to release the precharged state of the bit line pair for the same column as the target memory cell (11), which significantly reduces the probability of soft errors occurring in such a semiconductor memory device. be able to.

また、本発明においてメモリセルへのアクセス時に上述
したようにワード線及びプレート線をそれぞれ異なるア
ドレスにより選択すれば、選択されたワード線及びプレ
ート線と結合する唯一のメモリセルのみからビット線に
情報が取り田され、その後再書き込みか行なわれる。換
言すれば、このような動作方法によれば、第１６図に示
したようなメモリセル・アレイを有する半導体記憶装置
のように、メモリセルへのアクセス時に全カラムのビッ
ト線対の充放電を行なう必要かない。従って、係るビッ
ト線対の充放電に伴なって発生する基板電位の変動が抑
制され、半導体記憶装置の信頼性を大幅に高めることが
できる。Furthermore, in the present invention, if the word line and plate line are selected using different addresses as described above when accessing a memory cell, information is sent to the bit line from only the one memory cell connected to the selected word line and plate line. is retrieved and then rewritten. In other words, according to such an operating method, as in a semiconductor memory device having a memory cell array as shown in FIG. There's no need to do it. Therefore, fluctuations in the substrate potential that occur due to charging and discharging of the bit line pair are suppressed, and the reliability of the semiconductor memory device can be greatly improved.

さらに本発明の半導体記憶装置において、メモリセルの
スイッチングトランジスタかＣＭＯＳ型トランジスタで
あるような場合には、前記メモリセルの形成されたウェ
ルとは異なるウェル上に周辺回路を形成して、係る周辺
回路の形成されたウェルには拡散層との間に逆バイアス
の電界を印加することにより、周辺回路における寄生容
量を低減せしめ高速な動作を実現することも可能である
。Furthermore, in the semiconductor memory device of the present invention, when the memory cell is a switching transistor or a CMOS type transistor, a peripheral circuit is formed on a well different from the well in which the memory cell is formed, and the peripheral circuit is By applying a reverse bias electric field to the well formed with the diffusion layer, it is possible to reduce the parasitic capacitance in the peripheral circuit and realize high-speed operation.

（実施例） 以下に、本発明を実施例によって詳細に説明する。(Example) The present invention will be explained in detail below using examples.

ます、第１図に示したようなメモリセル・アしイを次の
ようなプロセスにより形成した。なお、第３図及び第４
図はそれぞれ係るプロセスを示す平面図及び縦断面図で
ある。First, a memory cell assembly as shown in FIG. 1 was formed by the following process. In addition, Figures 3 and 4
The figures are a plan view and a longitudinal cross-sectional view, respectively, showing such a process.

初めに半導体基板としてのＰ型シリコン基板（１）の表
面にＳｉＮ膜を形成し、続いてフォト・リソグラフィー
と反応性イオン・エツチングによりＳｉ＼：膜のパター
ニングを行ない素子領域を残してＳｌ膜を除去した後、
Ｐ型シリコン基板（１）の表面を約１０００℃で熱酸化
して素子分離領域に厚さ約８０００人のフィールド酸化
膜（２）を形成して、ＳｉＮ膜は除去する。（第３，４
図（ａ））さらに、素子領域上に厚さ１００′Ａ程度の
酸化膜を形成してその上に厚さ約３０００　Ａの多結晶
シリコン等の導体をＣＶＤ法により堆積した後、フォト
リソグラフィー技術とドライ・エツチングを用いてバタ
ーニングしケート酸化膜（３）及びゲート電極（５）を
形成する。First, a SiN film is formed on the surface of a P-type silicon substrate (1) as a semiconductor substrate, and then the Si\: film is patterned by photolithography and reactive ion etching, leaving an element area and a Sl film. After removing
The surface of the P-type silicon substrate (1) is thermally oxidized at about 1000° C. to form a field oxide film (2) with a thickness of about 8000 nm in the element isolation region, and the SiN film is removed. (3rd and 4th
Figure (a)) Furthermore, after forming an oxide film with a thickness of about 100'A on the element region and depositing a conductor such as polycrystalline silicon with a thickness of about 3000A on it by CVD, photolithography technology is applied. Then, patterning is performed using dry etching to form a gate oxide film (3) and a gate electrode (5).

（第３．４図（ｂ））なおこのゲート電極（５）は、メ
モリセル−アレイのワード線を兼ねている。次にゲート
電極（５）をマスクとして用い、素子領域にＡｓ等のイ
オン注入を行なってｎ型ソース（６−１）及びトレイン
（６−２）を形成する。（第３，４図（Ｃ））次いて、
ＣＶＤ法等を用いて全面に厚さ約５０００　ＡのＳｉＯ
３等よりなる第１の層間絶縁膜（９）を形成した後、第
１の層間絶縁膜（９）上の所定の領域に、多結晶シリコ
ン等よりなるプレート線（１３）をワード線を兼ねるゲ
ート電極（５）と直交して形成する。（第３，４図（ｄ
））係るプレート線（１３）は、例えば、第１の層間絶
縁膜（９）上に、厚さ約１５００人の多結晶シリコン及
び厚さ約４０００人のモリブデン・シリサイドを順次成
膜した後、フォトリソグラフィーと反応性イオン・エツ
チングにより形成する。さらにこの上全面に、ＣＶＤ法
等を用いてボロンリンシリケート（ＢＰＳＧ）等よりな
る第２の層間絶縁膜（１４）を形成して、熱処理するこ
とにより表面を平坦化した後、第２の層間絶縁膜（１４
）上の所定の領域に、ＲＦスパッタリング等を用いて厚
さ約５０００人のＰＺＴ等よりなる強誘電体膜（１２）
を形成する。（第３，４図（ｅ））なお、前述した第２
の層間絶縁膜（１４）の熱処理は、膜の平坦化と共にリ
ンゲッタリングを兼ねていてもよく、また第２の層間絶
縁膜（１４）と強誘電体膜（１２）の間には、５ｒＴｉ
Ｏ、ＭｇＯ等よりなるバッファ層もしくはバリア層を形
成してもよい。また、強誘電体膜（１２）の形成の際は
、クラックの発生を防くため、Ｐ型シリコン基板（１）
を６００℃程度に加熱することか望ましい。続いて、全
面にリンシリケート等よりなる第３の層間絶縁膜（５１
）を形成するか、この際においても、強誘電体膜（１２
）と第３の層間絶縁膜（５１）の間にバッファ層もしく
はバリア層を形成してもよい。この後、反応性イオンエ
ツチング法等により強誘電体コンデンサの電極用の穴を
所定の位置に設け、この穴にシラン還元によるタングス
テンＣＶＤ法等を用いてタングステン等の導体を埋め込
み、ドレイン（６−２）と結合する第１の電極（７）及
びプレート線（１３）と結合する第２の電極（８）か形
成される。このとき第１の電極（ア）用の穴は第２の電
極（８）用の穴より深く設けられ、第１の電極（７）は
ソース（６−１）又はドレイン（６−２）に達し、第２
の電極（８）はプレート線（■３）に達する。（第３，
４図（ｆ））また電極用の穴を設ける際には、第１の層
間絶縁膜（９）とプレート線（１３）とてエツチング速
度の異なるエッチャントを用いれば、深さの異なる第１
の電極（ア）用の穴と第２の電極（８）用の穴を一度で
開口することもできる。(Fig. 3.4(b)) Note that this gate electrode (5) also serves as a word line of the memory cell array. Next, using the gate electrode (5) as a mask, ions such as As are implanted into the element region to form an n-type source (6-1) and a train (6-2). (Figures 3 and 4 (C)) Next,
SiO with a thickness of approximately 5000 A is deposited on the entire surface using CVD method etc.
After forming a first interlayer insulating film (9) made of a polycrystalline silicon or the like, a plate line (13) made of polycrystalline silicon or the like is placed in a predetermined region on the first interlayer insulating film (9) to also serve as a word line. It is formed perpendicular to the gate electrode (5). (Figures 3 and 4 (d
)) Such a plate line (13) is formed by, for example, sequentially depositing polycrystalline silicon to a thickness of about 1,500 thick and molybdenum silicide to a thickness of about 4,000 thick on the first interlayer insulating film (9). Formed by photolithography and reactive ion etching. Further, a second interlayer insulating film (14) made of boron phosphorus silicate (BPSG) or the like is formed on the entire surface using CVD method or the like, and after the surface is flattened by heat treatment, the second interlayer insulating film (14) is formed. Insulating film (14
) is coated with a ferroelectric film (12) made of PZT or the like with a thickness of about 5,000 by using RF sputtering or the like.
form. (Figures 3 and 4 (e)) In addition, the above-mentioned second
The heat treatment of the interlayer insulating film (14) may serve as ring gettering as well as planarization of the film, and between the second interlayer insulating film (14) and the ferroelectric film (12), 5rTi
A buffer layer or barrier layer made of O, MgO, etc. may be formed. In addition, when forming the ferroelectric film (12), the P-type silicon substrate (1) is
It is desirable to heat it to about 600°C. Subsequently, a third interlayer insulating film (51
), or in this case, a ferroelectric film (12
) and the third interlayer insulating film (51), a buffer layer or a barrier layer may be formed. Thereafter, a hole for the electrode of the ferroelectric capacitor is formed at a predetermined position using a reactive ion etching method, etc., and a conductor such as tungsten is buried in this hole using a tungsten CVD method using silane reduction. 2) and a second electrode (8) which is coupled to the plate line (13) are formed. At this time, the hole for the first electrode (A) is provided deeper than the hole for the second electrode (8), and the first electrode (7) is connected to the source (6-1) or drain (6-2). reached the second
The electrode (8) reaches the plate line (3). (Third,
(Fig. 4(f)) Furthermore, when forming holes for electrodes, if etchants with different etching rates are used for the first interlayer insulating film (9) and the plate line (13), the first holes with different depths can be formed.
It is also possible to open the hole for the second electrode (A) and the hole for the second electrode (8) at the same time.

次いで、ＣＶＤ法等を用いて全面にリン・シリケート等
よりなる厚さ１ｏｏｏｏ　Ａ程度の第４の層間絶縁膜（
５３）を形成した後、ソース（６−１）上の一部領域に
反応性イオン・エツチングによりコンタクト・ホールを
形成し、係るコンタクト・ホールを含む第４の層間絶縁
膜（５３）上の所定の領域に、プレート線（１３〉と平
行してＡｆｉよりなる厚さ約６０００　Ａのビット線（
１Ｇ−１，１１３−２）が形成される。（第３．４図（
ｇ））このようなメモリセル・アレイにおいては、第１
図に示されるように、１本のプレート線（］３）に対し
て２本のビット線（１Ｂ−１，１６−２）が対称的に形
成され、係る２本のビット線（１Ｂ−１，１６−２）が
ビット線対を構成する。最後に全面に保護膜（１５５）
を形成する。（第４図（ｈ））本発明では、上述したよ
うなメモリセル・アレイに適当な周辺回路を付加するこ
とにより、任意のメモリセルにデジタル情報を書き込み
、保持し、読み出すことか可能な半導体記憶装置を構成
することかできる。第５図に、係る半導体記憶装置の−
態様のブロック図を示す。Next, a fourth interlayer insulating film (about 100 mm thick) made of phosphorus silicate or the like is formed on the entire surface using a CVD method or the like.
53), a contact hole is formed in a partial region on the source (6-1) by reactive ion etching, and a predetermined area on the fourth interlayer insulating film (53) including the contact hole is formed. A bit line (13) with a thickness of about 6000 A made of Afi is placed in parallel with the plate line (13) in the region of
1G-1, 113-2) are formed. (Figure 3.4 (
g)) In such a memory cell array, the first
As shown in the figure, two bit lines (1B-1, 16-2) are formed symmetrically with respect to one plate line (1B-1, 16-2). , 16-2) constitute a bit line pair. Finally, a protective film on the entire surface (155)
form. (Fig. 4 (h)) The present invention provides a semiconductor that can write, hold, and read digital information in any memory cell by adding appropriate peripheral circuits to the memory cell array as described above. You can configure storage devices. FIG. 5 shows a semiconductor memory device according to -
Figure 2 shows a block diagram of aspects.

第５図に示した半導体記憶装置は、第１図に示したよう
なメモリセル・アレイにワード線デコーダ（１９）、セ
ンスアンプＳ／Ａ（２０）　、ダミーセルＤ／Ｃ（２Ｉ
）、ダミーワード線デコーダ（２２）、Ｉ１０接続回路
（２３）、プリチャージ回路（２４）、イコライズ回路
（２５）、プレート線ドライバ（５５）、カラムアドレ
ス選択線デコーダ（３６）を図示の如く付加したもので
ある。このような半導体記憶装置では、カラム毎に設け
られたセンスアンプＳ／Ａ（２０）　、Ｉ１０接続回路
（２３）、プリチャージ回路（２４）、イコライズ回路
（２５）、プレート線ドライバ（５５）か、それぞれの
駆動を行なうための信号を伝達する信号線とカラムアド
レス選択線Ｃ５Ｌ（１２）と結合され、これら２種類の
信号線により伝達される信号によって制御される。さら
にこのようなセンスアンプＳ／Ａ（２０）、１１０接続
回路（２３）、プリチャージ回路（２４）、イコライズ
回路（２５）、プレート線ドライバ（５５）を具体化し
た回路図をそれぞれ第６図、第７図、第８図。The semiconductor memory device shown in FIG. 5 includes a memory cell array as shown in FIG. 1, a word line decoder (19), a sense amplifier S/A (20), and a dummy cell D/C (2I
), dummy word line decoder (22), I10 connection circuit (23), precharge circuit (24), equalization circuit (25), plate line driver (55), and column address selection line decoder (36) are added as shown. This is what I did. In such a semiconductor memory device, a sense amplifier S/A (20), an I10 connection circuit (23), a precharge circuit (24), an equalization circuit (25), a plate line driver (55), and a plate line driver (55) are provided for each column. , and the column address selection line C5L (12), and are controlled by the signals transmitted by these two types of signal lines. Furthermore, circuit diagrams embodying such sense amplifier S/A (20), 110 connection circuit (23), precharge circuit (24), equalization circuit (25), and plate line driver (55) are shown in FIG. , Fig. 7, Fig. 8.

第９図、第１０図に示す。而してこのような半導体記憶
装置においては、プレート線ドライバ（５５）の駆動を
行なうための信号は、プレート線ドライバ駆動線（４２
）を介してカラム毎に設けられたプレート線ドライバ（
５５）の全てに伝達される。しかしながらプレート線ド
ライバ（５５）は、このようにプレート線ドライバ駆動
線（４２）を介して上述したような信号か入力されたた
けでは駆動せす、カラムアドレス選択線Ｃ５Ｌ（３２）
よりＨレベルの信号が伝達されたときに始めて駆動する
。従って、カラムアドレス選択線Ｃ３Ｌ（３２）をカラ
ムアドレスによって選択することにより、駆動を行なう
プレート線ドライバ（５５）を選択することができる。It is shown in FIGS. 9 and 10. In such a semiconductor memory device, a signal for driving the plate line driver (55) is transmitted through the plate line driver drive line (42).
) is connected to the plate line driver (
55). However, the plate line driver (55) is driven only when the above-mentioned signal is input via the plate line driver drive line (42), and the column address selection line C5L (32)
It is driven only when a higher H level signal is transmitted. Therefore, by selecting the column address selection line C3L (32) by the column address, the plate line driver (55) to be driven can be selected.

また第３１図に示した半導体記憶装置においては、カラ
ムアドレス選択線Ｃ３Ｌ（３２）はカラムアドレス選択
線デコーダ（３６）と結合し、係るカラムアドレス選択
線デコーダ（３６）によりカラムアドレス選択線Ｃ３Ｌ
（３２）の選択か行なわれる。さらに、上述したような
カラム毎に設けられる他の周辺回路についても、上述し
た如くカラムアドレス選択線Ｃ３Ｌ（３２）を含む２種
類の信号線により伝達される信号によって制御されてい
るので、カラムアドレス選択線Ｃ９Ｌ（３２）をカラム
アドレスによって選択することにより・選択して駆動を
行なうことができる。Further, in the semiconductor memory device shown in FIG. 31, the column address selection line C3L (32) is coupled to the column address selection line decoder (36), and the column address selection line C3L is connected to the column address selection line decoder (36).
The selection (32) is made. Furthermore, other peripheral circuits provided for each column as described above are also controlled by signals transmitted by two types of signal lines including the column address selection line C3L (32), so that the column address By selecting the selection line C9L (32) using a column address, it is possible to selectively drive.

さらに第５図に示した半導体記憶装置では、センスアン
プＳ／Ａ（２０）　、Ｉ１０接続回路（２３）、プリチ
ャージ回路（２４）、イコライズ回路（２５）及びプリ
レート線ドライバ（５５）が同一のカラムアドレス選択
線Ｃ３Ｌ（３２）と結合されている。従って、カラムア
ドレス選択線Ｃ３Ｌ（３２）をカラムアドレスにより選
択した後、上述した周辺回路の駆動を行なうための信号
線を活性化すれば、同一カラム内の周辺回路ニついての
み順次駆動を行なうことができ、アクセス時間の縮少、
消費電力の低減が顕著となる。Furthermore, in the semiconductor memory device shown in FIG. It is coupled to column address selection line C3L (32). Therefore, if the signal line for driving the peripheral circuits mentioned above is activated after the column address selection line C3L (32) is selected by the column address, only the peripheral circuits in the same column will be sequentially driven. can reduce access time,
The reduction in power consumption is significant.

このときこれらの信号線の活性化を行なう動作りイミノ
ジは、それぞれのクロックにより制御されている。なお
このような半導体記憶装置では、上記し、た周辺回路が
特に同一のカラムアドレス選択線Ｃ３Ｌ（３２）と結合
されなくとも、同一カラム内の周辺回路については、そ
れぞれ結合するカラムアドレス選択線Ｃ３Ｌ（３２）を
介して同一の信号か入力されれば、係る周辺回路につい
て同一カラム内の周辺回路を選択することか可能である
。また第５図に示した半導体記憶装置では、プリチャー
ジ回路（２４）及びイコライズ回路（２５）かそれぞれ
異なる信号線と結合されており、プリチャージ回路（２
４）にはプリチャージ回路駆動線ＰＣ（３１”）により
信号か伝達され、イコライズ回路（２５）にはイコライ
ズ回路駆動線（３５）により信号が伝達され、それぞれ
別個に制御か行なわれる。しかしなから係る半導体記憶
装置においては、プリチャージ回路及びイコライズ回路
を共にプリチャージ回路駆動線ＰＣ（３５）と結合せし
め、これらの回路の駆動を同時に行なってもよい。さら
に本発明では、プレート線ドライバをカラム毎に設けず
、全てのプレート線をプレート線デコーダと結合せしめ
、係るプレート線デコーダによりプレート線の選択を行
なっても構わない。At this time, the timing of the activation of these signal lines is controlled by the respective clocks. Note that in such a semiconductor memory device, even if the above-mentioned peripheral circuits are not particularly coupled to the same column address selection line C3L (32), peripheral circuits in the same column are connected to the column address selection line C3L (32) to which they are respectively coupled. If the same signal is input through (32), it is possible to select the peripheral circuits in the same column regarding the peripheral circuits. Furthermore, in the semiconductor memory device shown in FIG. 5, the precharge circuit (24) and the equalization circuit (25) are each coupled to different signal lines,
A signal is transmitted to 4) by the precharge circuit drive line PC (31''), and a signal is transmitted to the equalize circuit (25) by the equalize circuit drive line (35), and each is controlled separately. In the semiconductor memory device according to the present invention, both the precharge circuit and the equalization circuit may be coupled to the precharge circuit drive line PC (35), and these circuits may be driven simultaneously. It is also possible to connect all the plate lines to a plate line decoder and select the plate line by using the plate line decoder instead of providing the plate lines for each column.

次に、第５図に示した半導体記憶装置の動作方法につい
て詳細に説明する。Next, a method of operating the semiconductor memory device shown in FIG. 5 will be described in detail.

第１１図は、係る半導体記憶装置に書、ぎ込みを行なう
時の各動作のタイミングを示す波形図であり、第１１図
を参照しなから、まず第５図に示した半導体記憶装置の
書き込み動作を示す。FIG. 11 is a waveform diagram showing the timing of each operation when writing and writing to such a semiconductor memory device. Demonstrate operation.

本実施例では、半導体記憶装置の動作中、Ｐ型シリコン
基板には電源電圧発生手段により外部より常にＶ　の電
位が印加される。なお本発明におＳ いて、半導体記憶装置のメモリセルＭ／Ｃ（１，１＞か
Ｎ型シリコン基板にＰ型のソース・トレイン領域が形成
された構造を有している場合は、Ｎ型シリコン基板の基
板電位はＶ　に設定される。而して係Ｃ る半導体記憶装置に書き込みを行なう時には、ます、あ
らかじめＷＥ　（ライトイネーブル）かＬレベルの状態
で、ＣＥ　（チップイネーブル）かＨレベルよりＬレベ
ルに下げられる。これにより係る半導体記憶装置は、以
下の一連の動作か書き込みのサイクルであることを識別
する。ＣＢが下がった時には、書き込みを行なうメモリ
セルＭ／Ｃ（１，１）のアドレス及び書き込み情報がそ
れぞれ外部よりアドレスピン及びり、ピンに与えられる
。また、ＣＥがＨｎ レベルのプリチャージ状態において、ビット線対のプリ
チャージ電位はＶ　に設定されており、ブＳ レート線ＰＬ（１３）の電位もＶ　に保持されている。In this embodiment, during the operation of the semiconductor memory device, a potential of V 2 is constantly applied to the P-type silicon substrate from the outside by the power supply voltage generating means. In the present invention, if the memory cell M/C (1, 1>) of a semiconductor memory device has a structure in which a P-type source/train region is formed on an N-type silicon substrate, an N-type The substrate potential of the silicon substrate is set to V. Therefore, when writing to a semiconductor memory device related to C, it is first set to WE (write enable) or L level, and then CE (chip enable) or H level. This causes the semiconductor memory device to identify the following series of operations or a write cycle.When CB falls, the memory cell M/C (1, 1) to which writing is to be performed is lowered to the L level. address and write information are externally applied to the address pin and pin, respectively.Also, in the precharge state where CE is at the Hn level, the precharge potential of the bit line pair is set to V, and the bit line pair The potential of PL (13) is also held at V2.

Ｓ なお本実施例では、アドレス等の外部からの取り込みが
１ビンのコントロール信号ＣＥにより制御される場合に
ついて示すが、本発明は特にこれに限定されず、例えば
、ロウアドレス及びカラムアドレスを時間で分けて、そ
れぞれＲＡＳ　、　ＣＡＳにより取り込むアドレスマル
チプレックス方式を用いてもよい。S In this embodiment, a case will be described in which the fetching of addresses and the like from the outside is controlled by the control signal CE of one bin, but the present invention is not limited to this, and for example, row addresses and column addresses are An address multiplex method may be used in which the address information is divided into RAS and CAS, respectively.

ＣＢがＬレベルになると、ますカラムアドレス選択線デ
コーダ（３６）がカラムアドレスを解読して１本のカラ
ムアドレス選択線Ｃ５Ｌ（３２）を選択し、選択された
カラムアドレス選択線Ｃ３Ｌ（３２）の電位が■　より
Ｖ　に上がる。なお、選択されなかったｓｓ　　　　　
　　　　ｃｃ 他の全てのカラムアドレス選択線Ｃ３Ｌ（３２）の電位
はＶ　に保持される。次に、プリチャージ回路部Ｓ 動線ＰＣ（３１）よりプリチャージ解除信号φＰＣか、
またイコライズ回路駆動線（３５）よりイコライズ解除
信号φＥＱがそれぞれプリチャージ回路（２４）及びイ
コライズ回路（２５）に入力され、選択されたカラムに
ついてのみ、ビット線対のプリチャージ及びイコライズ
か解除される。When CB goes to L level, the column address selection line decoder (36) decodes the column address, selects one column address selection line C5L (32), and selects the selected column address selection line C3L (32). The potential increases from ■ to V. In addition, ss that was not selected
cc The potentials of all other column address selection lines C3L (32) are held at V2. Next, the precharge release signal φPC is sent from the precharge circuit section S flow line PC (31).
In addition, an equalization cancellation signal φEQ is input from the equalization circuit drive line (35) to the precharge circuit (24) and the equalization circuit (25), respectively, and precharging and equalization of the bit line pair are canceled only for the selected column. .

一方これとほぼ同時に、ワード線デコーダ（１９）かロ
ウアドレスを解読して１本のワード線ＷＬ（４）を選択
し係るワード線ＷＬ（４）より駆動信号を伝達すること
により、選択されたワード線ＷＬ（４）と結合するメモ
リセルＭ／Ｃ（１１）のＭＯＳ型トランジスタが導通状
態となる。このワード線ＷＬ（４）の選択を行なうタイ
ミングは、前述したようなビット線対のプリチャージ解
除を行なう前であっても後であっても構わない。またこ
のとき、ビット線対及びプレート線ＰＬ（１３）の電位
はいずれも■　であるＳ ため、ＭＯＳ型トランジスタか導通状態となったメモリ
セルＭ／Ｃ（１，１）についても、強誘電体コンデンサ
の分極状態の変化は起こらない。On the other hand, at almost the same time, the word line decoder (19) decodes the row address to select one word line WL (4) and transmits a drive signal from the word line WL (4). The MOS transistor of the memory cell M/C (11) coupled to the word line WL (4) becomes conductive. The timing for selecting the word line WL(4) may be before or after the precharge of the bit line pair is released as described above. Also, at this time, the potentials of the bit line pair and the plate line PL(13) are both S, so the ferroelectric No change in the polarization state of the capacitor occurs.

またこれらの動作と並行して、書き込み情報かり、バッ
ファに取り込まれ、係る書き込み情報かｎ 入出力線ｌ１０（３４−１）及びｌ１０（３４−２）、
換言すれば、入出力線対に■　、■　の電位として充電
される。Also, in parallel with these operations, write information is taken into the buffer, and input/output lines l10 (34-1) and l10 (34-2),
In other words, the input/output line pair is charged with the potentials of ■ and ■.

ｓｓ　　　　　　ｃｃ 次いで入出力線接続信号線（３７）より入出力線接続信
号φ　　が１１０接続回路（２３）に入力されて、選択
されたカラムのビット線対と入出力線対が接続され、こ
れにより人８力線対のＶ　、■　の電ＳＳ　　　　　　
ＣＣ 位か接続されたピント線対に取り込まれる。このとき、
ロウアドレス及びカラムアドレスを選択することにより
アクセスされた、書き込みを行なうメモリセルＭ／Ｃ（
１１）と結合するピント線ＢＬ（１６−１）またはＢＬ
（１Ｂ−２）にＶ　の電位か取り込まれた場合Ｃ には、プレート線ＰＬ（１３）の電位かＶ　でメモリセ
Ｓ ルＭ／Ｃ（１１）のＭ　ＯＳ型トランジスタが導通状態
であるので、直ちに”■”の情報が書き込まれる。ss cc Next, the input/output line connection signal φ is input from the input/output line connection signal line (37) to the 110 connection circuit (23), and the bit line pair and input/output line pair of the selected column are connected. Person 8 force line pair V, ■ electric SS
CC position is taken into the connected pair of focus lines. At this time,
The memory cell M/C (which is accessed by selecting the row address and column address and which performs writing)
11) Focus line BL (16-1) or BL connected to
When the potential of V is taken into (1B-2), the MOS transistor of the memory cell M/C (11) is in a conductive state at the potential of the plate line PL (13) or V. Information “■” is written immediately.

一方、係るメモリセルＭ／Ｃ（１１）と結合するビット
線ＢＬ（１Ｂ−１）　マたハＢＬ（１，６−２＞ｉ：　
Ｖ　　）電位カ取す込Ｓ まれだ場合は、この後選択されたカラムのプレート線Ｐ
Ｌ（１３）より駆動信号か伝達されたときに情報が書き
込まれる。すなわち、プレート線トライノ（駆動線（４
２）よりプレート線ドライバ駆動信号φＰＬかプレート
線トライバ（５５）に入力され、選択されたカラムにつ
いてプレート線ドライバ（５５）か駆動してプレート線
ＰＬ（１３）の電位かＶ　より■。。（二上Ｓ かり、一定時間後、プレート線トライノ）駆動信号φＰ
Ｌの入力か終了して、プレート線ＰＬ（１３）の電位か
■　に下がる。而して、書き込みを行なうメモＳ リセルＭ／Ｃ（１１）ではＭＯＳ型トランジスタか導通
状態となっているので、このときメモリセルＭ／Ｃ（１
１）に”０゛°の情報か書き込まれる。換言すれば、本
実施例の書き込み動作では、上述したようなメモリセル
Ｍ／Ｃ（１１）へのアクセスにより書き込まれる情報か
”１”１”０”のいずれの場合でも、目的とするメモリ
セルＭ／Ｃ（１１）に係る情報の書き込みが行なわれる
。On the other hand, the bit line BL (1B-1) connected to the memory cell M/C (11) Matach BL (1,6-2>i:
V) Insertion of potential S In rare cases, after this, the plate line P of the selected column
Information is written when a drive signal is transmitted from L(13). That is, the plate line trino (drive line (4
2) The plate line driver drive signal φPL is input to the plate line driver (55), and the plate line driver (55) is driven for the selected column to increase the potential of the plate line PL (13) from V. . (After a certain period of time, plate line trino) Drive signal φP
When the input of L ends, the potential of the plate line PL (13) drops to ■. Since the MOS transistor in the memory cell M/C (11) to which data is written is in a conductive state, at this time the memory cell M/C (11) is in a conductive state.
In other words, in the write operation of this embodiment, the information written by accessing the memory cell M/C (11) as described above or "1" is written to 1). In either case, information related to the target memory cell M/C (11) is written.

なお本発明に係る半導体記憶装置では、上述したような
メモリセルＭ／Ｃ（１１）へのアクセスを行なう際、ア
クセスされたメモリセルＭ／Ｃ（Ｌ　１　）と同一カラ
ム内の他のメモリセルＭ／Ｃ（１１）において、強誘電
体コンデンサの両電極間に Ｃｔｌ−Ｖ、。Note that in the semiconductor memory device according to the present invention, when accessing the memory cell M/C (11) as described above, other memory cells in the same column as the accessed memory cell M/C (L 1 ) In M/C (11), Ctl-V, between both electrodes of the ferroelectric capacitor.

Ｃｆ＋Ｃｄ （たたし、Ｃｄはメモリセル・アレイにおけるＰ型シリ
コン基板とＮ型拡散領域間の空乏層の容量、Ｃｒは強誘
電体コンデンサの容量を示す。）の電位差を生しる。従
って、このとき係る強誘電体コンデンサにおいて分極反
転か生じないように、強誘となるように設計する必要が
ある。A potential difference of Cf+Cd (where Cd is the capacitance of the depletion layer between the P-type silicon substrate and the N-type diffusion region in the memory cell array, and Cr is the capacitance of the ferroelectric capacitor) is generated. Therefore, it is necessary to design the ferroelectric capacitor to be ferroelectric so that polarization reversal does not occur in such a ferroelectric capacitor.

続いて本実施例では、係るメモリセルＭ／Ｃ（１１）へ
のアクセスを行なった後、まず、入出力線接続信号φ　
　の１１０接続回路（２３）への入力か終了し、Ｖ　、
■　の電位か取り込まれたビット線対が入ｓｓ　　　　
　　ｃｃ 出力線対より切り離され、さらにプリチャージ回路（２
４）及びイコライズ回路（２５）にそれぞれプリチャー
ジ信号φ　及びイコライズ信号φＥＱが入力さＣ れ、ビット線対のプリチャージが行なわれる。このとき
、ビット線対のプリチャージ電位は■　でＳ Ｐ型シリコン基板に印加された基板電位と等電位であり
、またプレート線ＰＬ（１３）の電位もＶ　であＳ る。次いで、ワード線デコーダ（１９）により選択され
たワード線ＷＬ（４）か非選択状態に戻り、係るワト線
ＷＬ（４）と結合するメモリセルＭ／Ｃ（１１）のＭＯ
Ｓ型トランジスタが非導通状態となる。この後ＣＥか再
びＨレベルとなり、カラムアドレス選択線デコーダ（３
６）により選択されたカラムアドレス選択線Ｃ３Ｌ（３
２）が非選択状態となり、また入出力線対かＤ　バッフ
ァより切り離されて電位が１１ｎ　　　　　　　　　　
　　　　　　　　　　　　　　　　２Ｖ　のプリチャー
ジ状態となり、これにより一連Ｃ の書き込み動作が終了する。本発明では、以上に示した
ような動作タイミングで書き込みを行なうことにより、
書き込み動作終了後のストレージ・ノードの電位を半導
体基板の基板電位と等電位とすることかできる。また本
発明では、上述したような動作により書き込まれた情報
の保持時において、プレート線の電位を■　に保持せし
めてメモＳ リセルの強誘電体コンデンサの画電極の電位を等電位と
することが望ましい。Subsequently, in this embodiment, after accessing the memory cell M/C (11), first, the input/output line connection signal φ is
The input to the 110 connection circuit (23) of V,
■ The bit line pair with the potential of is input ss
cc It is separated from the output line pair and is further connected to the precharge circuit (2
The precharge signal φ and the equalize signal φEQ are respectively input to the equalizing circuit (25) and the equalizing circuit (25), and the bit line pair is precharged. At this time, the precharge potential of the bit line pair is 1, which is equal to the substrate potential applied to the SP type silicon substrate, and the potential of the plate line PL (13) is also V, S. Next, the word line WL (4) selected by the word line decoder (19) returns to the unselected state, and the MO of the memory cell M/C (11) coupled to the word line WL (4)
The S-type transistor becomes non-conductive. After this, CE becomes H level again, and the column address selection line decoder (3
Column address selection line C3L (3) selected by column address selection line C3L (3)
2) becomes unselected, and the input/output line pair is disconnected from the D buffer, and the potential becomes 11n.
A precharge state of 2V is entered, and the series of C write operations is thereby completed. In the present invention, by performing writing at the operation timing shown above,
The potential of the storage node after the write operation is completed can be made equal to the substrate potential of the semiconductor substrate. Furthermore, in the present invention, when retaining the information written by the above-described operation, the potential of the plate line is held at 2, and the potential of the picture electrode of the ferroelectric capacitor of the Memo S recell is made equal to the potential. desirable.

さらに第１２図は、第５図に示した半導体記憶装置の読
み出しを行なう時の各動作のタイミングを示す波形図で
あり、第１２図を参照しなから係る半導体記憶装置の読
み出し動作を示す。Further, FIG. 12 is a waveform diagram showing the timing of each operation when reading the semiconductor memory device shown in FIG. 5, and shows the read operation of the semiconductor memory device without referring to FIG. 12.

読み出しを行なう時には、ＷＥをＨレベルに保った状態
で、ＣＥかＨレベルよりＬレベルに下げられる。これに
より係る半導体記憶装置は、以下の一連の動作が読み出
しのサイクルであることを識別する。ＣＥがＬレベルに
なると、前述した書き込み動作のときと同様に、カラム
アドレス選択線デコーダ（３６）により１本のカラムア
ドレス選択線Ｃ３Ｌ（３２）か選択され、選択されたカ
ラムアドレス選択線Ｃ８Ｌ　（３２）の電位がＶ　より
Ｖ　に上がる。次に、ｓｓ　　　　　　　　　ｃｃ 書き込み動作のときと同様にして、ビット線対のプリチ
ャージ及びイコライズか解除され、またこれらの動作と
ほぼ同時に、１本のワード線ＷＬ（４）が選択状態とな
り、係るワード線ＷＬ（４）より駆動信号を伝達するこ
とにより、選択されたワード線ＷＬ（４）と結合するメ
モリセルＭ／Ｃ（ｌ　ｌ　）のＭ　ＯＳ型トランジスタ
が導通状態となる。When reading, while WE is kept at H level, CE is lowered from H level to L level. This allows the semiconductor memory device to identify that the following series of operations is a read cycle. When CE goes to L level, one column address selection line C3L (32) is selected by the column address selection line decoder (36), and the selected column address selection line C8L ( The potential of 32) increases from V to V. Next, in the same manner as in the ss cc write operation, the precharge and equalization of the bit line pair are canceled, and almost simultaneously with these operations, one word line WL (4) becomes selected, and the corresponding word By transmitting a drive signal from the line WL(4), the MOS transistor of the memory cell M/C(l l ) coupled to the selected word line WL(4) becomes conductive.

次いで、プレート線ドライバ駆動線（４２）よりプレー
ト線トライバ駆動信号φＰＬかプレート線トライバ（５
５）に入力され、選択されたカラムについてプレート線
トライバ（５５）か駆動してプレート線ＰＬ（１３）の
電位かＶ　より■　に昇圧し、駆動信号かｓｓ　　　　
　　　　　ｃｃ 伝達される。これにより、係るプレート線ＰＬ（１３）
及び選択状態にあるワード線−°Ｉ、（４）と結合する
メモリセルＭ／Ｃ（１１）に記憶されている情報かこれ
と結合するピント線ＢＬ（１６１）またはＢＬ（１Ｂ−
２＞に取り出される。以下、このような情報かビット線
ＢＬ（１Ｂ−１）に取り出された場合について説明する
と、このとき係るビット線ＢＬ（１６−１，）の電位は
メモリセルＭ／Ｃ（１１）に記憶されている情報か”１
゛の場合は大きく、”０パの場合はわずかに上昇する。Next, the plate line driver drive signal φPL is output from the plate line driver drive line (42) to the plate line driver (5).
5), the plate line driver (55) is driven for the selected column to boost the potential of the plate line PL (13) from V to ■, and the drive signal or ss
cc transmitted. As a result, the plate line PL(13)
and the information stored in the memory cell M/C (11) connected to the selected word line -°I, (4) or the focus line BL (161) or BL (1B-) connected thereto.
2>. Below, we will explain the case where such information is taken out to the bit line BL (1B-1). At this time, the potential of the bit line BL (16-1,) is stored in the memory cell M/C (11). Is there any information about it?”1
In the case of ``, it increases significantly, and in the case of ``0pa, it increases slightly.

一方これと並行して、ダミーワード線デコーダ（２２）
によりダミーワード線り警Ｌ（３３−１，３３−２）を
選択してダミーセルＤ／Ｃ（２１）の駆動を行なうこと
により、ビット線ＢＬ（１６−２）の電位が、ビット線
ＢＬ（１，６−１＞において”１”の情報が取り出され
た場合の電位と”０”の情報か取り出された場合の電位
の中間の電位となる。Meanwhile, in parallel with this, a dummy word line decoder (22)
By selecting the dummy word line guard L (33-1, 33-2) and driving the dummy cell D/C (21), the potential of the bit line BL (16-2) changes to the bit line BL ( 1, 6-1>, the potential is intermediate between the potential when information of "1" is extracted and the potential when information of "0" is extracted.

さらに、前述したようにメモリセルＭ／Ｃ（ｌ　Ｉ　）
に記憶されている情報かビット線ＢＬ（１６−１）に取
り出され、ビット線対間に電位差が生じると、センスア
ンプ活性化線ＡＣＴ（４９−１）、　ＡＣＴ（４９−２
）よりセンスアンプＳ／Ａ（２０）にセンスアンプ活性
化信号φＡＣＴ　’φ　　が入力され、選択されたカラ
ム内のセンスＣＴ アンプＳ／Ａ（２０）が活性化される。このとき高速の
センス動作を行なうため、センスアンプＳ／Ａ（２０）
においてＰＭＯＳ型のフリップフロップ回路を活性化す
るφ　　が、ＮＭＯ５型のフリップフロソＣＴ プ回路を活性化するφ　　よりも先行して入力さＡＣＴ れる。これにより、前記ビット線対間の電位差かセンス
アンプＳ／Ａ（２０）により増幅され、一方の電位がＶ
　に、他方の電位がＶ　に確定される。Furthermore, as mentioned above, memory cell M/C(l I )
When the information stored in the bit line BL (16-1) is extracted and a potential difference is generated between the bit line pair, the sense amplifier activation lines ACT (49-1) and ACT (49-2) are activated.
), a sense amplifier activation signal φACT'φ is inputted to the sense amplifier S/A (20), and the sense CT amplifier S/A (20) in the selected column is activated. At this time, in order to perform high-speed sensing operation, the sense amplifier S/A (20)
In ACT, φ that activates the PMOS type flip-flop circuit is inputted before φ that activates the NMO5 type flip-flop circuit. As a result, the potential difference between the pair of bit lines is amplified by the sense amplifier S/A (20), and one potential becomes V
Then, the other potential is determined to be V.

ＣＣ８８ 次に、入出力線接続信号線（３７）より入出力線接続信
号φ　　がＩ１０接続回路（２３）に入力されて、セン
スアンプＳ／Ａ（２０）によって電位差が増幅されたビ
ット線対と入出力線対とが接続され、ビット線対に取り
出された情報が入出力線対に伝達される。この後、この
情報は出力バッファを通して出力信号Ｄ　　として読み
出される。またこのようｕｔ なビット線対と入出力線対との接続は、一定時間後、入
出力線接続信号φ　　の１１０接続回路（２３）への入
力を終了することにより切り離され、これ以後は入出力
線対の電位かＶ　及びＶ　に保持さｓｓ　　　　　　　
　　ｃｃ れる。CC88 Next, the input/output line connection signal φ is inputted from the input/output line connection signal line (37) to the I10 connection circuit (23), and is connected to the bit line pair whose potential difference is amplified by the sense amplifier S/A (20). The input/output line pair is connected, and information taken out to the bit line pair is transmitted to the input/output line pair. This information is then read out through the output buffer as the output signal D2. Furthermore, the connection between the ut bit line pair and the input/output line pair is disconnected after a certain period of time by terminating the input of the input/output line connection signal φ to the 110 connection circuit (23). The potential of the output line pair is held at V and Vss
cc.

次いで本発明に係る半導体記憶装置では、上述したよう
な動作により所定のメモリセルＭ／Ｃ（１１）より情報
を取り出した後、係るメモリセルＭ／Ｃ（１１）への再
書き込みか行なわれる。ます、メモリセルＭ／Ｃ（１，
１）に記憶されている情報かパ０゛の場合は、上述した
ようにセンスアンプＳ／Ａ（２０）の活性化を行なうこ
とにより、係るメモリセルＭ／Ｃ（ｌｌ）と結合するビ
ット線ＢＬ（１６ｉ）の電位かＶ　に確定し、Ｓ 一方プレート線ＰＬ（１３）の電位はＶ　に保持されて
ＣＣ いるので、このときそのまま再書き込みか行なわれる。Next, in the semiconductor memory device according to the present invention, after information is extracted from a predetermined memory cell M/C (11) by the above-described operation, rewriting to the memory cell M/C (11) is performed. , memory cell M/C (1,
If the information stored in 1) is 0, the bit line connected to the memory cell M/C (ll) is activated by activating the sense amplifier S/A (20) as described above. Since the potential of BL (16i) is determined to be V, and the potential of plate line PL (13) is held to V, CC, rewriting is performed at this time.

一方、メモリセルＭ／Ｃ（１１）に記憶されている情報
か”ｌ”の場合には、この後、プレート線ドライバ駆動
信号φＰＬのプレート線ドライバ（５５）への入力を終
了して、プレート線ＰＬ（１３）の電位をＶ　に戻した
時に、再書き込みか行なわれる。すＳ なわちこのような動作により、メモリセルＭ／Ｃ（１１
）に記憶されている情報か°’ｌ−”０’“のいずれの
場合でも、係るメモリセルＭ／Ｃ（１１）に記憶されて
いる情報は読み出しを行なった後も保持される。On the other hand, if the information stored in the memory cell M/C (11) is "l", then the input of the plate line driver drive signal φPL to the plate line driver (55) is finished, and the plate line driver drive signal φPL is input to the plate line driver (55). Rewriting is performed when the potential of line PL (13) is returned to V.sub.2. In other words, by such an operation, the memory cell M/C (11
) or °'l-"0'", the information stored in the memory cell M/C (11) is retained even after reading.

さらに、本発明に係る読み出し動作においては、上述し
たようなメモリセルＭ／Ｃ（ｔｔ）へのアクセスに続い
て、まずセンスアンプ活性化信号φ　　、φ　　のセン
スアンプＳ／Ａ（２０）への入力ＡＣＴ　　　ＡＣＴ が終了し、センスアンプＳ／Ａ（２０）か非活性化状態
に戻され、この後プリチャージ回路（２４）及びイコラ
イズ回路（２５）にそれぞれプリチャージ信号φＰＣ及
びイコライズ信号φＥＱが入力され、ビット線対のプリ
チャージが行なわれる。このとき、ビット線対のプリチ
ャージ電位はＶ　でＰ型シリコン基Ｓ 板に印加された基板電位と等電位であり、またプレート
線ＰＬ（１３）の電位も■　である。次いで、ワＳ −ド線デコーダ（１９）により選択されたワード線ＷＬ
（４）が非選択状態に戻り、係るワード線ＷＬ（４）と
結合するメモリセルＭ／Ｃ（１１）のＭ　ＯＳ型トラン
ジスタか非導通状態となる。この後ＣＢが再びＨレベル
となり、カラムアドレス選択線デコーダ（３６）により
選択されたカラムアドレス選択線Ｃ３Ｌ（３２）か非選
択状態となり、また入出力線対かＤｉｎバッファより切
り離されて電位か　　Ｖ　のプリチャー　　ｃｃ ジ状態となり、これにより一連の読み出し動作か終了す
る。本発明では、上述したような動作タイミングで読み
出しを行なうことにより、読み出し動作終了後のストレ
ージ・ノートの電位を半導体基板の基板電位と等電位と
することかできる。また言うまでもなく、このような読
み出し動作を行なった後もプレート線ＰＬ（１３）の電
位をＶ　に保つＳ て、メモリセルＭ／Ｃ（１１）の強誘電体コンデンサの
画電極の電位を等電位とした状態で、メモリセルＭ／Ｃ
（１１）に記憶されている情報を保持することが好まし
い。Furthermore, in the read operation according to the present invention, following access to the memory cell M/C (tt) as described above, first the sense amplifier activation signals φ and φ are sent to the sense amplifier S/A (20). The input ACT ACT is completed, the sense amplifier S/A (20) is returned to the inactive state, and then the precharge signal φPC and the equalize signal φEQ are input to the precharge circuit (24) and the equalize circuit (25), respectively. The bit line pair is precharged. At this time, the precharge potential of the bit line pair is V2, which is equal to the substrate potential applied to the P-type silicon substrate S2, and the potential of the plate line PL (13) is also 2. Next, the word line WL selected by the word line decoder (19)
(4) returns to the non-selected state, and the MOS transistor of the memory cell M/C (11) coupled to the word line WL(4) becomes non-conductive. After this, CB becomes H level again, and the column address selection line C3L (32) selected by the column address selection line decoder (36) becomes unselected, and the input/output line pair is disconnected from the Din buffer and the potential is lowered to V. The precharge state of cc is entered, and the series of read operations is thereby completed. In the present invention, by performing reading at the above-described operation timing, the potential of the storage note after the completion of the reading operation can be made equal to the substrate potential of the semiconductor substrate. Needless to say, even after performing such a read operation, the potential of the plate line PL (13) is maintained at V, and the potential of the picture electrode of the ferroelectric capacitor of the memory cell M/C (11) is made equal to the potential. In this state, the memory cell M/C
It is preferable to retain the information stored in (11).

以上示したような本発明の半導体記憶装置の動作方法で
は、メモリセルへのアクセスを行なった後にストレージ
・ノードの電位が半導体基板の基板電位と等電位に保持
され、また所定のビット線においてプリチャージ状態が
解除されフローティング状態となった時、係るビット線
の電位も前記基板電位と等電位である。従って、ソフト
・エラーやリフレッシュ特性の低下の原因となる半導体
基板から拡散層への電荷の拡散・移動か生じるおそれか
少ない。また、前記半導体基板における基板電位の変動
も小さく、極めて安定した動作を行なうことができる。In the operating method of the semiconductor memory device of the present invention as described above, the potential of the storage node is held at the same potential as the substrate potential of the semiconductor substrate after accessing the memory cell, and the potential of the storage node is maintained at the same potential as the substrate potential of the semiconductor substrate, and When the charged state is released and the bit line becomes a floating state, the potential of the bit line is also equal to the substrate potential. Therefore, there is less risk of charge diffusion and movement from the semiconductor substrate to the diffusion layer, which causes soft errors and deterioration of refresh characteristics. Further, fluctuations in substrate potential on the semiconductor substrate are small, and extremely stable operation can be performed.

〔発明の効果］ 以上詳述したように、本発明の半導体記憶装置の動作方
法によればリフレッシュ特性が良好で、また誤動作が発
生する確率が小さく、低消費電力で信頼性の高い読み出
し動作、書き込み動作が実現される。さらに本発明によ
れば、このような信頼性の向上に基づき、これまで用い
られていた強誘電体コンデンサよりも一層容量の小さい
強誘電体コンデンサをメモリセルに利用できる。またス
イッチングトランジスタにおいても、例えばスイッチン
グトランジスタかＭＯ５型トランジスタである場合、空
乏層の薄型化、短チヤネル化か可能で、ひいてはスイッ
チングトランジスタの小型化を実現することが可能であ
る。従って、半導体記憶装置の高集積化を促進すること
が可能となり。[Effects of the Invention] As described in detail above, the method of operating a semiconductor memory device of the present invention provides good refresh characteristics, low probability of malfunction, low power consumption, and highly reliable read operation. A write operation is implemented. Further, according to the present invention, based on such improved reliability, a ferroelectric capacitor having a smaller capacitance than the ferroelectric capacitors used up to now can be used in the memory cell. Also, in the case of a switching transistor, for example, if it is a switching transistor or an MO5 type transistor, it is possible to make the depletion layer thinner and the channel shorter, and as a result, the switching transistor can be made smaller. Therefore, it becomes possible to promote higher integration of semiconductor memory devices.

その工業的価値は大なるものがある。Its industrial value is great.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明に係るメモリセル・アレイの一例を示す
回路図、第２図は本発明に係るメモリセル・アレイの他
の例を示す回路図、第３図は本発明に係るメモリセル−
アレイを形成するプロセスの例を示す平面図、第４図は
本発明に係るメモリセル・アレイを形成するプロセスの
例を示す縦断面図、第５図は本発明に係る半導体記憶装
置の−態様を示すブロック図、第６図は本発明で用いら
れるセンスアンプの構成を示す回路図、第７図は本発明
で用いられるＩ１０接続回路の構成を示す回路図、第８
図は本発明で用いられるプリチャージ回路の構成を示す
回路図、第９図は本発明で用いられるイコライズ回路の
構成を示す回路図、第１Ｏ図は本発明で用いられるプレ
ート線ドライバの構成を示す回路図、第１１図は本発明
に係る書き込み動作における各動作のタイミングを示す
波形図、第１２図は本発明に係る読み出し動作における
各動作のタイミングを示す波形図、第１３図は強誘電体
コンデンサに印加される電圧と蓄積される電荷の量との
関係を示す特性図、第１４図は強誘電体コンデンサを用
いたメモリセルの一般的な構成を示す回路図、第１５図
は第１４図に示したメモリセルを備えた半導体記憶装置
のレイアウトの一部を示すブロック図、第１６図は第１
４図に示したメモリセルを備えた半導体記憶装置のレイ
アウトを示すブロック図である。 ４・・・ワード線、１１・・・メモリセル、１３・・・
プレート線、１６・・・ビット線、Ｉ７・・ＭＯ５型ト
ランジスタ、１８・強誘電体コンデンサFIG. 1 is a circuit diagram showing an example of a memory cell array according to the present invention, FIG. 2 is a circuit diagram showing another example of a memory cell array according to the present invention, and FIG. 3 is a circuit diagram showing a memory cell array according to the present invention. −
FIG. 4 is a plan view showing an example of a process for forming an array, FIG. 4 is a longitudinal sectional view showing an example of a process for forming a memory cell array according to the present invention, and FIG. 5 is an embodiment of a semiconductor memory device according to the present invention. 6 is a circuit diagram showing the configuration of the sense amplifier used in the present invention. FIG. 7 is a circuit diagram showing the configuration of the I10 connection circuit used in the present invention.
The figure is a circuit diagram showing the configuration of a precharge circuit used in the present invention, Figure 9 is a circuit diagram showing the configuration of an equalization circuit used in the present invention, and Figure 1O is a circuit diagram showing the configuration of a plate line driver used in the present invention. 11 is a waveform diagram showing the timing of each operation in the write operation according to the present invention, FIG. 12 is a waveform diagram showing the timing of each operation in the read operation according to the present invention, and FIG. Fig. 14 is a characteristic diagram showing the relationship between the voltage applied to the ferroelectric capacitor and the amount of charge stored, Fig. 14 is a circuit diagram showing the general configuration of a memory cell using a ferroelectric capacitor, and Fig. 15 is a A block diagram showing part of the layout of a semiconductor memory device equipped with the memory cells shown in FIG. 14, and FIG.
5 is a block diagram showing the layout of a semiconductor memory device including the memory cells shown in FIG. 4. FIG. 4...Word line, 11...Memory cell, 13...
Plate line, 16...Bit line, I7...MO5 type transistor, 18. Ferroelectric capacitor

Claims (4)

【特許請求の範囲】[Claims] （１）半導体基板上に形成された強誘電体コンデンサ及
びスイッチングトランジスタからなるメモリセルがマト
リックス状に配置され、前記強誘電体コンデンサの一方
の電極が前記スイッチングトランジスタのソース、ドレ
インを介してビット線に接続され、前記強誘電体コンデ
ンサの他方の電極がプレート線に接続され、前記スイッ
チングトランジスタのゲート電極がワード線に接続され
てなる半導体記憶装置の動作方法において、前記ワード
線より駆動信号を伝達して前記スイッチングトランジス
タを導通状態とすると共に、前記プレート線より駆動信
号を伝達して前記メモリセルにアクセスした後、前記ビ
ット線及びプレート線の電位を半導体基板の基板電位と
等電位とした状態で前記ワード線より伝達される駆動信
号を停止して前記スイッチングトランジスタを非導通状
態にすることを特徴とする半導体記憶装置の動作方法。(1) Memory cells consisting of a ferroelectric capacitor and a switching transistor formed on a semiconductor substrate are arranged in a matrix, and one electrode of the ferroelectric capacitor is connected to a bit line through the source and drain of the switching transistor. , the other electrode of the ferroelectric capacitor is connected to a plate line, and the gate electrode of the switching transistor is connected to a word line, in which a drive signal is transmitted from the word line. to make the switching transistor conductive, and after accessing the memory cell by transmitting a drive signal from the plate line, the potentials of the bit line and the plate line are made equal to the substrate potential of the semiconductor substrate. A method of operating a semiconductor memory device, comprising: stopping a drive signal transmitted from the word line to make the switching transistor non-conductive. （２）ビット線のプリチャージ電位を半導体基板の基板
電位と等電位にすることを特徴とする請求項１記載の半
導体記憶装置の動作方法。2. The method of operating a semiconductor memory device according to claim 1, wherein the precharge potential of the bit line is made equal to the substrate potential of the semiconductor substrate. （３）半導体基板が外部より電源電圧を供給する電源電
圧発生手段と接続され、前記電源電圧発生手段により半
導体基板に基板電位が印加されていることを特徴とする
請求項１又は２記載の半導体記憶装置の動作方法。(3) The semiconductor according to claim 1 or 2, wherein the semiconductor substrate is connected to power supply voltage generation means for supplying power supply voltage from the outside, and a substrate potential is applied to the semiconductor substrate by the power supply voltage generation means. How storage devices work. （４）メモリセルへのアクセスの際に、駆動信号を伝達
するワード線及びプレート線がそれぞれ異なるアドレス
により選択されることを特徴とする請求項１、２又は３
記載の半導体記憶装置の動作方法。(4) Claim 1, 2 or 3, wherein the word line and plate line transmitting the drive signal are selected by different addresses when accessing the memory cell.
A method of operating the semiconductor storage device described above.