JPH02238660A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPH02238660A JPH02238660A JP1060002A JP6000289A JPH02238660A JP H02238660 A JPH02238660 A JP H02238660A JP 1060002 A JP1060002 A JP 1060002A JP 6000289 A JP6000289 A JP 6000289A JP H02238660 A JPH02238660 A JP H02238660A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- storage
- word line
- separated
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000003860 storage Methods 0.000 claims abstract description 55
- 239000003990 capacitor Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 abstract description 24
- 238000007599 discharging Methods 0.000 abstract description 5
- 238000000605 extraction Methods 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
半導体記憶装置、特にプレートパルス法を適用するのに
適したＤＲＡＭに関し、 プレー１〜パルス法を適用しても情報が破壊されること
がなく、しかも消費電力が少なくてすむ半導体装置を提
供することを目的とし、 情報を記憶する蓄積容量の一端に転送トランジスタか接
続されたメモリセルが、所定数ずつワード線により共通
接続された半導体記憶装置において、前記蓄積容量の他
端を、前記ワード線により共通接続されたメモリセル群
毎に分離して共通接続するように構成する。
適したＤＲＡＭに関し、 プレー１〜パルス法を適用しても情報が破壊されること
がなく、しかも消費電力が少なくてすむ半導体装置を提
供することを目的とし、 情報を記憶する蓄積容量の一端に転送トランジスタか接
続されたメモリセルが、所定数ずつワード線により共通
接続された半導体記憶装置において、前記蓄積容量の他
端を、前記ワード線により共通接続されたメモリセル群
毎に分離して共通接続するように構成する。
［産業上の利用分野］
本発明は半導体記憶装置、特にプレートパルス法を適用
するのに適したＤＲＡＭに関する。
するのに適したＤＲＡＭに関する。
［従来の技術］
従来のＤＲＡＭの構成を第３図を用いて説明する。
このＤＲＡＭのメモリセルＭは、第３図（ａ）の回路図
に示すように、情報を記憶する蓄積容量Ｃの一端に転送
トランジスタＱが接続されな１トランジスタ１キャパシ
タ型である。メモリセルＭの転送トランジスタＱのソー
スは水平方向に走るビット線ＢＬにより共通接続され、
メモリセルＭの転送トランジスタＱのゲートは垂直方向
に走るワード線ＷＬにより共通接続されている。蓄積容
量Ｃの他端である対向電極（セルプレート）は、全ての
メモリセルＭに共通接続されている。
に示すように、情報を記憶する蓄積容量Ｃの一端に転送
トランジスタＱが接続されな１トランジスタ１キャパシ
タ型である。メモリセルＭの転送トランジスタＱのソー
スは水平方向に走るビット線ＢＬにより共通接続され、
メモリセルＭの転送トランジスタＱのゲートは垂直方向
に走るワード線ＷＬにより共通接続されている。蓄積容
量Ｃの他端である対向電極（セルプレート）は、全ての
メモリセルＭに共通接続されている。
従来のＤＲＡＭの構造を第３図（ｂ） （ｃ）の平面図
及び断面図により説明する。
及び断面図により説明する。
先ず、ＤＲＡＭの平面構造を第３図（ｂ）を用いて説明
する。半導体基板１０上を水平方向にビット線ＢＬが走
り、垂直方向にワード線ＷＬが走っている。ビット線Ｂ
Ｌ間に、２本のワード線ＷＬにまたかった蓄積容量Ｃの
一端である蓄積電極２４が配置されている。フォールデ
ットビット線形式のために、異なるワード，ｄＷＬに対
する蓄積電極２４が上下に並んで配置されている。１点
鎖線で囲んだ領域が活性領域ＡＣである。
する。半導体基板１０上を水平方向にビット線ＢＬが走
り、垂直方向にワード線ＷＬが走っている。ビット線Ｂ
Ｌ間に、２本のワード線ＷＬにまたかった蓄積容量Ｃの
一端である蓄積電極２４が配置されている。フォールデ
ットビット線形式のために、異なるワード，ｄＷＬに対
する蓄積電極２４が上下に並んで配置されている。１点
鎖線で囲んだ領域が活性領域ＡＣである。
次に、ＤＲＡＭの断面構造を第３図（Ｃ）を用いて説明
する。ｐ型半導体基板１０上をフィールド酸化膜１２に
より分離された活性領域ＡＣにｎ型不純物領域であるソ
ース領域１４、ドレイン領域１６を形成する。第１多結
晶シリコン層であるワード線ＷＬは、チャネル上にゲー
ト酸化膜１８を介して形成される。第２多結晶シリコン
層であるビット線ＢＬは第１多結晶シリコン層と絶縁膜
２０を介して形成される。このビット線ＢＬはソース領
域１４にコンタクトしている。ビット線Ｂ Ｌ上に絶縁
膜２２を介して第３図（ｂ）に示す平面形状の蓄積電極
２４が形成される。この蓄積電極２４上には蓄積容量Ｃ
を形成する薄い絶縁ＩＩ！２６が形成されている。対向
電極２８は全面に形成され、各メモリセルＭの蓄積容量
Ｃに対して共通になっている。
する。ｐ型半導体基板１０上をフィールド酸化膜１２に
より分離された活性領域ＡＣにｎ型不純物領域であるソ
ース領域１４、ドレイン領域１６を形成する。第１多結
晶シリコン層であるワード線ＷＬは、チャネル上にゲー
ト酸化膜１８を介して形成される。第２多結晶シリコン
層であるビット線ＢＬは第１多結晶シリコン層と絶縁膜
２０を介して形成される。このビット線ＢＬはソース領
域１４にコンタクトしている。ビット線Ｂ Ｌ上に絶縁
膜２２を介して第３図（ｂ）に示す平面形状の蓄積電極
２４が形成される。この蓄積電極２４上には蓄積容量Ｃ
を形成する薄い絶縁ＩＩ！２６が形成されている。対向
電極２８は全面に形成され、各メモリセルＭの蓄積容量
Ｃに対して共通になっている。
このようなＤＲＡＭにおいて信号電位に対する消費電力
を小さくするための駆動方法としてプレートパルス法か
知られている。プレー１〜パルス法はセルプレートであ
る対向電極２８の電位を変化させることにより、信号電
位に対する消費電力を小さくするものである。このプレ
ートパルス法を第４図、第５図を用いて説明ずる。
を小さくするための駆動方法としてプレートパルス法か
知られている。プレー１〜パルス法はセルプレートであ
る対向電極２８の電位を変化させることにより、信号電
位に対する消費電力を小さくするものである。このプレ
ートパルス法を第４図、第５図を用いて説明ずる。
第４図（ａ）乃至（ｄ）はワード線ＷＬにより選択され
たメモリセルＭにおける状態を示すものである。対向電
極２８の電位が０■の状態でビット線Ｂｉ−の電位に応
じた情報にして、蓄積容量Ｃに電荷を蓄積する。ビット
線ＢＬの電位がＨレベル（５Ｖ）であるかＬレベル（０
■）であるかに応じた電荷が蓄積容量Ｃに蓄積される。
たメモリセルＭにおける状態を示すものである。対向電
極２８の電位が０■の状態でビット線Ｂｉ−の電位に応
じた情報にして、蓄積容量Ｃに電荷を蓄積する。ビット
線ＢＬの電位がＨレベル（５Ｖ）であるかＬレベル（０
■）であるかに応じた電荷が蓄積容量Ｃに蓄積される。
すると、第４図（ａ）の蓄積電＃１２４の電位ｖ旧は５
■となり、第４図（Ｃ）の蓄積電極２４の電位ＶＬＩは
０■となる。蓄積容量Ｃに電荷を蓄積すると、第４図（
ｂ）及び（ｄ）に示すように対向電極２８を５ｖに上げ
る。すると、第４図（ｂ）の場合は転送トランジスタＱ
かオフしているので、蓄積電極２４の電位■Ｈ２はＩＯ
Ｖとなり、第４図（ｄ）の場合は転送トランジスタＱが
オンしているので、蓄積電［！２４の電位■，｛２はＯ
■となる。したがって、ＨレベルとＩ，レベルの信号電
位の差Δ■は通常の２倍の１０■となる。
■となり、第４図（Ｃ）の蓄積電極２４の電位ＶＬＩは
０■となる。蓄積容量Ｃに電荷を蓄積すると、第４図（
ｂ）及び（ｄ）に示すように対向電極２８を５ｖに上げ
る。すると、第４図（ｂ）の場合は転送トランジスタＱ
かオフしているので、蓄積電極２４の電位■Ｈ２はＩＯ
Ｖとなり、第４図（ｄ）の場合は転送トランジスタＱが
オンしているので、蓄積電［！２４の電位■，｛２はＯ
■となる。したがって、ＨレベルとＩ，レベルの信号電
位の差Δ■は通常の２倍の１０■となる。
このように蓄積容量Ｃに蓄積された電荷量は変わらない
か、信号電位の差Δ■は２倍になる。したがって、プレ
ートパルス法によれば、消費電力が同じであれば信号電
位の差Δ■は２倍になり、信号電位の差ΔＶを同じにす
れば半分の消費電力ですむ。
か、信号電位の差Δ■は２倍になる。したがって、プレ
ートパルス法によれば、消費電力が同じであれば信号電
位の差Δ■は２倍になり、信号電位の差ΔＶを同じにす
れば半分の消費電力ですむ。
一般にＤＲＡＭの微細化がすすむと、蓄積電極２４の面
積が減少して蓄積容量Ｃか減少する。このため蓄積容量
Ｃを定める絶縁膜２６はできるだけ薄くしたいが、絶縁
膜２６を極度に薄くすると伝導機構か変化してリーク電
流が急激に増加する。
積が減少して蓄積容量Ｃか減少する。このため蓄積容量
Ｃを定める絶縁膜２６はできるだけ薄くしたいが、絶縁
膜２６を極度に薄くすると伝導機構か変化してリーク電
流が急激に増加する。
このため、絶縁膜２６をある程度厚くしておいて、信号
電位を大きくする方が有利である。このような観点から
同じ蓄積電荷量でも信号電位の差Δ■を大きくすること
ができるプレートパルス法は極めて有効であるといえる
。
電位を大きくする方が有利である。このような観点から
同じ蓄積電荷量でも信号電位の差Δ■を大きくすること
ができるプレートパルス法は極めて有効であるといえる
。
［発明か解決しようとする課題］
しかしながら、従来のＤＲＡＭではプレー１〜パルス法
により電位を変化させる対向電極２８が、ワード線ＷＬ
により選択されていないメモリセルＭとも共通であるた
め、選択されていないメモリセルＭの蓄積容量Ｃに蓄積
された電荷が消失して情報が破壊されるという問題かあ
った。この点を第５図を用いて説明する。
により電位を変化させる対向電極２８が、ワード線ＷＬ
により選択されていないメモリセルＭとも共通であるた
め、選択されていないメモリセルＭの蓄積容量Ｃに蓄積
された電荷が消失して情報が破壊されるという問題かあ
った。この点を第５図を用いて説明する。
対向電ｉ２８を５■に上げると第５図（ａ）に示すよう
になり、蓄積容量Ｃに電荷が蓄積されたままで、蓄積電
極２４の電位はＯＶとなる。ところか、情報を書込むた
め第５図（ｂ）に示すように対向電ｉＦｆｌ２ ８を再
び０■にすると、蓄積電極２４の電位が−５ｖになろう
とするために転送トランジスタＱがオンし、蓄積容量Ｃ
に蓄積された電荷が転送トランジスタＱを介してビット
線ＢＬに放電して情報が破壊されてしまう。
になり、蓄積容量Ｃに電荷が蓄積されたままで、蓄積電
極２４の電位はＯＶとなる。ところか、情報を書込むた
め第５図（ｂ）に示すように対向電ｉＦｆｌ２ ８を再
び０■にすると、蓄積電極２４の電位が−５ｖになろう
とするために転送トランジスタＱがオンし、蓄積容量Ｃ
に蓄積された電荷が転送トランジスタＱを介してビット
線ＢＬに放電して情報が破壊されてしまう。
このように従来のＤＲＡＭではプレートパルス法により
電位を変化させると、選択されていないメモリセルＭの
情報が破壊されてしまうという問題があった。これは対
向電極２８が選択されないメモリセルＭに対しても共通
であるために生ずる問題である。また、プレートパルス
印加に伴う充放電電流を小さくするという観点からも、
ワード線ＷＬにより接続されたメモリセルＭ群毎に対向
電極２８が分離している方が望ましいが、第３図（ｂ）
ｆｃ）から明らかなように従来のＤＲＡＭの平面構造
及び断面構造では、対向電極２８を分離することが困離
であった。
電位を変化させると、選択されていないメモリセルＭの
情報が破壊されてしまうという問題があった。これは対
向電極２８が選択されないメモリセルＭに対しても共通
であるために生ずる問題である。また、プレートパルス
印加に伴う充放電電流を小さくするという観点からも、
ワード線ＷＬにより接続されたメモリセルＭ群毎に対向
電極２８が分離している方が望ましいが、第３図（ｂ）
ｆｃ）から明らかなように従来のＤＲＡＭの平面構造
及び断面構造では、対向電極２８を分離することが困離
であった。
本発明は上記事情を考慮してなされたもので、プレート
パルス法を適用しても情報が破壊されることかなく、し
かも消費電力が少なくてすむ半導体記憶装置を提供する
ことを目的とする。
パルス法を適用しても情報が破壊されることかなく、し
かも消費電力が少なくてすむ半導体記憶装置を提供する
ことを目的とする。
［課題を解決するための手段コ
上記目的は、情報を記憶する蓄積容量の一端に転送トラ
ンジスタが接続されたメモリセルか、所定数ずつワード
線により共通接続された半導体記憶装置において、前記
蓄積容量の他端を、前記ワード線により共通接続された
メモリセル群毎に分離して共通接続したことを特徴とす
る半導体記憶装置によって達成される。
ンジスタが接続されたメモリセルか、所定数ずつワード
線により共通接続された半導体記憶装置において、前記
蓄積容量の他端を、前記ワード線により共通接続された
メモリセル群毎に分離して共通接続したことを特徴とす
る半導体記憶装置によって達成される。
［作用］
本発明によれば、ワード線により共通接続されたメモリ
セル群毎に蓄積容量の対向電極を分離したので、プレー
トパルス法を適用してもメモリセルの情報が破壊される
ことがなく、しかも対向電極を充放電する消費電力が少
なくてすむ。
セル群毎に蓄積容量の対向電極を分離したので、プレー
トパルス法を適用してもメモリセルの情報が破壊される
ことがなく、しかも対向電極を充放電する消費電力が少
なくてすむ。
［実施例］
本発明の一実施例による半導体記憶装置であるＤＲＡＭ
を第１図に示す。第３図に示す従来のＤＲＡＭと同一の
構成要素には同一の符号を付して説明を省略する。
を第１図に示す。第３図に示す従来のＤＲＡＭと同一の
構成要素には同一の符号を付して説明を省略する。
本実施例のＤＲＡＭの平面構造を第１図（ａ）を用いて
説明する。なお、活性領域は図示していない。
説明する。なお、活性領域は図示していない。
従来のＤＲＡＭと同様に、半導体基板１０上にビット線
ＢＬ及ひワード線ＷＬが水平方向及び垂直方向に走って
いる。蓄積電ｆ２２４をそのメモリセルＭを選択するワ
ード線ＷＬ上に位置するように縦長に形成する。薄い絶
縁！２６を介して形成される対向電極２８を、ワード線
ＷＬ上に位置するように縦長に形成して、ひとつのワー
ド線ＷＬにより選択されるメモリセルＭ群毎に分離した
点に特徴かある。
ＢＬ及ひワード線ＷＬが水平方向及び垂直方向に走って
いる。蓄積電ｆ２２４をそのメモリセルＭを選択するワ
ード線ＷＬ上に位置するように縦長に形成する。薄い絶
縁！２６を介して形成される対向電極２８を、ワード線
ＷＬ上に位置するように縦長に形成して、ひとつのワー
ド線ＷＬにより選択されるメモリセルＭ群毎に分離した
点に特徴かある。
蓄積電ｔ７ｆｌ２８をワード線ＷＬ上に縦長に形成した
ため、蓄積電ｒｉ１２８を直接に転送トランジスタＱの
ドレイン領域１６にコンタクトできない。このため本実
施例では電極引出層３０を設けて、転送トランジスタＱ
のドレイン領域】６と蓄積電極２８を接続するようにし
ている。電極引出層３０はビット線ＢＬ間の領域に設け
られる。
ため、蓄積電ｒｉ１２８を直接に転送トランジスタＱの
ドレイン領域１６にコンタクトできない。このため本実
施例では電極引出層３０を設けて、転送トランジスタＱ
のドレイン領域】６と蓄積電極２８を接続するようにし
ている。電極引出層３０はビット線ＢＬ間の領域に設け
られる。
本実施例のＤＲＡＭの断面ＷＩ造を第１図（ｂ）を用い
て説明する。ｐ型半導体基板１０上をフィールド酸化膜
１２により分離された活性領域にソース領域１４、ドレ
イン領域１６が形成されて転送トランジスタＱが形成さ
れている。本実施例では、ビット線ＢＬと蓄積電極２４
との間に電極引出層３０を設けている。すなわち、電極
引出層３０が、ピット線ＢＬ上に絶縁膜３２を介して形
成され、この電極引出層３０上に蓄積電極２４が絶縁膜
２２を介して形成されている。電極引出層３０は、転送
トランジスタＱのドレイン領域１６と蓄積電極２４とを
電気的に接続する。
て説明する。ｐ型半導体基板１０上をフィールド酸化膜
１２により分離された活性領域にソース領域１４、ドレ
イン領域１６が形成されて転送トランジスタＱが形成さ
れている。本実施例では、ビット線ＢＬと蓄積電極２４
との間に電極引出層３０を設けている。すなわち、電極
引出層３０が、ピット線ＢＬ上に絶縁膜３２を介して形
成され、この電極引出層３０上に蓄積電極２４が絶縁膜
２２を介して形成されている。電極引出層３０は、転送
トランジスタＱのドレイン領域１６と蓄積電極２４とを
電気的に接続する。
蓄積電極２４は各ワード線ＷＬ上に形成され、対向電極
２８が薄い絶縁膜２６を介してワード線ＷＬに形成され
る。このように本実施例の蓄積電極２４及び対向電極２
８は、従来のように複数のワード線ＷＬ上にまたがるこ
となく、ひとつのワード線ＷＬ上に形成ずる構遣である
ため、ワード線ＷＬにより選択されるメモリセルＭ群毎
に対向電極２８を分離ずることかできる。このため、ワ
ード線ＷＬ毎に分離された対向電極２８を独立してプレ
ートパルス法により駆動ずることが可能である。選択さ
れないメモリセルＭの対向電極２８の電位が変化して蓄
積容量Ｃに記憶された情報が破壊されるという問題を回
避することができる。
２８が薄い絶縁膜２６を介してワード線ＷＬに形成され
る。このように本実施例の蓄積電極２４及び対向電極２
８は、従来のように複数のワード線ＷＬ上にまたがるこ
となく、ひとつのワード線ＷＬ上に形成ずる構遣である
ため、ワード線ＷＬにより選択されるメモリセルＭ群毎
に対向電極２８を分離ずることかできる。このため、ワ
ード線ＷＬ毎に分離された対向電極２８を独立してプレ
ートパルス法により駆動ずることが可能である。選択さ
れないメモリセルＭの対向電極２８の電位が変化して蓄
積容量Ｃに記憶された情報が破壊されるという問題を回
避することができる。
また、対向電＠２８か分離されているためプレートパル
ス印加に伴う充放電電流を小さくすることができる。
ス印加に伴う充放電電流を小さくすることができる。
次に本実施例によるＤＲＡＭの製造方法を第２図を用い
て説明する。
て説明する。
先ず、半導体基板１０を素子分離領域を選択的に酸化し
て約５０００人厚のフィールド酸化膜１２を形成する。
て約５０００人厚のフィールド酸化膜１２を形成する。
次に、半導体基板１０の活性領域上に約１５０人厚のゲ
ート酸化膜１８を形成する。
ート酸化膜１８を形成する。
次に、約１５００人厚の多結晶シリコン層を形成した後
、所定形状にパターニングしてワード線ＷＬを形成する
。続いて、不純物のＡｓを１×１０＋ ５ ／ ｃ ｍ
２でイオン注入してソース領域１４及びドレイン領域
１６を形成する（第２図（ａ））．次に、約１０００人
厚のＣＶＤ酸化膜である絶縁膜２０を形成し、ソース領
域１４へのコンタクトホールが形成されるようにパター
ニンクずる（第２図（ｂ））。
、所定形状にパターニングしてワード線ＷＬを形成する
。続いて、不純物のＡｓを１×１０＋ ５ ／ ｃ ｍ
２でイオン注入してソース領域１４及びドレイン領域
１６を形成する（第２図（ａ））．次に、約１０００人
厚のＣＶＤ酸化膜である絶縁膜２０を形成し、ソース領
域１４へのコンタクトホールが形成されるようにパター
ニンクずる（第２図（ｂ））。
次に、ソース領域１４にコンタクトするようにビット！
ＢＬを形成する。ビット線ＢＬを構成する導電層は、約
５００Ａ厚の多結晶シリコン層と約１０００人厚のタン
グステンシリサイド層をＣＶＤ法により堆積することに
より形成する。堆積後、Ａｓを４ Ｘ １ ０ ”／ｃ
ｍ２でイオン注入する。
ＢＬを形成する。ビット線ＢＬを構成する導電層は、約
５００Ａ厚の多結晶シリコン層と約１０００人厚のタン
グステンシリサイド層をＣＶＤ法により堆積することに
より形成する。堆積後、Ａｓを４ Ｘ １ ０ ”／ｃ
ｍ２でイオン注入する。
これは、多結晶シリコン層をｎ＋型にしてソース領域１
４との間に良好なコンタクトをとるためである。イオン
注入後、所定形状にパターニングしてビット線ＢＬを形
成する（第２図（Ｃ））。
４との間に良好なコンタクトをとるためである。イオン
注入後、所定形状にパターニングしてビット線ＢＬを形
成する（第２図（Ｃ））。
次に、ＣＶＤシリコン酸化膜である約ｉｏｏｏ人厚の絶
縁膜３２を全面に形成した後、ドレイン領域１６上の絶
縁膜２０、３２にコンタクトホールを形成する（第２図
（ｄ））。
縁膜３２を全面に形成した後、ドレイン領域１６上の絶
縁膜２０、３２にコンタクトホールを形成する（第２図
（ｄ））。
次に、約１０００人厚の多結晶シリコン層を堆積し、そ
の後にＡｓをＩ Ｘ １ ０ １５／ ｃｎ＋２でイオ
ン注入する。その後、多結晶シリコン層を所定形状にパ
ターニングして、電極引出層３０を形成する（第２図（
ｅ））。
の後にＡｓをＩ Ｘ １ ０ １５／ ｃｎ＋２でイオ
ン注入する。その後、多結晶シリコン層を所定形状にパ
ターニングして、電極引出層３０を形成する（第２図（
ｅ））。
次に、約１０００人のＣＶＤシリコン酸化膜である絶縁
［２２を全面に堆積し、電極引出層３０へのコンタクト
ホールを形成する，引続いて、約２０００人厚の多結晶
シリコン層を全面に形成し、ワード線ＷＬ上の所定形１
状にパターニングして、蓄積電極２４を形成する（第２
図（ｆ））。
［２２を全面に堆積し、電極引出層３０へのコンタクト
ホールを形成する，引続いて、約２０００人厚の多結晶
シリコン層を全面に形成し、ワード線ＷＬ上の所定形１
状にパターニングして、蓄積電極２４を形成する（第２
図（ｆ））。
次に、蓄積電極２４を酸化することにより、約１００人
の薄いシリコン酸化膜である絶縁膜２６を表面に形成す
る。その後、絶縁膜２６上に多結晶シリコン層を堆積し
、堆積後にＰＯＣ．Ｑ Ｂをソースガスとする熱拡散を
行う。その後、ワード線ＷＬ上に形成された各メモリセ
ルＭの蓄積電極２４を覆うような形状にパターニングし
て、対向電＆２８を形成することによりＤＲＡＭの主要
部の製造を終了する（第２図（ｑ））。
の薄いシリコン酸化膜である絶縁膜２６を表面に形成す
る。その後、絶縁膜２６上に多結晶シリコン層を堆積し
、堆積後にＰＯＣ．Ｑ Ｂをソースガスとする熱拡散を
行う。その後、ワード線ＷＬ上に形成された各メモリセ
ルＭの蓄積電極２４を覆うような形状にパターニングし
て、対向電＆２８を形成することによりＤＲＡＭの主要
部の製造を終了する（第２図（ｑ））。
本発明は上記実施例に限らず種々の変形か可能である。
例えば、上記実施例では転送トランジスタのトレイン領
域を電極引出層により蓄積電極に接続するようにしたが
、蓄積容量の対向電極をワード線により共通接続された
メモリセル群毎に分離して共通接続することができれば
、いかなる構造でもよい。
域を電極引出層により蓄積電極に接続するようにしたが
、蓄積容量の対向電極をワード線により共通接続された
メモリセル群毎に分離して共通接続することができれば
、いかなる構造でもよい。
［発明の効果］
以上の通り、本発明によれば、ワード線により共通接続
されたメモリセル群毎に蓄積容量の対向電極を分離しな
ので、プレートパルス法を適用してもメモリセルの情報
が破壊されることがなく、しかも対向電極を充放電ずる
消費電力が少なくてずむ。
されたメモリセル群毎に蓄積容量の対向電極を分離しな
ので、プレートパルス法を適用してもメモリセルの情報
が破壊されることがなく、しかも対向電極を充放電ずる
消費電力が少なくてずむ。
第１図は本発明の一実施例による半導体記憶装置を示す
図、 第２財は同半導体記憶装置の製造方法を示す工程図、 第３図は従来のＤＲＡＭを示す図、 第４図、第５図はプレートパルス法を説明するための図
である。 図において、 Ｍ・・・メモリセル Ｑ・・・転送トランジスタ Ｃ・・・．蓄積容量 ＢＬ・・・ビット線 ＷＬ・・・ワード線 ＡＣ・・・活性領域 １０・・・半導体基板 １２・・・フィールド酸化膜 ４・・・ソース領域 ６・・・ドレイン領域 ８・・・ゲート酸化膜 ０・・・絶縁膜 ２・・・絶縁膜 ４・・・蓄積電極 ６・・・絶縁膜 ８・・・対向電極 ０・・・電極引出層 ２・・・絶縁膜 せ Ｖｓ＋ プレートパルス法の説明図 第４図 プし トパルス法の説明図 第５図 ＶＨ２ ＶＬ２
図、 第２財は同半導体記憶装置の製造方法を示す工程図、 第３図は従来のＤＲＡＭを示す図、 第４図、第５図はプレートパルス法を説明するための図
である。 図において、 Ｍ・・・メモリセル Ｑ・・・転送トランジスタ Ｃ・・・．蓄積容量 ＢＬ・・・ビット線 ＷＬ・・・ワード線 ＡＣ・・・活性領域 １０・・・半導体基板 １２・・・フィールド酸化膜 ４・・・ソース領域 ６・・・ドレイン領域 ８・・・ゲート酸化膜 ０・・・絶縁膜 ２・・・絶縁膜 ４・・・蓄積電極 ６・・・絶縁膜 ８・・・対向電極 ０・・・電極引出層 ２・・・絶縁膜 せ Ｖｓ＋ プレートパルス法の説明図 第４図 プし トパルス法の説明図 第５図 ＶＨ２ ＶＬ２
Claims (1)
- 【特許請求の範囲】 情報を記憶する蓄積容量の一端に転送トランジスタが接
続されたメモリセルが、所定数ずつワード線により共通
接続された半導体記憶装置において、 前記蓄積容量の他端を、前記ワード線により共通接続さ
れたメモリセル群毎に分離して共通接続したことを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060002A JP2856256B2 (ja) | 1989-03-13 | 1989-03-13 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060002A JP2856256B2 (ja) | 1989-03-13 | 1989-03-13 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02238660A true JPH02238660A (ja) | 1990-09-20 |
| JP2856256B2 JP2856256B2 (ja) | 1999-02-10 |
Family
ID=13129461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060002A Expired - Fee Related JP2856256B2 (ja) | 1989-03-13 | 1989-03-13 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856256B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5352622A (en) * | 1992-04-08 | 1994-10-04 | National Semiconductor Corporation | Stacked capacitor with a thin film ceramic oxide layer |
| US5495117A (en) * | 1991-05-29 | 1996-02-27 | Ramtron International Corporation | Stacked ferroelectric memory cell |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848294A (ja) * | 1981-09-16 | 1983-03-22 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS5862892A (ja) * | 1981-10-08 | 1983-04-14 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS5870490A (ja) * | 1981-10-21 | 1983-04-26 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
-
1989
- 1989-03-13 JP JP1060002A patent/JP2856256B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848294A (ja) * | 1981-09-16 | 1983-03-22 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS5862892A (ja) * | 1981-10-08 | 1983-04-14 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS5870490A (ja) * | 1981-10-21 | 1983-04-26 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495117A (en) * | 1991-05-29 | 1996-02-27 | Ramtron International Corporation | Stacked ferroelectric memory cell |
| US5580814A (en) * | 1991-05-29 | 1996-12-03 | Ramtron International Corporation | Method for making a ferroelectric memory cell with a ferroelectric capacitor overlying a memory transistor |
| US5352622A (en) * | 1992-04-08 | 1994-10-04 | National Semiconductor Corporation | Stacked capacitor with a thin film ceramic oxide layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2856256B2 (ja) | 1999-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2723386B2 (ja) | 不揮発性ランダムアクセスメモリ | |
| US5220530A (en) | Semiconductor memory element and method of fabricating the same | |
| KR0175988B1 (ko) | 커패시터를 가지는 반도체 장치 | |
| JP3120276B2 (ja) | メモリセル、メモリ装置及びその製造方法 | |
| JPH09283725A (ja) | キャパシタがないｄｒａｍおよびその製造方法 | |
| JP2002203913A (ja) | 半導体記憶装置の製造方法および半導体記憶装置 | |
| JPH09129837A (ja) | 半導体メモリ装置及びその製造方法 | |
| US6191441B1 (en) | Ferroelectric memory device and its drive method | |
| JP2621181B2 (ja) | Ｍｉｓ型半導体記憶装置 | |
| JPS60189964A (ja) | 半導体メモリ | |
| US6638817B2 (en) | Method for fabricating dram cell array not requiring a device isolation layer between cells | |
| JP2002298573A (ja) | 隣接メモリセル間でセルプレートを共有する強誘電体メモリ素子及びその駆動方法 | |
| JPH02238660A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH03205868A (ja) | Ｍｉｓ型半導体記憶装置 | |
| JP2001053165A (ja) | 半導体装置およびその駆動方法 | |
| KR100269207B1 (ko) | 공통 워드라인을 갖는 단일 트랜지스터 강유전체 랜덤 액세스메모리 및 그 작동 방법 | |
| JP3210292B2 (ja) | 強誘電体メモリ装置とその駆動方法 | |
| JPH0691216B2 (ja) | 半導体記憶装置 | |
| JPS61140171A (ja) | 半導体記憶装置 | |
| JPH0478098A (ja) | 半導体記憶装置の動作方法 | |
| KR100269208B1 (ko) | 공통 워드라인를 갖는 박막 트랜지스터 강유전체 랜덤 액세스메모리 및 그 작동 방법 | |
| JPS6182459A (ja) | 半導体記憶装置 | |
| KR0183878B1 (ko) | 강유전체 트랜지스터 스토리지 셀로 형성된 반도체 메모리장치 및 그 제조방법 | |
| JPS6379369A (ja) | 半導体記憶装置 | |
| JP2723385B2 (ja) | 不揮発性ランダムアクセスメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |