JPH0223669A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0223669A
JPH0223669A JP17412788A JP17412788A JPH0223669A JP H0223669 A JPH0223669 A JP H0223669A JP 17412788 A JP17412788 A JP 17412788A JP 17412788 A JP17412788 A JP 17412788A JP H0223669 A JPH0223669 A JP H0223669A
Authority
JP
Japan
Prior art keywords
diffusion layer
concentration diffusion
trench
low concentration
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP17412788A
Other languages
English (en)
Inventor
Seiichi Iwamatsu
誠一 岩松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP17412788A priority Critical patent/JPH0223669A/ja
Priority to KR1019890007221A priority patent/KR0173111B1/ko
Priority to US07/360,486 priority patent/US5142640A/en
Publication of JPH0223669A publication Critical patent/JPH0223669A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はトレンチ・ゲー）ＭＯＳ　　ＦｇＴの少くとも
ドレイン拡散層構造に関する。
［従来の技術］ 従来、トレンチ・ゲートＭＯ３ ＦＥＴの拡散 層構造は第２図に要部の断面図で示す如く、Ｓｉ基板１
１０表面に形成されたトレンチ部にはゲート酸化膜１２
及びゲート電極１６が形成されてゲート領域を形成して
成り、該ゲート領域に隣接した８１基板１１０表面から
ソース及びドレインの拡散層１４．１４’が形成されて
成るのが通例であった。
［発明が解決しようとする課題］ しかし、上記従来技術によると、トレンチ・ゲ−）ＭＯ
Ｓ　　ＦＥＴのドレイン拡散層からのホット・エレクト
ロンが多量に発生し、ゲート酸化膜に捕獲されて、しき
い値変動を起すと云う課題があった。
本発明は、かかる従来技術の課題をなくシ、トレンチ・
ゲー）ＭＯＳ　　ＦＥＴに於て、ホット・エレクトロン
の発生の少ないドレイン拡散層構造を提供する事を目的
とする。
［課題を解決するだめの手段］ 上記課題を解決するために、本発明は半導体装置に関し
、トレンチ・ゲートＭＯ３ＰＥＴのトレンチ・ゲート部
に隣接する少くともドレイン拡散層には低濃度拡散層を
設け、該低濃度拡散層に隣接して高濃度拡散層を形成す
る手段をとる。
［実施例］ 以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示すトレンチ・ゲートＭＯ
８ＰＥＴの要部の断面図である。すなわち、Ｓｉ基板１
の表面には、トレンチが形成され、該トレンチ内にゲー
ト酸化膜２、及びゲート電極３が形成されてトレンチ・
ゲート領域となし、該トレンチ・ゲート領域にはＳｉ基
板１０表面に於て隣接して低濃度拡散層５，５′をイオ
ン打込み等により形成し、該低濃度拡散層５，５′に隣
接して、高濃度のソース及びドレインとなる拡散層４，
４′を低濃度拡散層５，５′はマスクしてイオン打込み
等にて形成して成る。尚低濃度拡散層５，５′は、いず
れか一方をドレイン領域とすれば、ドレイン領域のみに
形成し、ソース領域には必ずしも必要なものではない。
［発明の効果］ 本発明によりトレンチ・ゲートＭＯＳＦＥＴのホット・
エレクトロン発生によるしきい値電圧の変動を押えるこ
とができる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示すトレンチ・ゲ−）ＭＯ
Ｓ　　ＦＥＴの要部の断面図であり、第２図は従来技術
を示すトレンチ・グー）ＭＯＳ　　１１１Ｔの要部の断
面図である。 １．１１・・・・・・Ｓ１基板 ２．１２・・・・・・ゲート酸化膜 ３．１３・・・・・・ゲート電極 ４＠４’　　ｔ　１４，１４’・・・・・・拡散層５．
５１・・・・・・低濃度拡散層

Claims (1)

    【特許請求の範囲】
  1. 半導体基板表面にはトレンチ・ゲートＭＯＳＦＥＴが形
    成されるに際し、該トレンチ・ゲートの前記半導体表面
    に隣接して少くともドレイン拡散層を低濃度拡散層を設
    け、該低濃度拡散層に隣接して高濃度拡散層を設けて成
    る事を特徴とする半導体装置。
JP17412788A 1988-06-02 1988-07-12 半導体装置 Pending JPH0223669A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP17412788A JPH0223669A (ja) 1988-07-12 1988-07-12 半導体装置
KR1019890007221A KR0173111B1 (ko) 1988-06-02 1989-05-30 트렌치 게이트 mos fet
US07/360,486 US5142640A (en) 1988-06-02 1989-06-02 Trench gate metal oxide semiconductor field effect transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17412788A JPH0223669A (ja) 1988-07-12 1988-07-12 半導体装置

Publications (1)

Publication Number Publication Date
JPH0223669A true JPH0223669A (ja) 1990-01-25

Family

ID=15973129

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17412788A Pending JPH0223669A (ja) 1988-06-02 1988-07-12 半導体装置

Country Status (1)

Country Link
JP (1) JPH0223669A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5453635A (en) * 1994-08-23 1995-09-26 United Microelectronics Corp. Lightly doped drain transistor device having the polysilicon sidewall spacers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5453635A (en) * 1994-08-23 1995-09-26 United Microelectronics Corp. Lightly doped drain transistor device having the polysilicon sidewall spacers

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