JPH0223592A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH0223592A JPH0223592A JP63174014A JP17401488A JPH0223592A JP H0223592 A JPH0223592 A JP H0223592A JP 63174014 A JP63174014 A JP 63174014A JP 17401488 A JP17401488 A JP 17401488A JP H0223592 A JPH0223592 A JP H0223592A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- data line
- semiconductor device
- bit
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000003321 amplification Effects 0.000 claims 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims 3
- 230000002950 deficient Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置（こ関し、特に、不良ビットライ
ンからのノイズ干渉の低減に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to semiconductor devices, and in particular to reducing noise interference from defective bit lines.
第３図は、従来のビットラインのヒユーズの場所を示し
た半導体装置の回路図であり、（１） 、 ＜２）は回
路から、ＢＩＴ 、 ＢＩＴ線を切り離すヒユーズ、（
３）はイコライズ信号ＥＱによって動作するトランジス
タ、（４）はＢＩＴ 、 ＢＩＴのレベルを増幅する電
位差動増幅回路（以下、センスアンプという）を示す、
（５）はＢＩＴ 、 ＢＩＴ線を選択する選択回路（以
下、コラムデコーダという）を示す。FIG. 3 is a circuit diagram of a semiconductor device showing the locations of conventional bit line fuses.
3) indicates a transistor operated by the equalization signal EQ, and (4) indicates a BIT, a potential differential amplifier circuit (hereinafter referred to as a sense amplifier) that amplifies the level of the BIT.
(5) shows a selection circuit (hereinafter referred to as column decoder) for selecting BIT and BIT line.
ＬＴで救済した不良ビットラインは、ヒユーズ（１）
９ （２）をレーザによってカットして、回路とは切り
放す。ただし、ＶＢＬやセンスアンプ（４）とは、ＢＩ
Ｔ、 ＢＩＴ線共につながっている＠〔発明が解決しよ
うとする課題〕
従来の回路は以上のように構成されているため、回路よ
り切り離した不良ビットラインにリークが発生している
と、正常に動作している隣のビットラインに悪影響を及
すという問題点があった。The defective bit line relieved by LT is a fuse (1)
9 Cut (2) with a laser to separate it from the circuit. However, VBL and sense amplifier (4) are BI
Both T and BIT lines are connected @ [Problem to be solved by the invention] Since the conventional circuit is configured as described above, if a leak occurs in the defective bit line separated from the circuit, it will not work normally. There is a problem in that it adversely affects neighboring bit lines that are operating.
この発明は上記のような問題点を解決するためにｔされ
たもので、不良ビットラインによる干渉を低減する半導
体装置を得ることを目的とする。The present invention was made to solve the above-mentioned problems, and an object of the present invention is to provide a semiconductor device that reduces interference caused by defective bit lines.
この発明に係る半導体装置は、ヒユーズによりビットラ
インを電気的にフローティングにするようにしたもので
ある。In the semiconductor device according to the present invention, a bit line is made electrically floating by a fuse.
この発明においては、不良ビットラインを電気的にフロ
ーティングにして回路より切り離すことにより、隣のビ
ットラインへの干渉を減らすことができる。In this invention, interference with adjacent bit lines can be reduced by electrically floating a defective bit line and separating it from the circuit.
第１図は、この発明に係る半導体装置の一実施例を示す
ビットラインの回路図、第２図はこの発明の他の実施例
によるビットラインの回路図である。図において（１）
〜（６）は第３図の従来例（こ示したものと同等である
ので説明を省略する。（７） ＃ （８） 。FIG. 1 is a circuit diagram of a bit line showing one embodiment of a semiconductor device according to the invention, and FIG. 2 is a circuit diagram of a bit line according to another embodiment of the invention. In the figure (1)
-(6) are the same as those shown in the conventional example shown in FIG. 3, so the explanation thereof will be omitted. (7)
（９）は電気的フローティングにするためのヒユーズで
ある。(9) is a fuse for electrical floating.
次に動作について説明する。Next, the operation will be explained.
上記のように構成された半導体装置においては、不良ビ
ットラインを切り離す場合ヒユーズ（７） ９ （８）
をレーザーでカットすることにより、ｖＢＬとセンスア
ンプ（４）から完全に不良ビットラインが切り離される
ため、不良のビットラインがリークをしていてモ、ＶＢ
Ｌのレベルへの影響やセンスアンプ（４）の動作時の影
響を受けなくなるため、不良ビットラインのレベルは変
動しなくなり安定するので、隣の正常動作をしているビ
ットラインへの容量結合による干渉を押えることができ
る。In the semiconductor device configured as above, when disconnecting a defective bit line, fuse (7) 9 (8)
By cutting the defective bit line with a laser, the defective bit line is completely separated from the vBL and sense amplifier (4).
Since it is no longer affected by the L level or the operation of the sense amplifier (4), the level of the defective bit line does not fluctuate and becomes stable. Interference can be suppressed.
なお、上記実施例ではセンスアップとビットラインを切
り離すために第１図に示すヒユーズ（８）を設けたが第
２図のようにヒユーズ（９）を設けても同種の効果が得
られる。In the above embodiment, the fuse (8) shown in FIG. 1 is provided to separate the sense-up from the bit line, but the same effect can be obtained even if a fuse (9) is provided as shown in FIG. 2.
この発明によれば不良ビットラインを、ヒユーズ等によ
りＶＢＬやセンスアップと切ｂｍすことにより正常なビ
ットラインへの干渉を押えられる半導体装置を得られる
という効果がある。According to this invention, it is possible to obtain a semiconductor device in which interference with normal bit lines can be suppressed by disconnecting a defective bit line from VBL or sense-up using a fuse or the like.
第１図はこの発明に係る半導体装置の一実施例によるビ
ットラインの回路図、第２図はこの発明の他の実施例に
よるビットラインの回路図、第３図は従来のビットライ
ンの回路図である。
図において（２） ｊ （７）〜（９）はヒユーズ、（
３） ｊ （６）はトランジスタ、（４）はセンスアッ
プ、（６）はコラムデコーダである。
なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a circuit diagram of a bit line according to an embodiment of a semiconductor device according to the present invention, FIG. 2 is a circuit diagram of a bit line according to another embodiment of the invention, and FIG. 3 is a circuit diagram of a conventional bit line. It is. In the figure, (2) j (7) to (9) are fuses, (
3) j (6) is a transistor, (4) is a sense-up, and (6) is a column decoder. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.
Claims (1)
ランジスタ、又はＰ型ＭＯＳトランジスタ、あるいは両
方を用いて構成される電位差動増巾回路と複数のデータ
線、■ペアより１つを選 択するようＭＯＳトランジスタにより構成された選択回
路を有し、データ線対をプリチャージする電圧（以下、
Ｖ＿Ｂ＿Ｌという）を発生する手段を有し、ＭＯＳトラ
ンジスタを用いてデータ線対を電気的に同電位に至らし
める手段を有し、選択回路とデータ線対をＭＯＳトラン
ジスタを用いて接続する手段を有した半導体装置におい
て、Ｖ＿Ｂ＿Ｌをソースとし、■をドレインとし、かつ
イコライズ 時間をコントロールする入力を持つＭＯＳトランジスタ
ＡとＶ＿Ｂ＿Ｌをソースとしデータ線をドレインとし、
かつイコライズ時間をコントロールする入力を持つＭＯ
ＳトランジスタＢのＶ＿Ｂ＿Ｌを供給する配線に電気的
フローティングにできるように接続を切り離すことので
きる素子を有し、またデータ線、データ線上と接続され
ＭＯＳトランジスタＡ、Ｂとは反対側に配置される電位
差動増幅回路間に電気的フローティングにできるように
接続を切り離すことの出来る素子を有し、データ線対と
電位差動増幅回路間に電気的フローティングにできるよ
うに接続を切り離すことのできる素子を有することを特
徴とする半導体装置。[Claims] A potential differential amplification circuit configured using a pair of data lines connected to a memory cell, an N-type MOS transistor, a P-type MOS transistor, or both, and a plurality of data lines; (1) one from the pair; The voltage for precharging the data line pair (hereinafter referred to as
V_B_L), has means for electrically bringing the data line pair to the same potential using MOS transistors, and has means for connecting the selection circuit and the data line pair using MOS transistors. In the semiconductor device, V_B_L is a source, ■ is a drain, and MOS transistor A has an input for controlling equalization time, V_B_L is a source, a data line is a drain,
MO with input to control equalization time
It has an element that can be disconnected so that it can be electrically floating in the wiring that supplies V_B_L of S transistor B, and is connected to the data line and on the data line and placed on the opposite side from MOS transistors A and B. It has an element that can be disconnected so that it can be electrically floating between the potential differential amplification circuit, and it has an element that can be disconnected so that it can be electrically floating between the data line pair and the potential differential amplification circuit. A semiconductor device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174014A JPH0223592A (en) | 1988-07-12 | 1988-07-12 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174014A JPH0223592A (en) | 1988-07-12 | 1988-07-12 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223592A true JPH0223592A (en) | 1990-01-25 |
Family
ID=15971131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174014A Pending JPH0223592A (en) | 1988-07-12 | 1988-07-12 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223592A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03245400A (en) * | 1990-02-21 | 1991-10-31 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH0432100A (en) * | 1990-05-29 | 1992-02-04 | Sharp Corp | Semiconductor memory device |
| JPH04183000A (en) * | 1990-11-16 | 1992-06-30 | Nec Kyushu Ltd | Semiconductor memory |
| JPH056691A (en) * | 1991-06-26 | 1993-01-14 | Nec Ic Microcomput Syst Ltd | Redundant circuit of semiconductor memory |
| US5607157A (en) * | 1993-04-09 | 1997-03-04 | Sega Enterprises, Ltd. | Multi-connection device for use in game apparatus |
| JPH11120787A (en) * | 1997-05-07 | 1999-04-30 | Lsi Logic Corp | Method for testing memory operation in which self repair circuit is used and memory position is disabled forever |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178691A (en) * | 1983-03-29 | 1984-10-09 | Fujitsu Ltd | Semiconductor storage device |
-
1988
- 1988-07-12 JP JP63174014A patent/JPH0223592A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178691A (en) * | 1983-03-29 | 1984-10-09 | Fujitsu Ltd | Semiconductor storage device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03245400A (en) * | 1990-02-21 | 1991-10-31 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH0432100A (en) * | 1990-05-29 | 1992-02-04 | Sharp Corp | Semiconductor memory device |
| JPH04183000A (en) * | 1990-11-16 | 1992-06-30 | Nec Kyushu Ltd | Semiconductor memory |
| JPH056691A (en) * | 1991-06-26 | 1993-01-14 | Nec Ic Microcomput Syst Ltd | Redundant circuit of semiconductor memory |
| US5607157A (en) * | 1993-04-09 | 1997-03-04 | Sega Enterprises, Ltd. | Multi-connection device for use in game apparatus |
| JPH11120787A (en) * | 1997-05-07 | 1999-04-30 | Lsi Logic Corp | Method for testing memory operation in which self repair circuit is used and memory position is disabled forever |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6985394B2 (en) | Integrated circuit devices including input/output line pairs and precharge circuits and related memory devices | |
| US4999519A (en) | Semiconductor circuit with low power consumption having emitter-coupled logic or differential amplifier | |
| KR950030360A (en) | Semiconductor memory | |
| JPH11149793A (en) | Semiconductor storage | |
| KR950009718A (en) | High speed sense amplifier | |
| KR0129790B1 (en) | Amplifier circuit and semiconductor memory device employing the same | |
| JP2000077628A (en) | Semiconductor memory device | |
| US6275429B1 (en) | Memory device and equalizing circuit for memory device | |
| US4730133A (en) | Decoder circuit of a semiconductor memory device | |
| US5715204A (en) | Sense amplifier with hysteresis | |
| KR940007888A (en) | Semiconductor memory | |
| JPH0223592A (en) | Semiconductor device | |
| US20020003734A1 (en) | Semiconductor memory device having sense amplifier and method for driving sense amplifier | |
| KR100618066B1 (en) | Semiconductor memory device | |
| US6636453B2 (en) | Memory circuit having a plurality of memory areas | |
| KR100548560B1 (en) | Bit line precharge signal generator for a memory device | |
| US5929659A (en) | Circuit and process for sensing data | |
| KR100284150B1 (en) | Semiconductor memory | |
| KR19990016994A (en) | Semiconductor memory device | |
| EP0417973B1 (en) | Amplifier circuit having two inverters | |
| KR100228525B1 (en) | Method for sensing bit-line using dummy cell | |
| US4780853A (en) | Memory device | |
| US6046949A (en) | Semiconductor integrated circuit | |
| JP2943543B2 (en) | Semiconductor static memory | |
| US6452832B2 (en) | DRAM circuit and method of controlling the same |