JPH02235119A - 電源回路 - Google Patents
電源回路Info
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- JPH02235119A JPH02235119A JP5728989A JP5728989A JPH02235119A JP H02235119 A JPH02235119 A JP H02235119A JP 5728989 A JP5728989 A JP 5728989A JP 5728989 A JP5728989 A JP 5728989A JP H02235119 A JPH02235119 A JP H02235119A
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- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、pnp }ランジスタを直列制御素子として
用いた直列制御型の電源回路に関するものである。
用いた直列制御型の電源回路に関するものである。
pnp }ランジスタによる直列制御型の電源回路の一
例を第2図に示す。
例を第2図に示す。
この電源回路は、直流電源lと負荷2との間にpnp
}ランジスタからなる制御用トランジスタTr,のエミ
ッターコレクタ間を直列に接続した定電圧回路であり、
以下に説明するように、この制御用トランジスタTr+
のベースに流れるドライブ電流を制御することにより負
荷2に一定の出力電圧を供給するようになっている。
}ランジスタからなる制御用トランジスタTr,のエミ
ッターコレクタ間を直列に接続した定電圧回路であり、
以下に説明するように、この制御用トランジスタTr+
のベースに流れるドライブ電流を制御することにより負
荷2に一定の出力電圧を供給するようになっている。
制御用トランジスタTr+の出力側には、抵抗R.と抵
抗R2からなる分圧抵抗回路3が負荷2に並列に接続さ
れている。そして、この分圧抵抗回路3における抵抗R
1と抵抗R2との接続点は、差動アンプ4における帰還
電圧入力Bに接続されている。また、差動アンプ4にお
ける基準電圧入力Aには、基準電圧源5が接続されてい
る。従って、この差動アンプ4は、基準電圧入力Aに基
準電圧源5の基準電圧が入力されると共に、帰還電圧入
力Bに電源回路の出力電圧を分圧抵抗回路3で分圧した
帰還電圧が入力され、これら基準電圧と帰還電圧との差
を増幅して差動増幅出力C−Dから出力することになる
. 上記差動アンプ4の差動増幅出力C−Dは、前記制御用
トランジスタTr,のベースと保護回路6との間に介し
て接続され、この制御用トランジスタTrtのドライブ
電流を制御するようになっている。従って、この電源回
路は、制御用トランジスタTr+に電源回路の出力電圧
を負帰還し、前記のように負荷2に供給される出力電圧
が常に一定に保たれるようにフィードバック制御を行う
ことになる。
抗R2からなる分圧抵抗回路3が負荷2に並列に接続さ
れている。そして、この分圧抵抗回路3における抵抗R
1と抵抗R2との接続点は、差動アンプ4における帰還
電圧入力Bに接続されている。また、差動アンプ4にお
ける基準電圧入力Aには、基準電圧源5が接続されてい
る。従って、この差動アンプ4は、基準電圧入力Aに基
準電圧源5の基準電圧が入力されると共に、帰還電圧入
力Bに電源回路の出力電圧を分圧抵抗回路3で分圧した
帰還電圧が入力され、これら基準電圧と帰還電圧との差
を増幅して差動増幅出力C−Dから出力することになる
. 上記差動アンプ4の差動増幅出力C−Dは、前記制御用
トランジスタTr,のベースと保護回路6との間に介し
て接続され、この制御用トランジスタTrtのドライブ
電流を制御するようになっている。従って、この電源回
路は、制御用トランジスタTr+に電源回路の出力電圧
を負帰還し、前記のように負荷2に供給される出力電圧
が常に一定に保たれるようにフィードバック制御を行う
ことになる。
なお、上記保護回路6は、過電流保護回路、短絡保護回
路、過熱保護回路及び過電圧保護回路等からなり、この
電源回路や負荷2を保護するための回路である。
路、過熱保護回路及び過電圧保護回路等からなり、この
電源回路や負荷2を保護するための回路である。
上記電源回路における従来の差動アンプ4を第3図に基
づいて説明する。
づいて説明する。
第2図で示した基準電圧入力Aと帰還電圧入力Bは、そ
れぞれ差動増幅回路7におけるnpn }ランジスタT
r2・Tr3のベースに接続されている。
れぞれ差動増幅回路7におけるnpn }ランジスタT
r2・Tr3のベースに接続されている。
このnpn トランジスタTr.・Tr3は、ほぼ等し
い特性を有するトランジスタであり、エミックが共通の
エミッタ抵抗R3を介して接地電源GNDに接続される
と共に、各コレクタがそれぞれ第1出力線10及び第2
出力111に接続されている。また、これらの出力線1
0・11は、pnp }ランシスタT r a・Trs
からなるカレントミラー回路8を介し、さらにそれぞれ
抵抗R4 ・R5を介して電源VCCに接続されている
.この結果、差動増幅回路7は、基準電圧入力Aと帰還
電圧入力Bに入力された基準電圧と帰還電圧との差を出
力線10・11間に出力することになり、差動アンプ4
の入力段を構成する。
い特性を有するトランジスタであり、エミックが共通の
エミッタ抵抗R3を介して接地電源GNDに接続される
と共に、各コレクタがそれぞれ第1出力線10及び第2
出力111に接続されている。また、これらの出力線1
0・11は、pnp }ランシスタT r a・Trs
からなるカレントミラー回路8を介し、さらにそれぞれ
抵抗R4 ・R5を介して電源VCCに接続されている
.この結果、差動増幅回路7は、基準電圧入力Aと帰還
電圧入力Bに入力された基準電圧と帰還電圧との差を出
力線10・11間に出力することになり、差動アンプ4
の入力段を構成する。
上記差動増幅回路7におけるnpn トランジスタTr
.のコレクタに接続する第2出力線11は、ダーリント
ン回路9におけるnpn }ランジスタTr.のベース
にも接続されている。このダーリントン回路9は、2個
のロpn}ランジスタTra・Tr−rを複合接続した
回路であり、差動アンプ4の出力段を構成することにな
る.そして、このダーリントン回路9におけるnpn
トランジスタTr,のコレクタとエミッタがそれぞれ前
記差動増幅出力C−Dとなる。なお、差動増幅回路7に
おけるnpn }ランジスタTr3のコレクターヘース
間に接続されたコンデンサCは、発振防止用コンデンサ
である。
.のコレクタに接続する第2出力線11は、ダーリント
ン回路9におけるnpn }ランジスタTr.のベース
にも接続されている。このダーリントン回路9は、2個
のロpn}ランジスタTra・Tr−rを複合接続した
回路であり、差動アンプ4の出力段を構成することにな
る.そして、このダーリントン回路9におけるnpn
トランジスタTr,のコレクタとエミッタがそれぞれ前
記差動増幅出力C−Dとなる。なお、差動増幅回路7に
おけるnpn }ランジスタTr3のコレクターヘース
間に接続されたコンデンサCは、発振防止用コンデンサ
である。
上記従来の差動アンプ4の動作を説明する。
第2図に示す負荷2の変動等により電源回路の出力電圧
が所定電圧より低下した場合、分圧抵抗回路3で分圧さ
れた帰還電圧も基準電圧源5の基準電圧より低下するこ
とになる。すると、差動アンプ4は、帰還電圧入力Bに
入力された帰還電圧が基準電圧入力Aに入力された基準
電圧よりも低くなるので、差動増幅回路7におけるnp
n }ランジスタTr3のコレクターエミッタ間に流れ
る電流が減少し、ダーリントン回路9におけるnpn
}ランジスタTr=のコレ久ターエミッタ間を流れる電
流を増加させる。従って、制御用トランジスタTrlの
ドライブ電流が増加するので、出力電圧も上昇すること
になる。
が所定電圧より低下した場合、分圧抵抗回路3で分圧さ
れた帰還電圧も基準電圧源5の基準電圧より低下するこ
とになる。すると、差動アンプ4は、帰還電圧入力Bに
入力された帰還電圧が基準電圧入力Aに入力された基準
電圧よりも低くなるので、差動増幅回路7におけるnp
n }ランジスタTr3のコレクターエミッタ間に流れ
る電流が減少し、ダーリントン回路9におけるnpn
}ランジスタTr=のコレ久ターエミッタ間を流れる電
流を増加させる。従って、制御用トランジスタTrlの
ドライブ電流が増加するので、出力電圧も上昇すること
になる。
また、第2図に示す負荷2の変動等により電源回路の出
力電圧が所定電圧よりも高くなった場合には、上記帰還
電圧も基準電圧より上昇することになる。すると、差動
アンプ4は、差動増幅回路?におけるnpn }ランジ
スタTr.のコレクターエミッタ間に流れる電流が増加
され、ダーリントン回路9におけるnpn }ランジス
タTryのコレクターエミッタ間を流れる電流を減少さ
せる。従って、第2図における制御用トランジスタTr
.のドライブ電流が減少するので、出力電圧も低下する
ことになる. この結果、差動アンプ4は、電源回路の出力電圧が常に
一定に保たれるように制御用トランジスタTr.に負帰
還を加えることができる。
力電圧が所定電圧よりも高くなった場合には、上記帰還
電圧も基準電圧より上昇することになる。すると、差動
アンプ4は、差動増幅回路?におけるnpn }ランジ
スタTr.のコレクターエミッタ間に流れる電流が増加
され、ダーリントン回路9におけるnpn }ランジス
タTryのコレクターエミッタ間を流れる電流を減少さ
せる。従って、第2図における制御用トランジスタTr
.のドライブ電流が減少するので、出力電圧も低下する
ことになる. この結果、差動アンプ4は、電源回路の出力電圧が常に
一定に保たれるように制御用トランジスタTr.に負帰
還を加えることができる。
ところが、上記第3図に示す差動アンプ4を用いたので
は、温度上昇によるトランジスタのベースーエミッタ間
電圧VStの低下により、無負荷高温時に電源回路の出
力電圧が異常に上昇するという問題点が発生していた。
は、温度上昇によるトランジスタのベースーエミッタ間
電圧VStの低下により、無負荷高温時に電源回路の出
力電圧が異常に上昇するという問題点が発生していた。
即ち、トランジスタのベースーエミツタ間電圧v1■は
、負の温度特性を有し、温度の上昇に伴って電圧が低下
することになる。そこで、無負荷時に温度が上昇すると
、この電圧v0の低下により、ダーリントン回路9にお
けるnpロトランジスタTr.のベース電位が低《なる
.ところが、帰還電圧入力Bに入力される帰還電圧は、
温度にかかわらず一定となる基準電圧源5の基準電圧と
同電位に保たれるために、温度上昇が大きくなると、こ
のnpn }ランジスタTr.のベース電位よりも相対
的に高くなる。このため、差動増幅回路7におけるnp
n }ランジスタTr,がベースーコレクタ間に順方向
のバイアスを加えられて飽和するので、帰還電圧に基づ
く差動アンプ4によるフィードバック制御が働かなくな
る。
、負の温度特性を有し、温度の上昇に伴って電圧が低下
することになる。そこで、無負荷時に温度が上昇すると
、この電圧v0の低下により、ダーリントン回路9にお
けるnpロトランジスタTr.のベース電位が低《なる
.ところが、帰還電圧入力Bに入力される帰還電圧は、
温度にかかわらず一定となる基準電圧源5の基準電圧と
同電位に保たれるために、温度上昇が大きくなると、こ
のnpn }ランジスタTr.のベース電位よりも相対
的に高くなる。このため、差動増幅回路7におけるnp
n }ランジスタTr,がベースーコレクタ間に順方向
のバイアスを加えられて飽和するので、帰還電圧に基づ
く差動アンプ4によるフィードバック制御が働かなくな
る。
また、上記のようにダーリントン回路9におけるnpn
トランジスタTr.のベース電位が低下すると、カレン
トミラー回路8におけるpnpトランジスタTr5から
の流入電流が増加し、制御用トランジスタTr.のドラ
イブ電流も増加することになる。すると、電源回路の出
力電圧が上昇し、それに伴って、帰還電圧も上昇するの
で、上記npn }ランジスタTr3におけるベースー
コレクタ間の順方向バイアス電圧がさらに高くなる。そ
して、このように順方向バイアス電圧がさらに高《なる
と、npn }ランジスタTr.のベースーコレクタ間
を介して帰還電圧入力Bからもダーリントン回路9に電
流が流れ込むようになる. この結果、無負荷高温時には、差動アンプ4による制御
用トランジスタT r 1のフィードバック制御が正帰
還ループを構成することになり、電源回路の出力電圧が
直流電源lの電圧からWII御用トラ.ンジスタTr.
の飽和電圧を差し引いた値まで急上昇するという異常を
発生することになる。
トランジスタTr.のベース電位が低下すると、カレン
トミラー回路8におけるpnpトランジスタTr5から
の流入電流が増加し、制御用トランジスタTr.のドラ
イブ電流も増加することになる。すると、電源回路の出
力電圧が上昇し、それに伴って、帰還電圧も上昇するの
で、上記npn }ランジスタTr3におけるベースー
コレクタ間の順方向バイアス電圧がさらに高くなる。そ
して、このように順方向バイアス電圧がさらに高《なる
と、npn }ランジスタTr.のベースーコレクタ間
を介して帰還電圧入力Bからもダーリントン回路9に電
流が流れ込むようになる. この結果、無負荷高温時には、差動アンプ4による制御
用トランジスタT r 1のフィードバック制御が正帰
還ループを構成することになり、電源回路の出力電圧が
直流電源lの電圧からWII御用トラ.ンジスタTr.
の飽和電圧を差し引いた値まで急上昇するという異常を
発生することになる。
本発明に係る電源回路は、上記課題を解決するために、
2個のトランジスタの各ベースの入力電圧の差をそれぞ
れ一端が抵抗を介して電源に接続され他端が各コレクタ
に接続された第1出力線と第2出力線との間に出力する
差動増幅回路と、この差動増幅回路の差動出力を複合接
続された2個のトランジスタによって増幅するダーリン
トン回路とからなる差動アンプを有し、この差動アンプ
における差動増幅回路の2入力にそれぞれ出力電圧に随
伴して変化する帰還電圧と所定の基準電圧とを入力し、
ダーリントン回路の出力によってpnp}ランジスタか
らなる直列制御素子を制御することにより上記出力電圧
を基準電圧に応じた一定電圧に保つ電源回路において、
それぞれ一端が抵抗を介して電源に接続され、他端が接
地された第3出力線と第4出力線とが設けられると共に
、差動増幅回路における第1出力線が第1カレントミラ
ー回路を介して第4出力線に接続され、第2出力線が第
2カレントミラー回路を介して第3出力線に接続され、
この第3出力線の第2カレントミラー回路と接地間が第
3カレントミラー回路を介して第4出力線の第1カレン
トミラー回路と接地間に接続され、かつ、この第4出力
線における第1カレントミラー回路と第3カレントミラ
ー回路との間にダーリントン回路における初段のトラン
ジスタのベースが接続された差動アンプを有することを
特徴としている. 〔作 用〕 差動アンプにおける差動増幅回路の一方のトランジスタ
のベースに入力される基準電圧と他方のトランジスタの
ベースに入力される帰還電圧とが一致する場合には、こ
の2個のトランジスタの動作状態が等しくなり第1出力
線と第2出力線との間に差動出力が現れない. しかしながら、帰還電圧が基準電圧よりも高くなると、
この帰還電圧を入力するトランジスタを通じて第2出力
線に流れる電流が増加する。すると、第2カレントミラ
ー回路を介して第3出力線に流れる電流が増加し、さら
に第3カレントミラー回路を介して第4出力線に流れる
電流も増加することになる。ところが、第1出力線に流
れる電流は相対的に減少するので、第1カレントミラー
回路を介して第4出力線に流れる電流も減少することに
なる。従って、第4出力線におけるこれらカレントミラ
ー回路の間に接続されたダーリントン回路では、第1カ
レントミラー回路側からの電流の流入が制限されると共
に、第3カレントミラー回路側に電流を引き抜かれるこ
とになり、差動アンプの出力が低下する。
2個のトランジスタの各ベースの入力電圧の差をそれぞ
れ一端が抵抗を介して電源に接続され他端が各コレクタ
に接続された第1出力線と第2出力線との間に出力する
差動増幅回路と、この差動増幅回路の差動出力を複合接
続された2個のトランジスタによって増幅するダーリン
トン回路とからなる差動アンプを有し、この差動アンプ
における差動増幅回路の2入力にそれぞれ出力電圧に随
伴して変化する帰還電圧と所定の基準電圧とを入力し、
ダーリントン回路の出力によってpnp}ランジスタか
らなる直列制御素子を制御することにより上記出力電圧
を基準電圧に応じた一定電圧に保つ電源回路において、
それぞれ一端が抵抗を介して電源に接続され、他端が接
地された第3出力線と第4出力線とが設けられると共に
、差動増幅回路における第1出力線が第1カレントミラ
ー回路を介して第4出力線に接続され、第2出力線が第
2カレントミラー回路を介して第3出力線に接続され、
この第3出力線の第2カレントミラー回路と接地間が第
3カレントミラー回路を介して第4出力線の第1カレン
トミラー回路と接地間に接続され、かつ、この第4出力
線における第1カレントミラー回路と第3カレントミラ
ー回路との間にダーリントン回路における初段のトラン
ジスタのベースが接続された差動アンプを有することを
特徴としている. 〔作 用〕 差動アンプにおける差動増幅回路の一方のトランジスタ
のベースに入力される基準電圧と他方のトランジスタの
ベースに入力される帰還電圧とが一致する場合には、こ
の2個のトランジスタの動作状態が等しくなり第1出力
線と第2出力線との間に差動出力が現れない. しかしながら、帰還電圧が基準電圧よりも高くなると、
この帰還電圧を入力するトランジスタを通じて第2出力
線に流れる電流が増加する。すると、第2カレントミラ
ー回路を介して第3出力線に流れる電流が増加し、さら
に第3カレントミラー回路を介して第4出力線に流れる
電流も増加することになる。ところが、第1出力線に流
れる電流は相対的に減少するので、第1カレントミラー
回路を介して第4出力線に流れる電流も減少することに
なる。従って、第4出力線におけるこれらカレントミラ
ー回路の間に接続されたダーリントン回路では、第1カ
レントミラー回路側からの電流の流入が制限されると共
に、第3カレントミラー回路側に電流を引き抜かれるこ
とになり、差動アンプの出力が低下する。
また、帰還電圧が基準電圧よりも低くなると、この帰還
電圧を入力するトランジスタを通じて第2出力線に流れ
る電流が減少する。すると、第2カレントミラー回路を
介して第3出力線に流れる電流が減少し、さらに第3カ
レントミラー回路を介して第4出力線に流れる電流も減
少することになる。ところが、第1出力線に流れる電流
は相対的に増加するので、第1カレントミラー回路を介
して第4出力線に流れる電流も増加することになる。従
って、第4出力線においては第1カレントミラー回路側
からの電流が第3カレントミラー回路で制限されるので
、これらカレントミラー回路の間に接続されたダーリン
トン回路に流れ込む電流が増加し、差動アンプの出力が
向上する。
電圧を入力するトランジスタを通じて第2出力線に流れ
る電流が減少する。すると、第2カレントミラー回路を
介して第3出力線に流れる電流が減少し、さらに第3カ
レントミラー回路を介して第4出力線に流れる電流も減
少することになる。ところが、第1出力線に流れる電流
は相対的に増加するので、第1カレントミラー回路を介
して第4出力線に流れる電流も増加することになる。従
って、第4出力線においては第1カレントミラー回路側
からの電流が第3カレントミラー回路で制限されるので
、これらカレントミラー回路の間に接続されたダーリン
トン回路に流れ込む電流が増加し、差動アンプの出力が
向上する。
この結果、電源回路の直列制御素子には、この差動アン
プを介して出力電圧が負帰還されるので、この出力電圧
を基準電圧に応じた一定電圧に保つことができる。
プを介して出力電圧が負帰還されるので、この出力電圧
を基準電圧に応じた一定電圧に保つことができる。
ここで、無負荷時に温度が上昇すると、トランジスタの
ベースーエミッタ間電圧VIIEの低下により、ダーリ
ントン回路における初段のトランジスタのベース電位が
低くなる。ところが、このダーリントン回路における初
段のトランジスタのベースと差動増幅回路における帰還
電圧を入力する他方のトランジスタのコレクタとは、第
2カレントミラー回路と第3カレントミラー回路とを介
して分離されている。また、ダーリントン回路における
初段のトランジスタのベース電位は、少なくとも2段の
トランジスタを介して接地されるので、最低でも電圧■
.の2倍以上の電位を有する。これに対して、第3カレ
ントミラー回路における第4出力線側は、1段のトラン
ジスタを介して接地されるので、電圧V0以上の電位を
有する。このため、無負荷高温時にダーリントン回路に
おける初段のトランジスタのベース電位が低くなったと
しても、このダーリントン回路に電流が流入するという
おそれがなくなる. 従って、無負荷高温時に差動アンプによるフィードバッ
ク制御が正帰還となって出力電圧が異常に上昇するとい
うことがなくなる。
ベースーエミッタ間電圧VIIEの低下により、ダーリ
ントン回路における初段のトランジスタのベース電位が
低くなる。ところが、このダーリントン回路における初
段のトランジスタのベースと差動増幅回路における帰還
電圧を入力する他方のトランジスタのコレクタとは、第
2カレントミラー回路と第3カレントミラー回路とを介
して分離されている。また、ダーリントン回路における
初段のトランジスタのベース電位は、少なくとも2段の
トランジスタを介して接地されるので、最低でも電圧■
.の2倍以上の電位を有する。これに対して、第3カレ
ントミラー回路における第4出力線側は、1段のトラン
ジスタを介して接地されるので、電圧V0以上の電位を
有する。このため、無負荷高温時にダーリントン回路に
おける初段のトランジスタのベース電位が低くなったと
しても、このダーリントン回路に電流が流入するという
おそれがなくなる. 従って、無負荷高温時に差動アンプによるフィードバッ
ク制御が正帰還となって出力電圧が異常に上昇するとい
うことがなくなる。
また、上記のように第3カレントミラー回路の動作点が
低下しダイナミックレンジが拡大するので、リップル除
去率の向上を図ることができるようになる。
低下しダイナミックレンジが拡大するので、リップル除
去率の向上を図ることができるようになる。
本発明の一実施例を第1図に基づいて説明すれば、以下
の通りである。
の通りである。
本実施例では、前記第2図で例示した直列制御型の電源
回路と同じ構成のものを示す。この電源回路は、直流電
−tA1と負荷2との間にpnp }ランジスタからな
る制御用トランジスタTr+のエミソターコレクタ間を
直列に接続した定電圧回路であり、分圧抵抗回路3で分
圧した帰還電圧と基準電圧源5の基準電圧との差を差動
アンプ4で増幅して上記制御用トランジスタTrlのベ
ースに流れるドライブ電流を制御することにより、負荷
2に一定の出力電圧を供給するようになっている。
回路と同じ構成のものを示す。この電源回路は、直流電
−tA1と負荷2との間にpnp }ランジスタからな
る制御用トランジスタTr+のエミソターコレクタ間を
直列に接続した定電圧回路であり、分圧抵抗回路3で分
圧した帰還電圧と基準電圧源5の基準電圧との差を差動
アンプ4で増幅して上記制御用トランジスタTrlのベ
ースに流れるドライブ電流を制御することにより、負荷
2に一定の出力電圧を供給するようになっている。
本実施例の電源回路における差動アンプ4の構成を第1
図に基づいて説明する。なお、説明の便宜上、前記第3
図に示した従来例と同一の機能を有する構成部材には、
同じ符号を付記する。
図に基づいて説明する。なお、説明の便宜上、前記第3
図に示した従来例と同一の機能を有する構成部材には、
同じ符号を付記する。
第2図で示した基準電圧入力Aと帰還電圧入力Bは、そ
れぞれ差動増幅回路7におけるnpn }ランジスタT
r t・Tr,1のベースに接続されている。
れぞれ差動増幅回路7におけるnpn }ランジスタT
r t・Tr,1のベースに接続されている。
このnpn }ランジスタTrz・Tr,は、ほぼ等し
い特性を有するトランジスタであり、エミッタが共通の
エミッタ抵抗R,を介して接地電源GNDに接続されて
いる。二〇差動増幅回路7におけるnpnトランジスタ
Trzのコレクタは、一端が抵抗Rl+を介して電源V
CCに接続された第1出力線lOの他端に接続されてい
る。また、npn }ランジスタTr.のコレクタは、
一端が抵抗RI2を介して電源VCCに接続された第2
出力線11の他端に接続されている。従って、この差動
増幅回路7は、基準電圧入力Aと帰還電圧入力Bに入力
された基準電圧と帰還電圧との差を第1出力線10と第
2出力線11との間に出力することになり、差動アンプ
4の入力段を構成する。なお、この差動増幅回路7は、
エミッタ抵抗R,に代えて定電流回路を接続することも
できる。
い特性を有するトランジスタであり、エミッタが共通の
エミッタ抵抗R,を介して接地電源GNDに接続されて
いる。二〇差動増幅回路7におけるnpnトランジスタ
Trzのコレクタは、一端が抵抗Rl+を介して電源V
CCに接続された第1出力線lOの他端に接続されてい
る。また、npn }ランジスタTr.のコレクタは、
一端が抵抗RI2を介して電源VCCに接続された第2
出力線11の他端に接続されている。従って、この差動
増幅回路7は、基準電圧入力Aと帰還電圧入力Bに入力
された基準電圧と帰還電圧との差を第1出力線10と第
2出力線11との間に出力することになり、差動アンプ
4の入力段を構成する。なお、この差動増幅回路7は、
エミッタ抵抗R,に代えて定電流回路を接続することも
できる。
?記差動増輻回路7におけるnpn }ランジスタTr
zのコレクタに接続する第1出力線10は、第1カレン
トミラー回路12を介して第4出力線16に接続されて
いる。また、npn トランジスタTr3のコレクタに
接続する第2出,力線11は、第2カレントミラー回路
13を介して第3出力線15に接続されている。この第
3出力線15は、一端が抵抗Rlffを介して電源VC
Cに接続されると共に、他端が接地電源GNDに接続さ
れた回路である。
zのコレクタに接続する第1出力線10は、第1カレン
トミラー回路12を介して第4出力線16に接続されて
いる。また、npn トランジスタTr3のコレクタに
接続する第2出,力線11は、第2カレントミラー回路
13を介して第3出力線15に接続されている。この第
3出力線15は、一端が抵抗Rlffを介して電源VC
Cに接続されると共に、他端が接地電源GNDに接続さ
れた回路である。
また、第4出力線16は、一端が抵抗Rl4を介して電
源VCCに接続されると共に、他端が接地電源GNDに
接続された回路である。そして、これら第3出力線l5
と第4出力線16とは、それぞれ第2カレントミラー回
路13より接地電源GND側と第1カレントミラー回路
12より接地電源GNDとが第3カレントミラー回路1
4を介して接続されている。
源VCCに接続されると共に、他端が接地電源GNDに
接続された回路である。そして、これら第3出力線l5
と第4出力線16とは、それぞれ第2カレントミラー回
路13より接地電源GND側と第1カレントミラー回路
12より接地電源GNDとが第3カレントミラー回路1
4を介して接続されている。
第1カレントミラー回路12は、互いにベース同士が接
続された2個のpnp トランジスタTr.・Tr+■
によって構成され、pnp }ランジスタTrll の
コレクターエミッタ間が第1出力線10上に介入される
と共に、pnpトランジスタTr+zのコレクターエミ
ッタ間が第4出力線I6上に介入されている。また、こ
のpnp }ランジスタTr,,は、コレクターベース
間が接続されている。従って、第4出力線16には、こ
の第1カレントミラー回路12によって第1出力線10
と等しい電流が流れ込む。
続された2個のpnp トランジスタTr.・Tr+■
によって構成され、pnp }ランジスタTrll の
コレクターエミッタ間が第1出力線10上に介入される
と共に、pnpトランジスタTr+zのコレクターエミ
ッタ間が第4出力線I6上に介入されている。また、こ
のpnp }ランジスタTr,,は、コレクターベース
間が接続されている。従って、第4出力線16には、こ
の第1カレントミラー回路12によって第1出力線10
と等しい電流が流れ込む。
第2カレントミラー回路13は、互いにベース同士が接
続された2個のpnp トランジスタTr口・Tr,.
によって構成され、pnp }ランジスタTrl3のコ
レクターエミッタ間が第2出力線11上に介入されると
共に、pnp }ランジスタTrzのコレクターエミッ
タ間が第3出力線15上に介入されている。また、この
pnp }ランジスタTrHは、コレクターベース間が
接続されている。従って、第3出力i15には、この第
2カレントミラー回路13によって第2出力線1lと等
しい電流が流れ込む。
続された2個のpnp トランジスタTr口・Tr,.
によって構成され、pnp }ランジスタTrl3のコ
レクターエミッタ間が第2出力線11上に介入されると
共に、pnp }ランジスタTrzのコレクターエミッ
タ間が第3出力線15上に介入されている。また、この
pnp }ランジスタTrHは、コレクターベース間が
接続されている。従って、第3出力i15には、この第
2カレントミラー回路13によって第2出力線1lと等
しい電流が流れ込む。
第3カレントミラー回路14は、抵抗RIS及び抵抗R
l&を介して互いにベース同士が接続された2個のnp
n }ランジスタTrH ・Tr..によって構成さ
れ、npn トランジスタTr.,のコレクターエミッ
タ間が第3出力線15上の第2カレントミラー回路13
より接地電源GND側に介入されると共に、npnトラ
ンジスタT r r hのコレクターエミンタ間が第4
出力線16上の第1カレントミラー回路.1 2より接
地電源GND側に介入されている。
l&を介して互いにベース同士が接続された2個のnp
n }ランジスタTrH ・Tr..によって構成さ
れ、npn トランジスタTr.,のコレクターエミッ
タ間が第3出力線15上の第2カレントミラー回路13
より接地電源GND側に介入されると共に、npnトラ
ンジスタT r r hのコレクターエミンタ間が第4
出力線16上の第1カレントミラー回路.1 2より接
地電源GND側に介入されている。
また、このnpn }ランジスタTr.5のコルクタは
、抵抗R+5と抵抗Rl6との接続点に接続されている
。従って、第4出力線l6には、この第3カレントミラ
ー回路14によって第3出力線I5と等しい電流が流れ
る。なお、第3カレントミラー回路14におけるnpn
}ランジスタT r r hのコレクターベース間に
接続されたコンデンサCは、発振防止用コンデンサであ
る。
、抵抗R+5と抵抗Rl6との接続点に接続されている
。従って、第4出力線l6には、この第3カレントミラ
ー回路14によって第3出力線I5と等しい電流が流れ
る。なお、第3カレントミラー回路14におけるnpn
}ランジスタT r r hのコレクターベース間に
接続されたコンデンサCは、発振防止用コンデンサであ
る。
上記第4出力線16における第1カレントミラー回路1
2と第3カレントミラー回路14との間には、ダーリン
トン回路9におけるnpn }ランジスタTr,のベー
スが接続されている。このダーリントン回路9は、2個
のnpn }ランジスタTr6・Tryを複合接続した
回路であり、、差動アンプ4の出力段を構成することに
なる。そして、このダーリントン回路9におけるnpn
}ランジスタTr7のコレクタとエミッタがそれぞれ
差動アンプ4の差動増幅出力C−Dとなる.なお、この
ダーリントン回路9におけるnpn }ランジスタTr
.のエミッタとnpn }ランジスタTr,のエミッタ
との間に接続された抵抗Rl?は、ブリーダ抵抗である
。
2と第3カレントミラー回路14との間には、ダーリン
トン回路9におけるnpn }ランジスタTr,のベー
スが接続されている。このダーリントン回路9は、2個
のnpn }ランジスタTr6・Tryを複合接続した
回路であり、、差動アンプ4の出力段を構成することに
なる。そして、このダーリントン回路9におけるnpn
}ランジスタTr7のコレクタとエミッタがそれぞれ
差動アンプ4の差動増幅出力C−Dとなる.なお、この
ダーリントン回路9におけるnpn }ランジスタTr
.のエミッタとnpn }ランジスタTr,のエミッタ
との間に接続された抵抗Rl?は、ブリーダ抵抗である
。
上記のように差動アンプ4が構成された電源回路の動作
を説明する. 第2図に示す負荷2の変動等により電源回路の出力電圧
が所定電圧よりも高くなると、分圧抵抗回路3で分圧さ
れた帰還電圧も基準電圧源5の基準電圧より上昇するこ
とになる。
を説明する. 第2図に示す負荷2の変動等により電源回路の出力電圧
が所定電圧よりも高くなると、分圧抵抗回路3で分圧さ
れた帰還電圧も基準電圧源5の基準電圧より上昇するこ
とになる。
すると、差動アンプ4では、帰還電圧入力Bに入力され
た帰還電圧が基準電圧入力Aに入力された基準電圧より
も高くなるので、差動増幅回路7におけるnpn }ラ
ンジスタTr.のコレクターエミッタ間に流れる電流が
増加し、第2出力線1工に流れる電流も増加する。この
ため、第2カレントミラー回路l3により第3出力線1
5に流れ込む電流が増加し、さらに第3カレントミラー
回路14により第4出力線16に流れる電流も増加する
.ところが、差動増幅回路7におけるnpn }ランジ
スタTrzのコレクターエミッタ間を通じて第1出力線
10に流れる電流が相対的に減少するので、第1カレン
トミラー回路l2により第4出力線16に流れ込む電流
も減少することになる。従って、第4出力線16におけ
るこれらカレントミラー回路12・14との間に接続さ
れたダーリントン回路9は、第1カレントミラー回路1
2側からの電流の流入が制限されると共に、第3カレン
トミラー回路工4側に電流を引き抜かれることになり、
差動アンプ4における差動増幅出力C−Dに流れるドラ
イブ電流を減少させる。
た帰還電圧が基準電圧入力Aに入力された基準電圧より
も高くなるので、差動増幅回路7におけるnpn }ラ
ンジスタTr.のコレクターエミッタ間に流れる電流が
増加し、第2出力線1工に流れる電流も増加する。この
ため、第2カレントミラー回路l3により第3出力線1
5に流れ込む電流が増加し、さらに第3カレントミラー
回路14により第4出力線16に流れる電流も増加する
.ところが、差動増幅回路7におけるnpn }ランジ
スタTrzのコレクターエミッタ間を通じて第1出力線
10に流れる電流が相対的に減少するので、第1カレン
トミラー回路l2により第4出力線16に流れ込む電流
も減少することになる。従って、第4出力線16におけ
るこれらカレントミラー回路12・14との間に接続さ
れたダーリントン回路9は、第1カレントミラー回路1
2側からの電流の流入が制限されると共に、第3カレン
トミラー回路工4側に電流を引き抜かれることになり、
差動アンプ4における差動増幅出力C−Dに流れるドラ
イブ電流を減少させる。
また、第2図に示す負荷2の変動等により電源回路の出
力電圧が所定電圧よりも低くなると、分圧抵抗回路3で
分圧された帰還電圧も基準電圧源5の基準電圧より低下
することになる。
力電圧が所定電圧よりも低くなると、分圧抵抗回路3で
分圧された帰還電圧も基準電圧源5の基準電圧より低下
することになる。
すると、差動アンプ4では、帰還電圧入力Bに入力され
た帰還電圧が基準電圧入力Aに入力された基準電圧より
も低くなるので、差動増幅回路7におけるnpn }ラ
ンジスタTrsのコレクターエミッタ間に流れる電流が
減少し、第2出力41111に流れる電流も減少する.
このため、第2カレントミラー回路13により第3出力
線l5に流れ込む電流が減少し、さらに第3カレントミ
ラー回路14により第4出力線16に流れる電流も減少
する.ところが、差動増幅回路7におけるnpn }ラ
ンジスタTr.のコレクターエミッタ間を通じて第1出
力線10に流れる電流が相対的に増加するので、第1カ
レントミラー回路l2により第4出力線16に流れ込む
電流も増加することになる。従って、第4出力線16に
おいては第1カレントミラー回路l2での電流増加が第
3カレントミラー回路14で制限されるので、これらカ
レントミラー回路12・14との間に接続されたダーリ
ントン回路9に流れ込む電流が増加し、差動アンプ4に
おける差動増幅出力C−Dに流れるドライブ電流を増加
させる。
た帰還電圧が基準電圧入力Aに入力された基準電圧より
も低くなるので、差動増幅回路7におけるnpn }ラ
ンジスタTrsのコレクターエミッタ間に流れる電流が
減少し、第2出力41111に流れる電流も減少する.
このため、第2カレントミラー回路13により第3出力
線l5に流れ込む電流が減少し、さらに第3カレントミ
ラー回路14により第4出力線16に流れる電流も減少
する.ところが、差動増幅回路7におけるnpn }ラ
ンジスタTr.のコレクターエミッタ間を通じて第1出
力線10に流れる電流が相対的に増加するので、第1カ
レントミラー回路l2により第4出力線16に流れ込む
電流も増加することになる。従って、第4出力線16に
おいては第1カレントミラー回路l2での電流増加が第
3カレントミラー回路14で制限されるので、これらカ
レントミラー回路12・14との間に接続されたダーリ
ントン回路9に流れ込む電流が増加し、差動アンプ4に
おける差動増幅出力C−Dに流れるドライブ電流を増加
させる。
この結果、差動アンプ4は、従来と同様に電源回路の出
力電圧が常に一定に保たれるように、第2図に示す制御
用トランジスタTr.に負帰還のフィードバック制御を
加えることができる。
力電圧が常に一定に保たれるように、第2図に示す制御
用トランジスタTr.に負帰還のフィードバック制御を
加えることができる。
ここで、無負荷時に温度が上昇すると、トランジスタの
ベースーエミッタ間電圧VIIEの低下により、ダーリ
ントン回路9におけるnpn トランジスタTr.のベ
ース電位が低《なる。ところが、このロpnトランジス
タTr6のベースと差動増幅回路7において帰還電圧を
入力するnpn トランジスタTr3のコレクタとは、
第2カレントミラー回路13と第3カレントミラー回路
14を介して分離されている。また、ダーリントン回路
9におけるnpnトランジスタTrhのベース電位は、
少なくとも2段のnpn トランジスタTra・Trv
を介して接地されるので、最低でも電圧V.Eの2倍以
上の電位を有する。これに対して、第3カレントミラー
回路14におけるnpn }ランジスタTr..のコレ
クタは、1段のnpn トランジスタTr,.を介して
接地されるので、電圧■.以上の電位を有する。このた
め、温度上昇によりダーリントン回路9におけるnpn
}ランジスタTrhのベース電位が低くなったとして
も、このダーリントン回路9に差動増幅回路7における
npn }ランジスタTr.や第3カレントミラー回路
14側から電流が流入することがない。
ベースーエミッタ間電圧VIIEの低下により、ダーリ
ントン回路9におけるnpn トランジスタTr.のベ
ース電位が低《なる。ところが、このロpnトランジス
タTr6のベースと差動増幅回路7において帰還電圧を
入力するnpn トランジスタTr3のコレクタとは、
第2カレントミラー回路13と第3カレントミラー回路
14を介して分離されている。また、ダーリントン回路
9におけるnpnトランジスタTrhのベース電位は、
少なくとも2段のnpn トランジスタTra・Trv
を介して接地されるので、最低でも電圧V.Eの2倍以
上の電位を有する。これに対して、第3カレントミラー
回路14におけるnpn }ランジスタTr..のコレ
クタは、1段のnpn トランジスタTr,.を介して
接地されるので、電圧■.以上の電位を有する。このた
め、温度上昇によりダーリントン回路9におけるnpn
}ランジスタTrhのベース電位が低くなったとして
も、このダーリントン回路9に差動増幅回路7における
npn }ランジスタTr.や第3カレントミラー回路
14側から電流が流入することがない。
従って、無負荷高温時に差動アンプ4によるフィードバ
ック制御が正帰還となって出力電圧が異常に上昇すると
いうことがなくなる。
ック制御が正帰還となって出力電圧が異常に上昇すると
いうことがなくなる。
また、上記のように第3カレントミラー回路14の動作
点が低下しダイナミックレンジが拡大するので、リップ
ル除去率の向上を図ることができるようになる。
点が低下しダイナミックレンジが拡大するので、リップ
ル除去率の向上を図ることができるようになる。
本発明に係る電源回路は、以上のように、2個のトラン
ジスタの各ベースの入力電圧の差をそれぞれ一端が抵抗
を介して電源に接続され他端が各コレクタに接続された
第1出力線と第2出力線との間に出力する差動増幅回路
と、この差動増幅回路の差動出力を複合接続された2個
のトランジスタによって増幅するダーリントン回路とか
らなる差動アンプを有し、この差動アンプにおける差動
増幅回路の2入力にそれぞれ出力電圧に随伴して変化す
る帰還電圧と所定の基準電圧とを入力し、ダーリントン
回路の出力によってpnp トランジスタからなる直列
制御素子を制御することにより上記出力電圧を基準電圧
に応じた一定電圧に保つ電源回路において、それぞれ一
端が抵抗を介して電源に接続され、他端が接地された第
3出力線と第4出力線とが設けられると共に、差動増幅
回路における第1出力線が第1カレントミラー回路を介
して第4出力線に接続され、第2出力線が第2カレント
ミラー回路を介して第3出力線に接続され、この第3出
力線の第2カレントミラー回路と接地間が第3カレント
ミラー回路を介して第4出力線の第1カレントミラー回
路と接地間に接続され、かつ、この第4出力線における
第1カレントミラー回路と第3カレントミラー回路との
間にダーリントン回路における初段のトランジスタのべ
一スが接続された差動アンプを有する構成をなしている
。
ジスタの各ベースの入力電圧の差をそれぞれ一端が抵抗
を介して電源に接続され他端が各コレクタに接続された
第1出力線と第2出力線との間に出力する差動増幅回路
と、この差動増幅回路の差動出力を複合接続された2個
のトランジスタによって増幅するダーリントン回路とか
らなる差動アンプを有し、この差動アンプにおける差動
増幅回路の2入力にそれぞれ出力電圧に随伴して変化す
る帰還電圧と所定の基準電圧とを入力し、ダーリントン
回路の出力によってpnp トランジスタからなる直列
制御素子を制御することにより上記出力電圧を基準電圧
に応じた一定電圧に保つ電源回路において、それぞれ一
端が抵抗を介して電源に接続され、他端が接地された第
3出力線と第4出力線とが設けられると共に、差動増幅
回路における第1出力線が第1カレントミラー回路を介
して第4出力線に接続され、第2出力線が第2カレント
ミラー回路を介して第3出力線に接続され、この第3出
力線の第2カレントミラー回路と接地間が第3カレント
ミラー回路を介して第4出力線の第1カレントミラー回
路と接地間に接続され、かつ、この第4出力線における
第1カレントミラー回路と第3カレントミラー回路との
間にダーリントン回路における初段のトランジスタのべ
一スが接続された差動アンプを有する構成をなしている
。
これにより、ダーリントン回路と差動増幅回路とが2段
のカレントミラー回路を介して分離されると共に、ダー
リントン回路の入力の電位が第4出力線に接続する第3
カレントミラー回路の電位に対して十分な余裕を持つ・
ことになる。このため、無負荷高温時に差動アンプによ
るフィードバック制御が正帰還となって出力電圧が異常
に上昇するということがなくなる。また、第3カレント
ミラー回路の動作点が低下しダイナミックレンジが拡大
する。
のカレントミラー回路を介して分離されると共に、ダー
リントン回路の入力の電位が第4出力線に接続する第3
カレントミラー回路の電位に対して十分な余裕を持つ・
ことになる。このため、無負荷高温時に差動アンプによ
るフィードバック制御が正帰還となって出力電圧が異常
に上昇するということがなくなる。また、第3カレント
ミラー回路の動作点が低下しダイナミックレンジが拡大
する。
従って、本発明の電源回路は、無負荷高温時の異常な電
圧上昇を防止することができるという効果を奏する。ま
た、ダイナミックレンジの拡大により、リップル除去率
の向上を図ることができるという効果も併せて奏する。
圧上昇を防止することができるという効果を奏する。ま
た、ダイナミックレンジの拡大により、リップル除去率
の向上を図ることができるという効果も併せて奏する。
第1図は本発明の一実施例を示すものであって、電源回
路における差動アンプの回路図である。 第2図は電源回路の回路図である。第3図は従来例を示
すものであって、電源回路における差動アンプの回路図
である。 4は差動アンプ、7は差動増幅回路、9はダーリントン
回路、10は第1出力線、11は第2出力線、12は第
1カレントミラー回路、13は第2カレントミラー回路
、14は第3カレントミラー回路、15は第3出力線、
16は第4出力線、Tr,は制御用トランジスタ(直列
制御.素子)、Tr2はnpロトランジスタ(差動増幅
回路のトランジスタ)、Tr..はnpn }ランジス
タ(差動増幅回路のトランジスタ)、Tr=はnpn
}ランジスタ(ダーリントン回ハの初段のトランジスタ
)、Tr7はnpnトランジスタ(ダーリントン回路の
トランジスタ)、RIIは抵抗(第1出力線に接続され
た抵抗)、Rl!は抵抗(第2出力線に接続された抵抗
)、R+aは抵抗(第3出力線に接続された抵抗)、R
14は抵抗(第4出力線に接続された抵抗)、■.は電
源、GNDは接地電源(接地)である。
路における差動アンプの回路図である。 第2図は電源回路の回路図である。第3図は従来例を示
すものであって、電源回路における差動アンプの回路図
である。 4は差動アンプ、7は差動増幅回路、9はダーリントン
回路、10は第1出力線、11は第2出力線、12は第
1カレントミラー回路、13は第2カレントミラー回路
、14は第3カレントミラー回路、15は第3出力線、
16は第4出力線、Tr,は制御用トランジスタ(直列
制御.素子)、Tr2はnpロトランジスタ(差動増幅
回路のトランジスタ)、Tr..はnpn }ランジス
タ(差動増幅回路のトランジスタ)、Tr=はnpn
}ランジスタ(ダーリントン回ハの初段のトランジスタ
)、Tr7はnpnトランジスタ(ダーリントン回路の
トランジスタ)、RIIは抵抗(第1出力線に接続され
た抵抗)、Rl!は抵抗(第2出力線に接続された抵抗
)、R+aは抵抗(第3出力線に接続された抵抗)、R
14は抵抗(第4出力線に接続された抵抗)、■.は電
源、GNDは接地電源(接地)である。
Claims (1)
- 1、2個のトランジスタの各ベースの入力電圧の差をそ
れぞれ一端が抵抗を介して電源に接続され他端が各コレ
クタに接続された第1出力線と第2出力線との間に出力
する差動増幅回路と、この差動増幅回路の差動出力を複
合接続された2個のトランジスタによって増幅するダー
リントン回路とからなる差動アンプを有し、この差動ア
ンプにおける差動増幅回路の2入力にそれぞれ出力電圧
に随伴して変化する帰還電圧と所定の基準電圧とを入力
し、ダーリントン回路の出力によってpnpトランジス
タからなる直列制御素子を制御することにより上記出力
電圧を基準電圧に応じた一定電圧に保つ電源回路におい
て、それぞれ一端が抵抗を介して電源に接続され、他端
が接地された第3出力線と第4出力線とが設けられると
共に、差動増幅回路における第1出力線が第1カレント
ミラー回路を介して第4出力線に接続され、第2出力線
が第2カレントミラー回路を介して第3出力線に接続さ
れ、この第3出力線の第2カレントミラー回路と接地間
が第3カレントミラー回路を介して第4出力線の第1カ
レントミラー回路と接地間に接続され、かつ、この第4
出力線における第1カレントミラー回路と第3カレント
ミラー回路との間にダーリントン回路における初段のト
ランジスタのベースが接続された差動アンプを有するこ
とを特徴とする電源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5728989A JPH02235119A (ja) | 1989-03-09 | 1989-03-09 | 電源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5728989A JPH02235119A (ja) | 1989-03-09 | 1989-03-09 | 電源回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02235119A true JPH02235119A (ja) | 1990-09-18 |
Family
ID=13051393
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5728989A Pending JPH02235119A (ja) | 1989-03-09 | 1989-03-09 | 電源回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02235119A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006099500A (ja) * | 2004-09-30 | 2006-04-13 | Mitsumi Electric Co Ltd | レギュレータ回路 |
US7675725B2 (en) | 2006-11-13 | 2010-03-09 | Sharp Kabushiki Kaisha | Constant voltage output circuit |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5342141B2 (ja) * | 1974-08-20 | 1978-11-09 | ||
JPS59182757A (ja) * | 1983-04-01 | 1984-10-17 | Fuji Xerox Co Ltd | サ−マルプリンテイングヘツド用電源装置 |
-
1989
- 1989-03-09 JP JP5728989A patent/JPH02235119A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5342141B2 (ja) * | 1974-08-20 | 1978-11-09 | ||
JPS59182757A (ja) * | 1983-04-01 | 1984-10-17 | Fuji Xerox Co Ltd | サ−マルプリンテイングヘツド用電源装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2006099500A (ja) * | 2004-09-30 | 2006-04-13 | Mitsumi Electric Co Ltd | レギュレータ回路 |
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