JP2845065B2 - オペアンプ - Google Patents
オペアンプInfo
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Description
【０００１】
【産業上の利用分野】本発明はオペアンプに関し、特に
高電位に対する出力短絡保護回路を有するオペアンプに
関する。
高電位に対する出力短絡保護回路を有するオペアンプに
関する。
【０００２】
【従来の技術】従来の半導体集積回路のオペアンプにお
いては、出力回路に高電位に対応する出力短絡保護回路
が設けられることがある。図３は、そのオペアンプの一
例を示す回路図であるが、このような従来のオペアンプ
は、反転入力端子１０７、非反転入力端子１０８、出力
端子１０９および負荷抵抗６８に対応して、バイアス供
給回路４１、抵抗４２、４８および４９、ＰＮＰトラン
ジスタ４３〜４５、およびＮＰＮトランジスタ４６およ
び４７を含む入力段の差動増幅回路４０と、ＮＰＮトラ
ンジスタ５１および５２、電流源５３、抵抗５４および
５５を含む利得回路５０と、利得回路５０に対して並列
接続される位相補償用コンデンサ５６と、電流源５８、
ダイオード５９および６０、ＰＮＰトランジスタ６１、
６３および６５、ＮＰＮトランジスタ６２、６６および
６７、および抵抗６４を含む出力回路５７とを備えて構
成されている。
いては、出力回路に高電位に対応する出力短絡保護回路
が設けられることがある。図３は、そのオペアンプの一
例を示す回路図であるが、このような従来のオペアンプ
は、反転入力端子１０７、非反転入力端子１０８、出力
端子１０９および負荷抵抗６８に対応して、バイアス供
給回路４１、抵抗４２、４８および４９、ＰＮＰトラン
ジスタ４３〜４５、およびＮＰＮトランジスタ４６およ
び４７を含む入力段の差動増幅回路４０と、ＮＰＮトラ
ンジスタ５１および５２、電流源５３、抵抗５４および
５５を含む利得回路５０と、利得回路５０に対して並列
接続される位相補償用コンデンサ５６と、電流源５８、
ダイオード５９および６０、ＰＮＰトランジスタ６１、
６３および６５、ＮＰＮトランジスタ６２、６６および
６７、および抵抗６４を含む出力回路５７とを備えて構
成されている。
【０００３】図３において、高位側電源＋Ｖccを正電源
とし、低位側電源−Ｖccを負電源とする。バイアス供給
回路４１からは、差動増幅回路４０の電流値を設定する
ためのバイアス電圧が、ＰＮＰトランジスタ４３に与え
られており、反転入力端子１０６および非反転入力端子
１０８より入力される入力信号は、差動増幅回路４０に
より増幅されて、利得回路５０に含まれるＮＰＮトラン
ジスタ５１のゲートに入力される。また、差動増幅回路
４０の出力端は、出力回路５７に含まれるＮＰＮトラン
ジスタ６６のコレクタに接続されている。利得回路５０
の入力端と出力端との間には、位相補償用コンデンサ５
６が接続されており、この利得回路５０を介して、所定
レベルの信号が出力されて、出力回路５７に含まれるＰ
ＮＰトランジスタ６１のゲートに入力される。
とし、低位側電源−Ｖccを負電源とする。バイアス供給
回路４１からは、差動増幅回路４０の電流値を設定する
ためのバイアス電圧が、ＰＮＰトランジスタ４３に与え
られており、反転入力端子１０６および非反転入力端子
１０８より入力される入力信号は、差動増幅回路４０に
より増幅されて、利得回路５０に含まれるＮＰＮトラン
ジスタ５１のゲートに入力される。また、差動増幅回路
４０の出力端は、出力回路５７に含まれるＮＰＮトラン
ジスタ６６のコレクタに接続されている。利得回路５０
の入力端と出力端との間には、位相補償用コンデンサ５
６が接続されており、この利得回路５０を介して、所定
レベルの信号が出力されて、出力回路５７に含まれるＰ
ＮＰトランジスタ６１のゲートに入力される。
【０００４】また、出力回路５７においては、当該出力
回路５７に含まれる抵抗６４、ＰＮＰトランジスタ６
３、ＮＰＮトランジスタ６６および６７により高電位に
対する出力短絡回路が形成されており、抵抗６４は、高
電位に対応する出力短絡電流を検出するための抵抗とし
て機能している。この抵抗６４の抵抗値Ｒ64は、次式に
より求められるが、通常は２０〜５０Ω程度の値に設定
されている。
回路５７に含まれる抵抗６４、ＰＮＰトランジスタ６
３、ＮＰＮトランジスタ６６および６７により高電位に
対する出力短絡回路が形成されており、抵抗６４は、高
電位に対応する出力短絡電流を検出するための抵抗とし
て機能している。この抵抗６４の抵抗値Ｒ64は、次式に
より求められるが、通常は２０〜５０Ω程度の値に設定
されている。
【０００５】 Ｒ64＝ＶBE63(ON)／Ｉoshort ……………………(1) 但し、ＶBE63(ON)：ＰＮＰトランジスタがＯＮするＶBE
の値 Ｉoshort ：高電位に対応する出力短絡電流 上記のＩoshortの値は、通常の使用状態において負荷抵
抗６８に流れる出力電流ＩL の値の数倍の電流値に設定
される。
の値 Ｉoshort ：高電位に対応する出力短絡電流 上記のＩoshortの値は、通常の使用状態において負荷抵
抗６８に流れる出力電流ＩL の値の数倍の電流値に設定
される。
【０００６】出力端子１０３が接地電位よりも低電位に
ある時には、出力電流ＩL は抵抗６４を流れているが、
通常の状態においてはＩoshortの電流値よりも小さいた
め、抵抗６４による電圧降下Ｖ64は、次式にて与えられ
る。
ある時には、出力電流ＩL は抵抗６４を流れているが、
通常の状態においてはＩoshortの電流値よりも小さいた
め、抵抗６４による電圧降下Ｖ64は、次式にて与えられ
る。
【０００７】 Ｖ64＝Ｒ64・ＩL ＜ＶBE63(ON) …………………(2) 従って、ＰＮＰトランジスタ６３の存在が無視すること
ができる。
ができる。
【０００８】次に、出力端子１０３の電位を、出力回路
５７におけるＮＰＮトランジスタ６２にエミッタ電流が
流れない程度の高電位に設定した場合、例えば高位側電
源＋Ｖccに短絡させた状態においては、出力電流ＩL が
増大してＩoshortに到達し、抵抗６４による電圧降下Ｖ
64は次式のようになる。 Ｖ64＝Ｒ64・Ｉoshort＝ＶBE63(ON) ……………(3) これにより、ＰＮＰトランジスタ６３はオンの状態とな
る。ＮＰＮトランジスタ６６とＮＰＮトランジスタ６７
はカレントミラー回路を形成しているために、ＰＮＰト
ランジスタ６３のコレクタ電流と同じ大きさの電流が、
ＮＰＮトランジスタ６６および６７のコレクタ電流とし
て流れて、利得回路４０の入力部を形成するＮＰＮトラ
ンジスタ５１のベース電流が引き抜かれる。これによ
り、ＮＰＮトランジスタ５１および５２と、ＰＮＰトラ
ンジスタ６１および６５がオフの状態となり、出力端子
１０３が高電位に短絡する状態におけるＰＮＰトランジ
スタ６５の破壊が防止される。
５７におけるＮＰＮトランジスタ６２にエミッタ電流が
流れない程度の高電位に設定した場合、例えば高位側電
源＋Ｖccに短絡させた状態においては、出力電流ＩL が
増大してＩoshortに到達し、抵抗６４による電圧降下Ｖ
64は次式のようになる。 Ｖ64＝Ｒ64・Ｉoshort＝ＶBE63(ON) ……………(3) これにより、ＰＮＰトランジスタ６３はオンの状態とな
る。ＮＰＮトランジスタ６６とＮＰＮトランジスタ６７
はカレントミラー回路を形成しているために、ＰＮＰト
ランジスタ６３のコレクタ電流と同じ大きさの電流が、
ＮＰＮトランジスタ６６および６７のコレクタ電流とし
て流れて、利得回路４０の入力部を形成するＮＰＮトラ
ンジスタ５１のベース電流が引き抜かれる。これによ
り、ＮＰＮトランジスタ５１および５２と、ＰＮＰトラ
ンジスタ６１および６５がオフの状態となり、出力端子
１０３が高電位に短絡する状態におけるＰＮＰトランジ
スタ６５の破壊が防止される。
【０００９】今、入力電圧ＶI および出力電圧ＶO を図
３に示されるように設定し、入力電圧ＶＩを０Ｖから低
下させると、出力電圧ＶO は次式により与えられる。
３に示されるように設定し、入力電圧ＶＩを０Ｖから低
下させると、出力電圧ＶO は次式により与えられる。
【００１０】 ＶO ＝（ＶI ＋ＶBE61＋ＶBE65）ＲL ／（Ｒ64＋ＲL ）…………(4) 但し、ＶBE61：ＰＮＰトランジスタ６１のＶBEの値 ＶBE65：ＰＮＰトランジスタ６５のＶBEの値 従って、(4) 式における傾きはＲL ／（Ｒ64＋ＲL ）の
直線となる。入力電圧ＶI を低位側電源−Ｖccにした時
の出力電圧ＶO の最小値ＶOMINは、次式により示され
る。
直線となる。入力電圧ＶI を低位側電源−Ｖccにした時
の出力電圧ＶO の最小値ＶOMINは、次式により示され
る。
【００１１】 ＶOMIN＝（＋Ｖcc＋ＶBE61＋ＶBE65）ＲL ／（Ｒ64＋ＲL ）……(5)
【発明が解決しようとする課題】上述した従来の出力短
絡保護回路が設けられているオペアンプにおいては、前
記(5) 式に示されるように、抵抗６４により出力電圧の
下限が制限されるが、このことは、(5) 式よりも明らか
なように、特に負荷抵抗６８の抵抗値ＲL の値が小さく
なるに従って更に強まり、オペアンプのダイナミックレ
ンジを低下させるという欠点がある。
絡保護回路が設けられているオペアンプにおいては、前
記(5) 式に示されるように、抵抗６４により出力電圧の
下限が制限されるが、このことは、(5) 式よりも明らか
なように、特に負荷抵抗６８の抵抗値ＲL の値が小さく
なるに従って更に強まり、オペアンプのダイナミックレ
ンジを低下させるという欠点がある。
【００１２】
【課題を解決するための手段】第１の発明のオペアンプ
は、入力段を形成する差動増幅回路と、前記差動増幅回
路より出力される信号を増幅して出力する増幅回路と、
前記増幅回路より出力される信号を受けて、所定の負荷
回路に出力する出力回路とを含むオペアンプにおいて、
前記出力回路が、コレクタが高位側電源に接続され、エ
ミッタが前記負荷回路に連結される出力端子に接続され
る第１のＮＰＮトランジスタと、エミッタが前記出力端
子に接続され、コレクタが所定の抵抗を介して低位側電
源に接続されて、出力用トラジスタとして機能する第１
のＰＮＰトランジスタと、高位側電源と前記第１のＮＰ
Ｎトランジスタのベースとの間に挿入接続される電流源
と、前記第１のＮＰＮトランジスタのベースと前記第１
のＰＮＰトランジスタのベースとの間に、順方向の状態
において接続されるダイオードと、エミッタが前記第１
のＰＮＰトランジスタのベースに接続され、ベースが前
記増幅回路の出力端に接続されて、コレクタが低位側電
源に接続される第２のＰＮＰトランジスタと、コレクタ
が前記差動増幅回路の出力端に接続され、ベースが前記
第１のＰＮＰトランジスタのコレクタに接続されて、エ
ミッタが低位側電源に接続される第２のＮＰＮトランジ
スタと、を備えて構成される。
は、入力段を形成する差動増幅回路と、前記差動増幅回
路より出力される信号を増幅して出力する増幅回路と、
前記増幅回路より出力される信号を受けて、所定の負荷
回路に出力する出力回路とを含むオペアンプにおいて、
前記出力回路が、コレクタが高位側電源に接続され、エ
ミッタが前記負荷回路に連結される出力端子に接続され
る第１のＮＰＮトランジスタと、エミッタが前記出力端
子に接続され、コレクタが所定の抵抗を介して低位側電
源に接続されて、出力用トラジスタとして機能する第１
のＰＮＰトランジスタと、高位側電源と前記第１のＮＰ
Ｎトランジスタのベースとの間に挿入接続される電流源
と、前記第１のＮＰＮトランジスタのベースと前記第１
のＰＮＰトランジスタのベースとの間に、順方向の状態
において接続されるダイオードと、エミッタが前記第１
のＰＮＰトランジスタのベースに接続され、ベースが前
記増幅回路の出力端に接続されて、コレクタが低位側電
源に接続される第２のＰＮＰトランジスタと、コレクタ
が前記差動増幅回路の出力端に接続され、ベースが前記
第１のＰＮＰトランジスタのコレクタに接続されて、エ
ミッタが低位側電源に接続される第２のＮＰＮトランジ
スタと、を備えて構成される。
【００１３】また第２の発明のオペアンプは、入力段を
形成する差動増幅回路と、前記差動増幅回路より出力さ
れる信号を増幅して出力する増幅回路と、前記増幅回路
より出力される信号を受けて、所定の負荷回路に出力す
る出力回路とを含むオペアンプにおいて、前記差動増幅
回路が、エミッタが第１の抵抗を介して高位側電源に接
続され、電流源用として機能する第１のＰＮＰトランジ
スタと、前記第１のＰＮＰトランジスタのベースに第２
の抵抗を介して接続され、当該第１のＰＮＰトランジス
タのベースにバイアス電圧を供給するバイアス供給回路
と、エミッタが共に前記第１のＰＮＰトランジスタのコ
レクタに共通接続され、ベースがそれぞれ反転入力端子
および非反転入力端子に接続されて、前記差動増幅回路
における一対の増幅回路素子を形成する第２および第３
のＰＮＰトランジスタと、コレクタおよびベースが共に
前記第２のＰＮＰトランジスタのコレクタに接続され、
エミッタが第３の抵抗を介して低位側電源に接続される
第１のＮＰＮトランジスタと、コレクタが前記第３のＰ
ＮＰトランジスタのコレクタに接続され、ベースが前記
第１のＮＰＮトランジスタのベースに接続されて、エミ
ッタが第４の抵抗を介して低位側電源に接続される第２
のＮＰＮトランジスタとを備え、前記第３のＰＮＰトラ
ンジスタのコレクタと前記第２のＮＰＮトランジスタの
コレクタの接続点を当該差動増幅回路の出力点として構
成され、前記出力回路が、エミッタが高位側電源に接続
され、コレクタが前記第１のＰＮＰトランジスタのベー
スに接続される第４のＰＮＰトランジスタと、エミッタ
が高位側電源に接続され、ベースとコレクタが前記第４
のＰＮＰトランジスタのベースに接続されて、前記第４
のＰＮＰトランジスタとともにカレントミラー回路を形
成する第５のＰＮＰトランジスタと、コレクタが高位側
電源に接続され、エミッタが前記負荷回路に連結される
出力端子に接続される第３のＮＰＮトランジスタと、エ
ミッタが前記出力端子に接続され、コレクタが第５を抵
抗を介して低位側電源に接続されて、出力トランジスタ
として機能する第６のＰＮＰトランジスタと、高位側電
源と前記第３のＮＰＮトランジスタのベースとの間に挿
入接続される電流源と、前記第３のＮＰＮトランジスタ
のベースと前記第６のＰＮＰトランジスタのベースとの
間に、順方向の状態において接続されるダイオードと、
エミッタが前記第６のＰＮＰトランジスタのベースに接
続され、ベースが前記増幅回路の出力端に接続されて、
コレクタが低位側電源に接続される第７のＰＮＰトラン
ジスタと、コレクタが前記第４および第５のＰＮＰトラ
ンジスタのベースに接続され、ベースが前記第６のＰＮ
Ｐトランジスタのコレクタに接続されて、エミッタが低
位側電源に接続される第４のＮＰＮトランジスタと、を
備えて構成される。
形成する差動増幅回路と、前記差動増幅回路より出力さ
れる信号を増幅して出力する増幅回路と、前記増幅回路
より出力される信号を受けて、所定の負荷回路に出力す
る出力回路とを含むオペアンプにおいて、前記差動増幅
回路が、エミッタが第１の抵抗を介して高位側電源に接
続され、電流源用として機能する第１のＰＮＰトランジ
スタと、前記第１のＰＮＰトランジスタのベースに第２
の抵抗を介して接続され、当該第１のＰＮＰトランジス
タのベースにバイアス電圧を供給するバイアス供給回路
と、エミッタが共に前記第１のＰＮＰトランジスタのコ
レクタに共通接続され、ベースがそれぞれ反転入力端子
および非反転入力端子に接続されて、前記差動増幅回路
における一対の増幅回路素子を形成する第２および第３
のＰＮＰトランジスタと、コレクタおよびベースが共に
前記第２のＰＮＰトランジスタのコレクタに接続され、
エミッタが第３の抵抗を介して低位側電源に接続される
第１のＮＰＮトランジスタと、コレクタが前記第３のＰ
ＮＰトランジスタのコレクタに接続され、ベースが前記
第１のＮＰＮトランジスタのベースに接続されて、エミ
ッタが第４の抵抗を介して低位側電源に接続される第２
のＮＰＮトランジスタとを備え、前記第３のＰＮＰトラ
ンジスタのコレクタと前記第２のＮＰＮトランジスタの
コレクタの接続点を当該差動増幅回路の出力点として構
成され、前記出力回路が、エミッタが高位側電源に接続
され、コレクタが前記第１のＰＮＰトランジスタのベー
スに接続される第４のＰＮＰトランジスタと、エミッタ
が高位側電源に接続され、ベースとコレクタが前記第４
のＰＮＰトランジスタのベースに接続されて、前記第４
のＰＮＰトランジスタとともにカレントミラー回路を形
成する第５のＰＮＰトランジスタと、コレクタが高位側
電源に接続され、エミッタが前記負荷回路に連結される
出力端子に接続される第３のＮＰＮトランジスタと、エ
ミッタが前記出力端子に接続され、コレクタが第５を抵
抗を介して低位側電源に接続されて、出力トランジスタ
として機能する第６のＰＮＰトランジスタと、高位側電
源と前記第３のＮＰＮトランジスタのベースとの間に挿
入接続される電流源と、前記第３のＮＰＮトランジスタ
のベースと前記第６のＰＮＰトランジスタのベースとの
間に、順方向の状態において接続されるダイオードと、
エミッタが前記第６のＰＮＰトランジスタのベースに接
続され、ベースが前記増幅回路の出力端に接続されて、
コレクタが低位側電源に接続される第７のＰＮＰトラン
ジスタと、コレクタが前記第４および第５のＰＮＰトラ
ンジスタのベースに接続され、ベースが前記第６のＰＮ
Ｐトランジスタのコレクタに接続されて、エミッタが低
位側電源に接続される第４のＮＰＮトランジスタと、を
備えて構成される。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、反転入力
端子１０１、非反転入力端子１０２、出力端子１０３お
よび負荷抵抗１３に対応して、入力段の差動増幅回路１
と、利得回路２と、利得回路２に対して並列接続される
位相補償用コンデンサ３と、電流源５、ダイオード６お
よび７、ＰＮＰトランジスタ８および１０、ＮＰＮトラ
ンジスタ９、１０および１１、および抵抗１２を含む出
力回路４とを備えて構成されている。
である。図１に示されるように、本実施例は、反転入力
端子１０１、非反転入力端子１０２、出力端子１０３お
よび負荷抵抗１３に対応して、入力段の差動増幅回路１
と、利得回路２と、利得回路２に対して並列接続される
位相補償用コンデンサ３と、電流源５、ダイオード６お
よび７、ＰＮＰトランジスタ８および１０、ＮＰＮトラ
ンジスタ９、１０および１１、および抵抗１２を含む出
力回路４とを備えて構成されている。
【００１６】図１において、出力回路に含まれる抵抗１
２は、高電位に対応する出力短絡時におけるＰＮＰトラ
ンジスタ１０のコレクタ電流を検出すための抵抗であ
り、その抵抗値Ｒ12は次式により設定される。
２は、高電位に対応する出力短絡時におけるＰＮＰトラ
ンジスタ１０のコレクタ電流を検出すための抵抗であ
り、その抵抗値Ｒ12は次式により設定される。
【００１７】 Ｒ12＝ＶBE11(ON)／Ｉcshort ………………………(6) 但し、ＶBE11(ON)：ＮＰＮトランジスタ１１のコレクタ
電流 Ｉcshort： 高電位に対応する出力短絡時の ＰＮＰトランジスタ１０のコレクタ電流 また、抵抗１２における電圧降下Ｖ12は、通常はＮＰＮ
トランジスタ１０のコレクタ電流ＩC1がＩcshortよりも
小さい値のため、次式により与えられ、これにおり、Ｎ
ＰＮトランジスタ１１の存在は無視することができる。
電流 Ｉcshort： 高電位に対応する出力短絡時の ＰＮＰトランジスタ１０のコレクタ電流 また、抵抗１２における電圧降下Ｖ12は、通常はＮＰＮ
トランジスタ１０のコレクタ電流ＩC1がＩcshortよりも
小さい値のため、次式により与えられ、これにおり、Ｎ
ＰＮトランジスタ１１の存在は無視することができる。
【００１８】 Ｖ12＝Ｒ12・ＩC1＜ＶBE11(ON) …………………(7) 出力端子１０３を、ＮＰＮトランジスタ９のエミッタ電
流が流れない程度の高電位に設定した場合、例えば出力
端子１０３を高位側電源＋Ｖccに短絡させた状態におい
ては、ＰＮＰトランジスタ１０のコレクタ電流ＩC が増
大してＩcshortに到達し、抵抗１２による電圧降下Ｖ12
は次式のようになる。 Ｖ12＝Ｒ12・Ｉcshort＝ＶBE11(ON) ……………(8) これにより、ＰＮＰトランジスタ１１はオンの状態とな
り、ＰＮＰトランジスタ１１にはコレクタ電流ＩC11 が
流れる。これにより、利得回路２の入力部における入力
電流が引抜かれて、前述の従来例の場合と同様に、ＰＮ
Ｐトランジスタ１０における出力電流の増大ならびに破
壊が防止される。
流が流れない程度の高電位に設定した場合、例えば出力
端子１０３を高位側電源＋Ｖccに短絡させた状態におい
ては、ＰＮＰトランジスタ１０のコレクタ電流ＩC が増
大してＩcshortに到達し、抵抗１２による電圧降下Ｖ12
は次式のようになる。 Ｖ12＝Ｒ12・Ｉcshort＝ＶBE11(ON) ……………(8) これにより、ＰＮＰトランジスタ１１はオンの状態とな
り、ＰＮＰトランジスタ１１にはコレクタ電流ＩC11 が
流れる。これにより、利得回路２の入力部における入力
電流が引抜かれて、前述の従来例の場合と同様に、ＰＮ
Ｐトランジスタ１０における出力電流の増大ならびに破
壊が防止される。
【００１９】今、入力電圧ＶI および出力電圧ＶO を図
１に示されるように設定し、入力電圧ＶＩを０Ｖから低
下させてゆくと、出力電圧ＶO は次式により与えられ
る。
１に示されるように設定し、入力電圧ＶＩを０Ｖから低
下させてゆくと、出力電圧ＶO は次式により与えられ
る。
【００２０】 ＶO ＝ＶI ＋ＶBE8 ＋ＶBE10 …………………………
(9） 但し、ＶBE8 ：ＰＮＰトランジスタ８のＶBEの値 ＶBE10：ＰＮＰトランジスタ１０のＶBEの値 従って、(9) 式におけるＶO においては傾きは１の直線
となり、出力短絡保護回路がない回路と同等になる。ま
た入力電圧ＶI を低電位側電源−Ｖccに設定した時の出
力電圧ＶO の最小値ＶOMINは、次式により示される。
(9） 但し、ＶBE8 ：ＰＮＰトランジスタ８のＶBEの値 ＶBE10：ＰＮＰトランジスタ１０のＶBEの値 従って、(9) 式におけるＶO においては傾きは１の直線
となり、出力短絡保護回路がない回路と同等になる。ま
た入力電圧ＶI を低電位側電源−Ｖccに設定した時の出
力電圧ＶO の最小値ＶOMINは、次式により示される。
【００２１】 ＶOMIN≒（−Ｖcc）＋ＶBE8 ＋ＶBE10）………………(1
0) 即ち、出力電圧ＶO の最小値ＶOMINは、上記の(10)式に
より明らかなように、前述の従来例の場合において、
(5) 式に示されていた係数ＲL ／（Ｒ64＋ＲL ）の項が
排除されており、本発明においては、高電位に対応する
出力短絡保護回路が設けられていない回路と出力電圧の
最小値が等しくなる。例えば、負荷抵抗１３の抵抗値Ｒ
L を２２０Ω、抵抗１２および抵抗６４（従来例）の抵
抗値Ｒ12おりびＲ64を、それぞれ２５Ωとした場合、本
発明においては、出力電圧の最小値は、従来例に対比し
て１１．４％改善される。
0) 即ち、出力電圧ＶO の最小値ＶOMINは、上記の(10)式に
より明らかなように、前述の従来例の場合において、
(5) 式に示されていた係数ＲL ／（Ｒ64＋ＲL ）の項が
排除されており、本発明においては、高電位に対応する
出力短絡保護回路が設けられていない回路と出力電圧の
最小値が等しくなる。例えば、負荷抵抗１３の抵抗値Ｒ
L を２２０Ω、抵抗１２および抵抗６４（従来例）の抵
抗値Ｒ12おりびＲ64を、それぞれ２５Ωとした場合、本
発明においては、出力電圧の最小値は、従来例に対比し
て１１．４％改善される。
【００２２】次に、本発明の第２の実施例について説明
する。図２は、本実施例を示す回路図である。図２に示
されるように、本実施例は、反転入力端子１０４、非反
転入力端子１０５、出力端子１０６および負荷抵抗３９
に対応して、バイアス供給回路１６、抵抗１７、１８、
２４および２５、ＰＮＰトランジスタ１９〜２１、およ
びＮＰＮトランジスタ２２および２３を含む入力段の差
動増幅回路１５と、利得回路３７と、利得回路３７に対
して並列接続される位相補償用コンデンサ３８と、ＰＮ
Ｐトランジスタ２７、２８、３２および３４、電流源２
９、ダイオード３０および３１、ＮＰＮトランジスタ３
３および３５、および抵抗３６を含む出力回路２６とを
備えて構成されている。
する。図２は、本実施例を示す回路図である。図２に示
されるように、本実施例は、反転入力端子１０４、非反
転入力端子１０５、出力端子１０６および負荷抵抗３９
に対応して、バイアス供給回路１６、抵抗１７、１８、
２４および２５、ＰＮＰトランジスタ１９〜２１、およ
びＮＰＮトランジスタ２２および２３を含む入力段の差
動増幅回路１５と、利得回路３７と、利得回路３７に対
して並列接続される位相補償用コンデンサ３８と、ＰＮ
Ｐトランジスタ２７、２８、３２および３４、電流源２
９、ダイオード３０および３１、ＮＰＮトランジスタ３
３および３５、および抵抗３６を含む出力回路２６とを
備えて構成されている。
【００２３】図２において、差動増幅回路１５に含まれ
る抵抗１８の抵抗値は、通常は電流源用として機能する
ＰＮＰトランジスタ１９のベース電流による電圧降下が
無視できる程度に小さい値に設定される。それ以外の差
動増幅回路１５における回路構成については、第１の実
施例の場合と同様である。出力回路２６において、図１
の第１の実施例の場合と同様に、出力端子１０６が高電
位に短絡されて、ＰＮＰトランジスタ３４のコレクタ電
流ＩC がＩcshortの電流値に達すると、前述の(8) 式が
成立してＮＰＮトランジスタ３５がオンの状態となり、
ＮＰＮトランジスタ３５にコレクタ電流ＩC35 が流れる
ことにより、カレントミラー回路を形成しているＰＮＰ
トランジスタ２７および２８には、当該コレクタ電流Ｔ
C35 に等しいコレクタ電流が流れ、電流源用のＰＮＰト
ランジスタ１９のＶBE11は、これにより次式に示される
電位だけ上昇する。
る抵抗１８の抵抗値は、通常は電流源用として機能する
ＰＮＰトランジスタ１９のベース電流による電圧降下が
無視できる程度に小さい値に設定される。それ以外の差
動増幅回路１５における回路構成については、第１の実
施例の場合と同様である。出力回路２６において、図１
の第１の実施例の場合と同様に、出力端子１０６が高電
位に短絡されて、ＰＮＰトランジスタ３４のコレクタ電
流ＩC がＩcshortの電流値に達すると、前述の(8) 式が
成立してＮＰＮトランジスタ３５がオンの状態となり、
ＮＰＮトランジスタ３５にコレクタ電流ＩC35 が流れる
ことにより、カレントミラー回路を形成しているＰＮＰ
トランジスタ２７および２８には、当該コレクタ電流Ｔ
C35 に等しいコレクタ電流が流れ、電流源用のＰＮＰト
ランジスタ１９のＶBE11は、これにより次式に示される
電位だけ上昇する。
【００２４】 ΔＶBE11＝Ｒ18・ＩC35 …………………………(11) 上式において、Ｒ18は抵抗１８の抵抗値である。これに
より、電流源用のＰＮＰトランジスタ１８のコレクタ電
流が低減されるために、差動増幅回路１５において流れ
る電流も低減され、利得回路３７以降における動作は、
前述の第１の実施例の場合と同様になり、出力用のＰＮ
Ｐトランジスタ３４における出力電流の増大ならびに破
壊が未然に防止される。また、出力電圧ＶO の最大値Ｖ
OMAXの値も、図１の第１の実施例の場合と等しくなる。
より、電流源用のＰＮＰトランジスタ１８のコレクタ電
流が低減されるために、差動増幅回路１５において流れ
る電流も低減され、利得回路３７以降における動作は、
前述の第１の実施例の場合と同様になり、出力用のＰＮ
Ｐトランジスタ３４における出力電流の増大ならびに破
壊が未然に防止される。また、出力電圧ＶO の最大値Ｖ
OMAXの値も、図１の第１の実施例の場合と等しくなる。
【００２５】
【発明の効果】以上説明したように、本発明は、高電位
に対応する短絡保護回路による出力電圧の下限の制限を
排除し、増幅ダイナミックレンジの低下を解消すること
ができるという効果がある。
に対応する短絡保護回路による出力電圧の下限の制限を
排除し、増幅ダイナミックレンジの低下を解消すること
ができるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来例を示す回路図である。
１、１５、４０ 差動増幅回路 ２、３７、５０ 利得回路 ３、３８、５６ 位相補償用コンデンサ ４、２６、５７ 出力回路 ５、２９、５３、５８ 電流源 ６、７、３０、３１、５９、６０ ダイオード ８、１０、１９〜２１、２７、２８、３２、３４、４３
〜４５、６１、６３、６５ ＰＮＰトランジスタ ９、１１、２２、２３、３３、３５、４６、４７、５
１、５２、６２、６６、６７ ＮＰＮトランジスタ １２、１７、１８、２４、２５、３６、４２、４８、４
９、５４、５５、６４抵抗 １３、３９、６８ 負荷抵抗 １６、４１ バイアス回路
〜４５、６１、６３、６５ ＰＮＰトランジスタ ９、１１、２２、２３、３３、３５、４６、４７、５
１、５２、６２、６６、６７ ＮＰＮトランジスタ １２、１７、１８、２４、２５、３６、４２、４８、４
９、５４、５５、６４抵抗 １３、３９、６８ 負荷抵抗 １６、４１ バイアス回路
Claims (2)
- 【請求項１】 入力段を形成する差動増幅回路と、前記
差動増幅回路より出力される信号を増幅して出力する増
幅回路と、前記増幅回路より出力される信号を受けて、
所定の負荷回路に出力する出力回路とを含むオペアンプ
において、 前記出力回路が、コレクタが高位側電源に接続され、エ
ミッタが前記負荷回路に連結される出力端子に接続され
る第１のＮＰＮトランジスタと、 エミッタが前記出力端子に接続され、コレクタが所定の
抵抗を介して低位側電源に接続されて、出力用トラジス
タとして機能する第１のＰＮＰトランジスタと、 高位側電源と前記第１のＮＰＮトランジスタのベースと
の間に挿入接続される電流源と、 前記第１のＮＰＮトランジスタのベースと前記第１のＰ
ＮＰトランジスタのベースとの間に、順方向の状態にお
いて接続されるダイオードと、 エミッタが前記第１のＰＮＰトランジスタのベースに接
続され、ベースが前記増幅回路の出力端に接続されて、
コレクタが低位側電源に接続される第２のＰＮＰトラン
ジスタと、 コレクタが前記差動増幅回路の出力端に接続され、ベー
スが前記第１のＰＮＰトランジスタのコレクタに接続さ
れて、エミッタが低位側電源に接続される第２のＮＰＮ
トランジスタと、 を備えて構成されることを特徴とするオプアンプ。 - 【請求項２】 入力段を形成する差動増幅回路と、前記
差動増幅回路より出力される信号を増幅して出力する増
幅回路と、前記増幅回路より出力される信号を受けて、
所定の負荷回路に出力する出力回路とを含むオペアンプ
において、 前記差動増幅回路が、エミッタが第１の抵抗を介して高
位側電源に接続され、電流源用として機能する第１のＰ
ＮＰトランジスタと、 前記第１のＰＮＰトランジスタのベースに第２の抵抗を
介して接続され、当該第１のＰＮＰトランジスタのベー
スにバイアス電圧を供給するバイアス供給回路と、 エミッタが共に前記第１のＰＮＰトランジスタのコレク
タに共通接続され、ベースがそれぞれ反転入力端子およ
び非反転入力端子に接続されて、前記差動増幅回路にお
ける一対の増幅回路素子を形成する第２および第３のＰ
ＮＰトランジスタと、 コレクタおよびベースが共に前記第２のＰＮＰトランジ
スタのコレクタに接続され、エミッタが第３の抵抗を介
して低位側電源に接続される第１のＮＰＮトランジスタ
と、 コレクタが前記第３のＰＮＰトランジスタのコレクタに
接続され、ベースが前記第１のＮＰＮトランジスタのベ
ースに接続されて、エミッタが第４の抵抗を介して低位
側電源に接続される第２のＮＰＮトランジスタと、 を備え、前記第３のＰＮＰトランジスタのコレクタと前
記第２のＮＰＮトランジスタのコレクタの接続点を当該
差動増幅回路の出力点として構成され、 前記出力回路が、エミッタが高位側電源に接続され、コ
レクタが前記第１のＰＮＰトランジスタのベースに接続
される第４のＰＮＰトランジスタと、 エミッタが高位側電源に接続され、ベースとコレクタが
前記第４のＰＮＰトランジスタのベースに接続されて、
前記第４のＰＮＰトランジスタとともにカレントミラー
回路を形成する第５のＰＮＰトランジスタと、 コレクタが高位側電源に接続され、エミッタが前記負荷
回路に連結される出力端子に接続される第３のＮＰＮト
ランジスタと、 エミッタが前記出力端子に接続され、コレクタが第５を
抵抗を介して低位側電源に接続されて、出力トランジス
タとして機能する第６のＰＮＰトランジスタと、 高位側電源と前記第３のＮＰＮトランジスタのベースと
の間に挿入接続される電流源と、 前記第３のＮＰＮトランジスタのベースと前記第６のＰ
ＮＰトランジスタのベースとの間に、順方向の状態にお
いて接続されるダイオードと、 エミッタが前記第６のＰＮＰトランジスタのベースに接
続され、ベースが前記増幅回路の出力端に接続されて、
コレクタが低位側電源に接続される第７のＰＮＰトラン
ジスタと、 コレクタが前記第４および第５のＰＮＰトランジスタの
ベースに接続され、ベースが前記第６のＰＮＰトランジ
スタのコレクタに接続されて、エミッタが低位側電源に
接続される第４のＮＰＮトランジスタと、 を備えて構成されることを特徴とするオぺアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325116A JP2845065B2 (ja) | 1992-12-04 | 1992-12-04 | オペアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325116A JP2845065B2 (ja) | 1992-12-04 | 1992-12-04 | オペアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177661A JPH06177661A (ja) | 1994-06-24 |
| JP2845065B2 true JP2845065B2 (ja) | 1999-01-13 |
Family
ID=18173280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4325116A Expired - Fee Related JP2845065B2 (ja) | 1992-12-04 | 1992-12-04 | オペアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845065B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4822543A (en) * | 1985-07-30 | 1989-04-18 | Yoshino Kogyosho Co., Ltd. | Method for forming plastic containers |
| JP2005190264A (ja) | 2003-12-26 | 2005-07-14 | Orion Denki Kk | 短絡保護回路 |
| JP5172504B2 (ja) * | 2008-07-04 | 2013-03-27 | 新日本無線株式会社 | 演算増幅器 |
-
1992
- 1992-12-04 JP JP4325116A patent/JP2845065B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177661A (ja) | 1994-06-24 |
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Legal Events
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