JPH02232684A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えばアナログ信号に変換されたピクセル
データ信号をＣＲＴに表示するＣＲＴ表示装置、特にそ
のピクセルデータ信号の制御に関するものである。

〔従来の技術］ 第４図は従来のＣＲＴ表示装置の回路図、第５図は第４
図に基いて示すタイミングチャート図である。図におい
て、（１）は入力側にＤ及びＣの入力端子を備えると共
に出力側にＱの出力端子を備えたＤ−ＦＦで、Ｄの入力
端子に第５図（ｂ）に示すドットシリアル（図示せず）
に変換されたビクセルデー夕入力信号（ＰＤ）が入力さ
れ、Ｃの入力端子に（ａ）に示すピクセルクロック信号
＜ｐｃ＞が入力されると、ピクセルデータ入力信号（Ｐ
Ｄ）は、ピクセルクロック信号（ＰＣ）に同期化されて
（Ｃ）に示すようなピクセルデータ信号（Ｑ）が得られ
、出力端子Ｑから出力される。このピクセルデータ信号
（Ｑ）は、ピクセルクロック信号（ＰＣ）に対し時間が
遅れた波形となる。

Ｄ　−　Ｆ　Ｆ　（１）に入力される前記ピクセルクロ
ック信号（ｐｃ）は、他にＡＮＤゲート（２》どＤ／Ａ
変換器（３）とに入力される。

ＡＮＤゲート（２）は、Ｄ　−　Ｆ　Ｆ　（１）からの
ピクセルデータ信号（Ｑ）とピクセルクロック信号（Ｐ
Ｃ）とが入力され、そのピクセルデータ信号（Ｑ）とピ
クセルクロック信号（ＰＣ）とが共にｒＨＪのとき、（
ｄ）に示すようなピクセルデータ出力信号（ＣＤ）を出
力する。

Ｄ／Ａ変換器（３）はＡＮＤゲートからのピクセルデー
タ出力信号クＧＯ）とピクセルクロック信号（ＰＣ）と
同期信号（ＣＳ）とをアナログ信号（ＣＶ）に変換する
。

（４）はアナログ信号（Ｃｖ）を画像表示するＣＲＴで
ある。

次に、従来のＣＲＴ表示装置の動作を第４図及び第５図
に基いて説明する。第５図（ｂ）に示すピクセルデータ
入力信号（ＰＤ）がＤ　−　Ｆ　Ｆ　（１）に入力され
ると、Ｄ−ＦＦ（１）により、ピクセルクロック信号（
ＰＣ）に同期化され（Ｃ）に示すようなピクセルデータ
信号（Ｑ）が得られる。このとき、ピクセルデータ信号
（Ｑ）は、ピクセルクロック信号（ＰＣ）に対し、時間
が遅れた信号となってＡＮＤゲート（２）に出力される
。ＡＮＤゲート（２）に入力されたピクセルデータ信号
（Ｑ）は、ＡＮＤゲート（２）に入力されている前記ピ
クセルクロック信号（ＰＣ）とゲートされて（ｄ）に示
すようなピクセルデータ出力信号（ＧＯ）が得られ、Ｄ
／Ａ変換器（３）に出力される。Ｄハ変換器（３）に入
力されたピクセルデータ出力信号（ＧＯ）は、ピクセル
クロック信号（ＰＣ）と同期信号と共にアナログ量に変
換されて（ｅ）に示すようなアナログ信号（Ｃν）がＣ
　Ｒ　Ｔ　（４）に出力される。

［発明が解決しようとする課題］ 上記のような従来のＣＲＴ表示装置では、Ｄハ変換器（
３》に入力されるピクセルデータ出力信号（ＧＯ》は、
Ｄ　−　Ｆ　Ｆ　（１）でピクセルクロック信号（ｐｃ
）に同期化された信号で、時間が遅れた波形となる。こ
のためピクセルデータ出力信号（ＧＯ）は、Ｄ／Ａ変換
器（３）に変換されるのが遅れ、ＣＲＴ（４）に出力さ
れる信号は第５図（ｅ）に示す波形となり、表示される
画素が小さくなるという問題があった。

この発明は、かかる課題を解決するためになされたもの
で、ピクセルクロック信号に同期化されるピクセルデー
タ信号はＤ／Ａ変換器において遅れることのないＣＲＴ
表示装置を得ることを目的とする。

［課題を解決するための手段］ この発明に係るＣＲＴ表示装置は、Ｄ−ＦＦでピクセル
クロック信号に同期化されると共にＡＮＤゲートで前記
ピクセルクロック信号とゲートされて得られたピクセル
データ出力信号をＤ／Ａ変換器でアナログ信号に変換し
てＣＲＴに表示するＣＲＴ表示装置において、前記ＡＮ
Ｄゲートで得られた前記ピクセルデータ出力信号のＨ又
はＬレベルを前記ピクセルクロック信号のｎ回目のＨ又
はＬレベルまで遅延させて前記Ｄ／Ａ変換，器にピクセ
ルデータ遅延信号を出力するディレーラインを備えたも
のである。

［作用］ この発明においては、ピクセルクロック信号の同期化に
より遅れたピクセルデータ出力信号のＨ又はＬレベルを
前記ピクセルクロック信号のｎ回目のＨ又はＬレベルま
でディレーラインで遅延させて、Ｄ／Ａ変換器にピクセ
ルデータ遅延信号を出力する。

Ｃ実施例】 第１図はこの発明の一実施例を示す回路図、第２図は第
１図に基いて示すタイミングチャート図、第３図は第１
図に示すＤ／Ａ変換器の具体例を示すブロック図である
。（１）はＤ−ＦＦ，（２）ＡＮＤゲ，一ト、（５）は
ディレーラインで、ＡＮＤゲート（２）にゲートされた
ピクセルデータ出力信号（ＧＯ）が入力されると、その
信号（Ｇｏ）に時間を遅延させてＤ／Ａ変換器（３）に
ピクセルデータ遅延信号（ＤＯ）を出力する。

Ｄ／Ａ変換Ｍ（３）はレジスタ（３ａ）とＤ／Ａ変換部
（３ｂ）とからなり、レジスタ（３ａ）のＳ端子にはデ
ィレーライン（５）からのピクセルデータ遅延信号（Ｄ
Ｏ）が入力され、Ｃ端子にはピクセルクロック信号（Ｐ
Ｃ）が入力され、Ｒ端子には同期信号（ＣＳ）が入力さ
れ、さらにｎビットのディジタル入力端子には全てｒＬ
Ｊレベルに固定されたディジタル信号が入力される。ま
た、レジスタ（３ａ）のｎビットの出力端子はＤ／Ａ変
換部（３ｂ）の入力端子に接続されている。（４）はＣ
ＲＴである。

上記のように構成されたＣＲＴ表示装置においては、第
２図（ｂ）に示すピクセルデータ入力信号（ＰＤ）がＤ
　−　Ｆ　Ｆ　（１）に入力されているとき、（ａ）に
示すピクセルクロック信号（ｐｃ）がＤ　−　Ｆ　Ｆ　
（１）に入力されると、ビクセルデー夕入力信号（ＰＤ
）は、そのピクセルクロック信号＜ｐｃ＞に同期化され
て、（Ｃ）に示すようなピクセルデータ信号（Ｑ）が得
られ、ＡＮＤゲート（２）にその信号（Ｑ）が入力され
る。ＡＮＤゲート（２）に人力されたピクセルデータ信
号（Ｑ）は前記ビクセルクロツク信号（ＰＣ）とゲート
され、（ｄ）に示すようなピクセルデータ出力信号（Ｇ
Ｏ）がディレーライン（５）に人力される。ピクセルデ
ータ出力信号（Ｇｏ）を入力したデイレーライン（５）
は、この信号（ＧＯ）のｒＨＪを次のピクセルクロック
信号（ｐｃ）のｒＨＪに立ち上がる位置（ＰＣＩ）まで
遅延させて、Ｄ／Ａ変換器（３）のレジスタ（３ａ〉に
ピクセルデータ遅延信号（Ｄｏ）を出力する。

レジスタ（３ａ）に入力されたピクセルデータ遅延信号
（ＤＯ）は、ビクセルクロツク信号（ｐｃ）がｒＨＪに
立ち上がる位ｒｉｌ（ＰＣＩ）　テｒ　ＨＪ　ｔｔ７）
テ、「ＬＪ　！／ベルに固定されたｎビットのディジタ
ル入力はレジスタ（３ａ）にはラッチされず、ｒＨＪの
信号がＤ／Ａ変換器（３ｂ）に出力され、次のピクセル
クロック信号（ＰＣ）が立ち上がる位置（ＰＣ２）まで
保持される。

そして、この位ｒｌ（ＰＣ２）でピクセルデータ遅延信
Ｑ　（Ｄｏ）がｒＬＪなっているので、ｒＬＪレベルに
固定されたｎビットのディジタル入力がレジスタ（３ａ
）にラッチされて、Ｄ／Ａ変換部（３ｂ）に出力される
信号はｒＬＪになり、＜ｎに示すようなアナログ信号（
ＣＶ）がＣ　Ｒ　Ｔ　（４）に出力される。この信号（
ＣＶ）ノｒＨＪ　ハＣ　Ｒ　Ｔ　（４）　テ白と表示サ
レ、ｒＬＪは黒と表示される。

なお、上記実施例ではレジスタ（３ａ）に入力されるｎ
ビットのディジタル人力を全てｒＬＪレベルに固定した
ことを例示したが、階調をもつ画像診断装置においても
、画像データをレジスタ（３ａ）のｎビットのディジタ
ル入力とし、文字・グラフィック等の重ね合わせ情報の
データをビクセルデ−夕とすることにより同様のことが
言える。

［発明の効果］ 以上のようにこの発明によれば、Ｄハ変換器に変換され
るピクセルデータ出力信号をディレーラインで適当な時
間に遅延させるようにしたので、ＣＲＴに表示されるデ
ータの表示画素幅が細くならず鮮明に写し出され、また
、フイルム等に写した場合にも表示されるデータは鮮明
になるという効果が得られている。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図はタ
イミングチャート図、第３図はＤ／Ａ変換器の構成を示
すブロック図、第４図は従来のＣＲＴ表示装置の回路図
、第５図はタイミングチャート図である。 図において、（１）はＤ−ＦＦ，（２）はＡＮＤゲート
、（３）はＤ／Ａ変換器、（３ａ）はレジスタ、（３ｂ
）はＤハ変換部、（４）はＣＲＴ，（５）はデイレーラ
インである。

Claims (1)

1. 【特許請求の範囲】 Ｄ−ＦＦでピクセルクロック信号に同期化されると共に
   ＡＮＤゲートで該ピクセルクロック信号とゲートされて
   得られたピクセルデータ出力信号をＤ／Ａ変換器でアナ
   ログ信号に変換してＣＲＴに表示するＣＲＴ表示装置に
   おいて、 前記ＡＮＤゲートで得られた前記ピクセルデータ出力信
   号のＨ又はＬレベルを前記ピクセルクロック信号のｎ回
   目のＨ又はＬレベルまで遅延させて前記Ｄ／Ａ変換器に
   ピクセルデータ遅延信号を出力するディレーラインを備
   えたことを特徴とするＣＲＴ表示装置。