JPH02232684A - 表示装置 - Google Patents
表示装置Info
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- JPH02232684A JPH02232684A JP1052061A JP5206189A JPH02232684A JP H02232684 A JPH02232684 A JP H02232684A JP 1052061 A JP1052061 A JP 1052061A JP 5206189 A JP5206189 A JP 5206189A JP H02232684 A JPH02232684 A JP H02232684A
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- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000001934 delay Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、例えばアナログ信号に変換されたピクセル
データ信号をCRTに表示するCRT表示装置、特にそ
のピクセルデータ信号の制御に関するものである。
データ信号をCRTに表示するCRT表示装置、特にそ
のピクセルデータ信号の制御に関するものである。
〔従来の技術]
第4図は従来のCRT表示装置の回路図、第5図は第4
図に基いて示すタイミングチャート図である。図におい
て、(1)は入力側にD及びCの入力端子を備えると共
に出力側にQの出力端子を備えたD−FFで、Dの入力
端子に第5図(b)に示すドットシリアル(図示せず)
に変換されたビクセルデー夕入力信号(PD)が入力さ
れ、Cの入力端子に(a)に示すピクセルクロック信号
<pc>が入力されると、ピクセルデータ入力信号(P
D)は、ピクセルクロック信号(PC)に同期化されて
(C)に示すようなピクセルデータ信号(Q)が得られ
、出力端子Qから出力される。このピクセルデータ信号
(Q)は、ピクセルクロック信号(PC)に対し時間が
遅れた波形となる。
図に基いて示すタイミングチャート図である。図におい
て、(1)は入力側にD及びCの入力端子を備えると共
に出力側にQの出力端子を備えたD−FFで、Dの入力
端子に第5図(b)に示すドットシリアル(図示せず)
に変換されたビクセルデー夕入力信号(PD)が入力さ
れ、Cの入力端子に(a)に示すピクセルクロック信号
<pc>が入力されると、ピクセルデータ入力信号(P
D)は、ピクセルクロック信号(PC)に同期化されて
(C)に示すようなピクセルデータ信号(Q)が得られ
、出力端子Qから出力される。このピクセルデータ信号
(Q)は、ピクセルクロック信号(PC)に対し時間が
遅れた波形となる。
D − F F (1)に入力される前記ピクセルクロ
ック信号(pc)は、他にANDゲート(2》どD/A
変換器(3)とに入力される。
ック信号(pc)は、他にANDゲート(2》どD/A
変換器(3)とに入力される。
ANDゲート(2)は、D − F F (1)からの
ピクセルデータ信号(Q)とピクセルクロック信号(P
C)とが入力され、そのピクセルデータ信号(Q)とピ
クセルクロック信号(PC)とが共にrHJのとき、(
d)に示すようなピクセルデータ出力信号(CD)を出
力する。
ピクセルデータ信号(Q)とピクセルクロック信号(P
C)とが入力され、そのピクセルデータ信号(Q)とピ
クセルクロック信号(PC)とが共にrHJのとき、(
d)に示すようなピクセルデータ出力信号(CD)を出
力する。
D/A変換器(3)はANDゲートからのピクセルデー
タ出力信号クGO)とピクセルクロック信号(PC)と
同期信号(CS)とをアナログ信号(CV)に変換する
。
タ出力信号クGO)とピクセルクロック信号(PC)と
同期信号(CS)とをアナログ信号(CV)に変換する
。
(4)はアナログ信号(Cv)を画像表示するCRTで
ある。
ある。
次に、従来のCRT表示装置の動作を第4図及び第5図
に基いて説明する。第5図(b)に示すピクセルデータ
入力信号(PD)がD − F F (1)に入力され
ると、D−FF(1)により、ピクセルクロック信号(
PC)に同期化され(C)に示すようなピクセルデータ
信号(Q)が得られる。このとき、ピクセルデータ信号
(Q)は、ピクセルクロック信号(PC)に対し、時間
が遅れた信号となってANDゲート(2)に出力される
。ANDゲート(2)に入力されたピクセルデータ信号
(Q)は、ANDゲート(2)に入力されている前記ピ
クセルクロック信号(PC)とゲートされて(d)に示
すようなピクセルデータ出力信号(GO)が得られ、D
/A変換器(3)に出力される。Dハ変換器(3)に入
力されたピクセルデータ出力信号(GO)は、ピクセル
クロック信号(PC)と同期信号と共にアナログ量に変
換されて(e)に示すようなアナログ信号(Cν)がC
R T (4)に出力される。
に基いて説明する。第5図(b)に示すピクセルデータ
入力信号(PD)がD − F F (1)に入力され
ると、D−FF(1)により、ピクセルクロック信号(
PC)に同期化され(C)に示すようなピクセルデータ
信号(Q)が得られる。このとき、ピクセルデータ信号
(Q)は、ピクセルクロック信号(PC)に対し、時間
が遅れた信号となってANDゲート(2)に出力される
。ANDゲート(2)に入力されたピクセルデータ信号
(Q)は、ANDゲート(2)に入力されている前記ピ
クセルクロック信号(PC)とゲートされて(d)に示
すようなピクセルデータ出力信号(GO)が得られ、D
/A変換器(3)に出力される。Dハ変換器(3)に入
力されたピクセルデータ出力信号(GO)は、ピクセル
クロック信号(PC)と同期信号と共にアナログ量に変
換されて(e)に示すようなアナログ信号(Cν)がC
R T (4)に出力される。
[発明が解決しようとする課題]
上記のような従来のCRT表示装置では、Dハ変換器(
3》に入力されるピクセルデータ出力信号(GO》は、
D − F F (1)でピクセルクロック信号(pc
)に同期化された信号で、時間が遅れた波形となる。こ
のためピクセルデータ出力信号(GO)は、D/A変換
器(3)に変換されるのが遅れ、CRT(4)に出力さ
れる信号は第5図(e)に示す波形となり、表示される
画素が小さくなるという問題があった。
3》に入力されるピクセルデータ出力信号(GO》は、
D − F F (1)でピクセルクロック信号(pc
)に同期化された信号で、時間が遅れた波形となる。こ
のためピクセルデータ出力信号(GO)は、D/A変換
器(3)に変換されるのが遅れ、CRT(4)に出力さ
れる信号は第5図(e)に示す波形となり、表示される
画素が小さくなるという問題があった。
この発明は、かかる課題を解決するためになされたもの
で、ピクセルクロック信号に同期化されるピクセルデー
タ信号はD/A変換器において遅れることのないCRT
表示装置を得ることを目的とする。
で、ピクセルクロック信号に同期化されるピクセルデー
タ信号はD/A変換器において遅れることのないCRT
表示装置を得ることを目的とする。
[課題を解決するための手段]
この発明に係るCRT表示装置は、D−FFでピクセル
クロック信号に同期化されると共にANDゲートで前記
ピクセルクロック信号とゲートされて得られたピクセル
データ出力信号をD/A変換器でアナログ信号に変換し
てCRTに表示するCRT表示装置において、前記AN
Dゲートで得られた前記ピクセルデータ出力信号のH又
はLレベルを前記ピクセルクロック信号のn回目のH又
はLレベルまで遅延させて前記D/A変換,器にピクセ
ルデータ遅延信号を出力するディレーラインを備えたも
のである。
クロック信号に同期化されると共にANDゲートで前記
ピクセルクロック信号とゲートされて得られたピクセル
データ出力信号をD/A変換器でアナログ信号に変換し
てCRTに表示するCRT表示装置において、前記AN
Dゲートで得られた前記ピクセルデータ出力信号のH又
はLレベルを前記ピクセルクロック信号のn回目のH又
はLレベルまで遅延させて前記D/A変換,器にピクセ
ルデータ遅延信号を出力するディレーラインを備えたも
のである。
[作用]
この発明においては、ピクセルクロック信号の同期化に
より遅れたピクセルデータ出力信号のH又はLレベルを
前記ピクセルクロック信号のn回目のH又はLレベルま
でディレーラインで遅延させて、D/A変換器にピクセ
ルデータ遅延信号を出力する。
より遅れたピクセルデータ出力信号のH又はLレベルを
前記ピクセルクロック信号のn回目のH又はLレベルま
でディレーラインで遅延させて、D/A変換器にピクセ
ルデータ遅延信号を出力する。
C実施例】
第1図はこの発明の一実施例を示す回路図、第2図は第
1図に基いて示すタイミングチャート図、第3図は第1
図に示すD/A変換器の具体例を示すブロック図である
。(1)はD−FF,(2)ANDゲ,一ト、(5)は
ディレーラインで、ANDゲート(2)にゲートされた
ピクセルデータ出力信号(GO)が入力されると、その
信号(Go)に時間を遅延させてD/A変換器(3)に
ピクセルデータ遅延信号(DO)を出力する。
1図に基いて示すタイミングチャート図、第3図は第1
図に示すD/A変換器の具体例を示すブロック図である
。(1)はD−FF,(2)ANDゲ,一ト、(5)は
ディレーラインで、ANDゲート(2)にゲートされた
ピクセルデータ出力信号(GO)が入力されると、その
信号(Go)に時間を遅延させてD/A変換器(3)に
ピクセルデータ遅延信号(DO)を出力する。
D/A変換M(3)はレジスタ(3a)とD/A変換部
(3b)とからなり、レジスタ(3a)のS端子にはデ
ィレーライン(5)からのピクセルデータ遅延信号(D
O)が入力され、C端子にはピクセルクロック信号(P
C)が入力され、R端子には同期信号(CS)が入力さ
れ、さらにnビットのディジタル入力端子には全てrL
Jレベルに固定されたディジタル信号が入力される。ま
た、レジスタ(3a)のnビットの出力端子はD/A変
換部(3b)の入力端子に接続されている。(4)はC
RTである。
(3b)とからなり、レジスタ(3a)のS端子にはデ
ィレーライン(5)からのピクセルデータ遅延信号(D
O)が入力され、C端子にはピクセルクロック信号(P
C)が入力され、R端子には同期信号(CS)が入力さ
れ、さらにnビットのディジタル入力端子には全てrL
Jレベルに固定されたディジタル信号が入力される。ま
た、レジスタ(3a)のnビットの出力端子はD/A変
換部(3b)の入力端子に接続されている。(4)はC
RTである。
上記のように構成されたCRT表示装置においては、第
2図(b)に示すピクセルデータ入力信号(PD)がD
− F F (1)に入力されているとき、(a)に
示すピクセルクロック信号(pc)がD − F F
(1)に入力されると、ビクセルデー夕入力信号(PD
)は、そのピクセルクロック信号<pc>に同期化され
て、(C)に示すようなピクセルデータ信号(Q)が得
られ、ANDゲート(2)にその信号(Q)が入力され
る。ANDゲート(2)に人力されたピクセルデータ信
号(Q)は前記ビクセルクロツク信号(PC)とゲート
され、(d)に示すようなピクセルデータ出力信号(G
O)がディレーライン(5)に人力される。ピクセルデ
ータ出力信号(Go)を入力したデイレーライン(5)
は、この信号(GO)のrHJを次のピクセルクロック
信号(pc)のrHJに立ち上がる位置(PCI)まで
遅延させて、D/A変換器(3)のレジスタ(3a〉に
ピクセルデータ遅延信号(Do)を出力する。
2図(b)に示すピクセルデータ入力信号(PD)がD
− F F (1)に入力されているとき、(a)に
示すピクセルクロック信号(pc)がD − F F
(1)に入力されると、ビクセルデー夕入力信号(PD
)は、そのピクセルクロック信号<pc>に同期化され
て、(C)に示すようなピクセルデータ信号(Q)が得
られ、ANDゲート(2)にその信号(Q)が入力され
る。ANDゲート(2)に人力されたピクセルデータ信
号(Q)は前記ビクセルクロツク信号(PC)とゲート
され、(d)に示すようなピクセルデータ出力信号(G
O)がディレーライン(5)に人力される。ピクセルデ
ータ出力信号(Go)を入力したデイレーライン(5)
は、この信号(GO)のrHJを次のピクセルクロック
信号(pc)のrHJに立ち上がる位置(PCI)まで
遅延させて、D/A変換器(3)のレジスタ(3a〉に
ピクセルデータ遅延信号(Do)を出力する。
レジスタ(3a)に入力されたピクセルデータ遅延信号
(DO)は、ビクセルクロツク信号(pc)がrHJに
立ち上がる位ril(PCI) テr HJ tt7)
テ、「LJ !/ベルに固定されたnビットのディジタ
ル入力はレジスタ(3a)にはラッチされず、rHJの
信号がD/A変換器(3b)に出力され、次のピクセル
クロック信号(PC)が立ち上がる位置(PC2)まで
保持される。
(DO)は、ビクセルクロツク信号(pc)がrHJに
立ち上がる位ril(PCI) テr HJ tt7)
テ、「LJ !/ベルに固定されたnビットのディジタ
ル入力はレジスタ(3a)にはラッチされず、rHJの
信号がD/A変換器(3b)に出力され、次のピクセル
クロック信号(PC)が立ち上がる位置(PC2)まで
保持される。
そして、この位rl(PC2)でピクセルデータ遅延信
Q (Do)がrLJなっているので、rLJレベルに
固定されたnビットのディジタル入力がレジスタ(3a
)にラッチされて、D/A変換部(3b)に出力される
信号はrLJになり、<nに示すようなアナログ信号(
CV)がC R T (4)に出力される。この信号(
CV)ノrHJ ハC R T (4) テ白と表示サ
レ、rLJは黒と表示される。
Q (Do)がrLJなっているので、rLJレベルに
固定されたnビットのディジタル入力がレジスタ(3a
)にラッチされて、D/A変換部(3b)に出力される
信号はrLJになり、<nに示すようなアナログ信号(
CV)がC R T (4)に出力される。この信号(
CV)ノrHJ ハC R T (4) テ白と表示サ
レ、rLJは黒と表示される。
なお、上記実施例ではレジスタ(3a)に入力されるn
ビットのディジタル人力を全てrLJレベルに固定した
ことを例示したが、階調をもつ画像診断装置においても
、画像データをレジスタ(3a)のnビットのディジタ
ル入力とし、文字・グラフィック等の重ね合わせ情報の
データをビクセルデ−夕とすることにより同様のことが
言える。
ビットのディジタル人力を全てrLJレベルに固定した
ことを例示したが、階調をもつ画像診断装置においても
、画像データをレジスタ(3a)のnビットのディジタ
ル入力とし、文字・グラフィック等の重ね合わせ情報の
データをビクセルデ−夕とすることにより同様のことが
言える。
[発明の効果]
以上のようにこの発明によれば、Dハ変換器に変換され
るピクセルデータ出力信号をディレーラインで適当な時
間に遅延させるようにしたので、CRTに表示されるデ
ータの表示画素幅が細くならず鮮明に写し出され、また
、フイルム等に写した場合にも表示されるデータは鮮明
になるという効果が得られている。
るピクセルデータ出力信号をディレーラインで適当な時
間に遅延させるようにしたので、CRTに表示されるデ
ータの表示画素幅が細くならず鮮明に写し出され、また
、フイルム等に写した場合にも表示されるデータは鮮明
になるという効果が得られている。
第1図はこの発明の一実施例を示す回路図、第2図はタ
イミングチャート図、第3図はD/A変換器の構成を示
すブロック図、第4図は従来のCRT表示装置の回路図
、第5図はタイミングチャート図である。 図において、(1)はD−FF,(2)はANDゲート
、(3)はD/A変換器、(3a)はレジスタ、(3b
)はDハ変換部、(4)はCRT,(5)はデイレーラ
インである。
イミングチャート図、第3図はD/A変換器の構成を示
すブロック図、第4図は従来のCRT表示装置の回路図
、第5図はタイミングチャート図である。 図において、(1)はD−FF,(2)はANDゲート
、(3)はD/A変換器、(3a)はレジスタ、(3b
)はDハ変換部、(4)はCRT,(5)はデイレーラ
インである。
Claims (1)
- 【特許請求の範囲】 D−FFでピクセルクロック信号に同期化されると共に
ANDゲートで該ピクセルクロック信号とゲートされて
得られたピクセルデータ出力信号をD/A変換器でアナ
ログ信号に変換してCRTに表示するCRT表示装置に
おいて、 前記ANDゲートで得られた前記ピクセルデータ出力信
号のH又はLレベルを前記ピクセルクロック信号のn回
目のH又はLレベルまで遅延させて前記D/A変換器に
ピクセルデータ遅延信号を出力するディレーラインを備
えたことを特徴とするCRT表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1052061A JP2811195B2 (ja) | 1989-03-06 | 1989-03-06 | 表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1052061A JP2811195B2 (ja) | 1989-03-06 | 1989-03-06 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02232684A true JPH02232684A (ja) | 1990-09-14 |
JP2811195B2 JP2811195B2 (ja) | 1998-10-15 |
Family
ID=12904299
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1052061A Expired - Lifetime JP2811195B2 (ja) | 1989-03-06 | 1989-03-06 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2811195B2 (ja) |
-
1989
- 1989-03-06 JP JP1052061A patent/JP2811195B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2811195B2 (ja) | 1998-10-15 |
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