JPH0336359B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信情報の方路の切り換え接続およ
びそれを実行するための交換機に適用されるスイ
ツチングシステムに関し、特にTDM（時分割多
重）におけるPCM（パルス符号変調）信号の処理
に使用されるスイツチングシステムに関するもの
である。

〔従来の技術〕

例えば、スイツチングシステムは、加入者間伝
送通路を相互に接続するための電話交換に用いら
れる。PCMおよびTDMの技法を用いるスイツチ
ングシステムにおいては、通常、空間−時間−空
間（Ｓ−Ｔ−Ｓ）構成または時間−空間−時間
（Ｔ−Ｓ−Ｔ）構成に基づいている。例えば、米
国特許第4123624号および第3851105号には、Ｔ−
Ｓ−Ｔ構成の例が示されている。Ｔ−Ｓ−Ｔ構成
においては、時間スイツチ（Ｔスイツチ）で所定
のチヤネルを先ずスイツチングし、次いでそれを
空間スイツチ（Ｓスイツチ）でスイツチングし、
再び時間スイツチでスイツチングする。Ｔ−Ｓ−
Ｔ構成は、入りバスにおける割り当てられた１つ
のタイムスロツトから、出バスにおける１つの割
り当てられたタイムスロツトへチヤネルをスイツ
チングする機能を有する。Ｓ−Ｔ−Ｓ構成は、２
段の空間スイツチングおよび１段の時間スイツチ
ングをするものであり、その動作においてＴ−Ｓ
−Ｔ構成と類似する。

第１図は、Ｔ−Ｓ−Ｔ構成を概念的に示す。図
において、Ｔ−Ｓ−Ｔ構成のスイツチングシステ
ム５１は、時間スイツチ５２、空間スイツチ５３
および時間スイツチ５４を具備している。例えば
256チヤネルを有する１つのTDM入りバス５６
が時間スイツチ５２に入る。いま、入りバス５６
のあるチヤネルが時間スイツチ５２の斜線領域に
よつて示されるように、タイムスロツト１に割り
当てられているものと仮定する。時間スイツチ５
２はタイムスロツト間のチヤネルをスイツチング
するものであり、入りタイムスロツト１を空間ス
イツチ５３の内部タイムスロツト１５へスイツチ
ングする。入りタイムスロツト１が到着すると、
その中に含まれる情報は内部タイムスロツト１５
が到着するまで格納される。このようにして、時
間スイツチングが行なわれる。また、内部タイム
スロツト１５が到着すると、該タイムスロツトは
空間スイツチ５３の割り当てられた交点を介して
情報を運ぶ。この割り当てられた交点は、入りバ
ス５６をTDM出バス５７と相互に接続するよう
に働く。このようにして、空間スイツチングされ
る。なお、ここでは、１つの入りバス５６および
出バス５７のみを示す。空間スイツチ５３の交点
は、サンプル（即ち、１つのタイムスロツトに対
し）の継続期間中のみが割り当てられ、フレーム
の他の２５５のタイムスロツトに対しては、他の
交点が割り当てられる。

第２図は、従来の時間スイツチの例を簡単なブ
ロツク図で示す。図において、例えば５１２の入
りチヤネル（PCMデータ入力）はTDM入りバス
６２を経て時間スイツチ６０のデータメモリ６１
へ供給される。入りバス６２は約200ナノ秒毎に
1PCMサンプルの割合で並列に且つ遂次的に各々
のPCMサンプルを（512チヤネルから）運ぶ。な
お、書き込みに必要な実継続時間は例えば100ナ
ノ秒である。このような時間スイツチにおいて、
データメモリ６１は３つのRAM（例えばインテ
ル社のモデル2148）を有し、各RAMは512の２
進ワード（各ワードは最大10ビツト）が格納可能
である。出チヤネル（512チヤネル）はデータメ
モリ６１から読み取られ、約200ナノ秒毎に１つ
のPCMサンプルの割合で、並列にTDM出バス６
３へ供給される（PCMデータ出力）。

入チヤネルカウンタ６４は０から511（入りチヤ
ネルに応じ）まで加算計数し、それからそれを何
回も繰り返す順次カウンタである。入チヤネルカ
ウンタ６４は各チヤネルのデータが任意の所定の
時点に受け取らるタイミング動作を維持してお
り、また、各チヤネルに適切な書き込みアドレス
を発生する。従つて、所定のチヤネルがデータメ
モリ６１によつて受け取られ、これが入チヤネル
カウンタ６４により与えられたアドレスでデータ
メモリ６１に格納される。データメモリ６１は各
チヤネルに対して１つの格納個所を有し、つまり
512の格納個所がある。入りバス６２の入力PCM
データは入チヤネルカウンタ６４の制御の下でデ
ータメモリ６１の格納個所へ順次書き込まれる。
つまり、特定のPCMサンプルは入チヤネルカウ
ンタ６４によつて指示されたごとく入りチヤネル
番号に対応するアドレスでデータメモリ６１に格
納される。

RAM（例えばインテル社のモデル2148）でな
るコネクシヨンメモリ６６は、１セツトの入りチ
ヤネルアドレスを有する。このコネクシヨンメモ
リ６６によつて、出チヤネルカウンタ６７により
決定される適切な時間に、読出アドレスバス６８
（９ビツト）を経て、読み出しアドレスがデータ
メモリ６１に送られる。この読み取りアドレスに
応じて、データメモリ６１に格納されたPCMサ
ンプルが出バス６３に読み出される。コネクシヨ
ンメモリ６６はこれを以下のごとく達成する。

例えば、入りバス６２のチヤネル400が出バス
６３のチヤネル501へ接続されるものと仮定する。
プロセスコントローラ７１は、アドレスバス７２
にチヤネル番号501の書き込みアドレスを発生す
ると共にチヤネル番号400のアドレスをデータバ
ス７３に発生する。このチヤネル番号400のアド
レスはデータとして、コネクシヨンメモリ６６
に、アドレスバス７２の書き込みアドレスよる特
定個所に格納される。次に、出チヤネルカウンタ
６７から、チヤネル501に対応する読み出しアド
レスが、読出アドレスバス７４を介してコネクシ
ヨンメモリ６６へ供給される。コネクシヨンメモ
リ６６のデータ出力７６から読出アドレスバス６
８を介してデータメモリ６１に供給される出力デ
ータは、実際に入りバス６２からのチヤネル400
が格納された個所に対応する当該データメモリ６
１のアドレスである。従つて、出チヤネルカウン
タ６７はチヤネル501のためのアドレスによりコ
ネクシヨンメモリ６６にアドレスし、コネクシヨ
ンメモリ６６はデータ出力７６にチヤネル400の
アドレスを生じ更にそれをデータメモリ６１のた
めの読み取りアドレス入力へ供給する。データメ
モリ６１に格納されたチヤネル400からのPCMワ
ード（データ）はチヤネル501のときの出バス６
３へ供給される。

このように、プロセスコントローラ７１からコ
ネクシヨンメモリ６６に適切にアドレスがロード
されることによつて、任意の出チヤネルに対して
任意の入りPCMサンプルが選択される。それに
よつて、スイツチングが行われる。

〔発明が解決しようとする課題〕

ところで、スイツチングシステムにおいて考慮
されるべきこととして、ネツトワークブロツキン
グがある。これは、２つのアイドル端点間での接
続ができないことであり、換言すれば、２つの加
入者が相互に接続され得ないことである。これ
は、スイツチングシステムを介する全ての利用可
能な通路が使用中であることによつて生じる。多
段スイツチ（例えばＴ−Ｓ−Ｔ構成）はある程度
のブロツキングを示す。１段の時間スイツチはノ
ンブロツキング性であるが、時間スイツチにてス
イツチングされるチヤネルの数は使用されるメモ
リ装置の動作速度によつて制限される。また、メ
モリ装置を極めて多く使用したノンブロツキング
性のスイツチングシステムが提案されているが、
多数のメモリ装置へのデータの供給路および制御
に必要な配線および回路が複雑となる。そのた
め、例えば局用交換機等の非常に多くの回路板を
使用する大規模なシステムにあつては、装置構成
が極めて複雑かつ大型となるという問題点があつ
た。

本発明は、このような点に鑑み、チヤネル数が
多くノンブロツキング性であり、簡単な構成のス
イツチングシステムを提供することを目的とす
る。

〔課題を解決するための手段〕 本発明のスイツチングシステムは、複数の入り
バスにおけタイムスロツトで伝送されるデイジタ
ルデータを複数の出バスにおけるタイムスロツト
にスイツチングする。

ここで、入りバスおよび出バスは同一の変数で
グループ化されている。

少なくとも１つの個別格納手段が備わつてお
り、１つの個別格納手段は入りバスの１つのグル
ープからのデイジタルデータを格納する。この個
別格納手段は、変数に応じた入り格納グループに
分けられるように定義され、各入り格納グループ
には少なくとも１つのデータメモリが含まれるよ
うに割り当てられている。また、個別格納手段は
出格納グループに分けられるように定義され、各
出格納グループには各入りバスグループの１つの
データメモリが含まれるように割り当てられてい
る。

書込手段は、グループ化された入りバスのデイ
ジタルデータを順次かつ循環的に入り格納グルー
プのデータメモリに共通的に書き込む。

読出手段は、個別格納手段の各出格納グループ
からデイジタルデータをを出バスの各グループに
順次かつ循環的に読み出す。

〔作用〕

グループ化された入りバスのデイジタルデータ
が、順次かつ循環的に個別格納手段の入り格納グ
ループのデータメモリに書き込まれる。例えば、
フレームでデイジタルデータが規定されていれ
ば、第１のフレーム，第２のフレーム，…と順次
デイジタルデータが書き込まれる。次いで、第１
のフレーム，第２のフレーム，…と順次デイジタ
ルデータが書き込まれる。このようにして、入り
格納グループのデータメモリへのデータ書き込み
が繰り返され、循環的に行われる。各入り格納グ
ループには少なくとも１つのデータメモリが含ま
れるが、仮に複数のデータメモリがあれば共通に
デイジタルデータが書き込まれる。

個別格納手段に書き込まれたデイジタルデータ
は、その各出格納グループから、出バスの各グル
ープに順次かつ循環的に読み出される。

このようにして、複数の入りバスにおけるタイ
ムスロツトで伝送されるデイジタルデータが複数
の出バスにおけるタイムスロツトにスイツチング
される。

〔実施例〕

以下、図面を参照して本発明の実施例について
詳細に説明する。

(1) 第１実施例 第３図に本発明によるスイツチングシステムの
一実施例を示す。本実施例は1012チヤネルをスイ
ツチングするものである。このスイツチングシス
テムにおいて、入りバスは２つにグループ化され
ている。

先ず、説明を分かりやすくするために、本実施
例を本発明の個別格納手段と関係付けておく。

第３図の２つの入りバス９１，９２および出バ
ス９３，９４は同一変数（＝２）でグループ化さ
れている。

個別格納手段は、データメモリ８１，８２に対
応する。これらは、変数（＝２）の入り格納グル
ープに分けられている。つまり、データメモリ８
１で１つの入り格納グループ、データメモリ８２
で１つの入り格納グループとなつている。また、
データメモリ８１で１つの出格納グループ、デー
タメモリ８２で１つの出格納グループとなつてい
る。

次に、第３図の実施例について説明する。ここ
で、スイツチングシステム８０は相互に接続され
たスイツチングモジユール９０と制御モジユール
８９とを有する。

TDM入りバス９１は512チヤネル（PCMデー
タ入力）を順次、並列に、両スイツチ８３，８４
の状態によつてデータメモリ８１あるいは８２へ
供給する。同様に、他方のTDM入りバス９２も
512チヤネル（PCMデータ入力）を順次、並列
に、両スイツチ８３，８４の状態によつて、デー
タメモリ８１あるいは８２へ供給する。ここで、
入りバス９１のチヤネルを「グループＡ」チヤネ
ル、入りバス９２のチヤネルを「グループＢ」チ
ヤネル、出バス９３のチヤネルを「グループＷ」
チヤネル、出バス９４のチヤネルを「グループ
Ｘ」チヤネルとそれぞれ称する。

両スイツチ８３，８４は説明を複雑にしないた
めに、簡単な単極双投（SPDT）スイツチとして
示す。実際には、両スイツチ８３，８４はスタテ
イツク・ソリツド・ステート・スイツチ（例え
ば、モデル74S257）が好ましい。データメモリ
８１（例えばインテル社のモデル2148）は、各々
10ビツトの２進ワードを1024ワード格納できるも
のである。他方のデータメモリ８２は、データメ
モリ８１と同一の格納容量を有している。また、
両スイツチ８５，８６は、両データメモリ８１，
８２の出力をTDM出バス９３および９４へ接続
するように働く。両スイツチ８５，８６（両スイ
ツチ８７，８８）もまたスタテイツク・ソリツ
ド・ステート・スイツチである。

スイツチングシステム８０は、両入りバス９
１，９２のいずれかに現われる512チヤネルの任
意の１つを出バス９３あるいは９４に現われる
512チヤネルの任意の１つへスイツチングする。
このスイツチングシステム８０の機能を以下に説
明する。

スイツチ８３，８４，８５，８６，８７および
８８のそれぞれは、第１の位置（実線矢印で示
す）および第２の位置（点線で示す）を有する。
両入りバス９１，９２は同位相のフレームを有し
ており、入りバス９１で新フレームがスタートす
ると、入りバス９２でも新フレームがスタートし
ている。同様に、両出バス９３，９４のフレーム
は互いに同位相であり、また、両入りバス９１，
９２に現われるフレームと同位相である。スイツ
チの同位相動作は必要により本実施例に適用され
るが、入りバスに対して出バスフレームを遅らす
ようにしてもよい。例えば、読出アドレスバス１
０９に固定遅延要素を挿入するか、あるいは、両
データメモリ８１，８２のための１つのカウンタ
と両コネクシヨンメモリ９８，９９のための１つ
のカウンタとにチヤネルカウンタ９６を置き換え
ればよい。ここでは、１つのチヤネルカウンタ９
６を使用している。

スイツチ８３〜８８のそれぞれは、第１のフレ
ームに対して第１の位置（実線矢印で示す）にあ
り、次のフレームに対し第２の位置（点線で示
す）にあり、また、次のフレームに対して第１の
位置にあるように、共通に切り替え動作を行う。
つまり、各スイツチの切り替え状態は、どのオル
タネートフレーム（以下、便宜上「偶数フレー
ム」と呼ぶ）でも第１の位置に、どの中間フレー
ム（以下、便宜上「奇数フレーム」と呼ぶ）でも
第２の位置にそれぞれある。スイツチ８３〜８８
は、偶数−奇数フレーム指示器９７からリード１
０５に与えられる１ビツトによつて制御される。

偶数フレームの間入りバス９１に受け取られた
PCMデータはデータメモリ８１に格納される
（Ａ偶数として第３図に示す）。また、偶数フレー
ムの間入りバス９２に受け取られたPCMデータ
はデータメモリ８２に格納される（Ｂ偶数として
第３図に示す）。他方、奇数フレームの間、入り
バス９１からのPCMデータはデータメモリ８２
に格納され（Ａ奇数として示す）、入りバス９２
からのPCMデータはデータメモリ８１に格納さ
れる（Ｂ奇数として示す）。

偶数フレームの間における出バス９３のPCM
データは、データメモリ８１から読み取られたも
のである。データメモリ８１は、偶数フレームの
入りバス９１および奇数フレームの入りバス９２
からのデータをを格納している（即ち、Ａ偶数お
よびＢ奇数）。また、偶数フレームの間における
出バス９４のPCMデータは、偶数フレームの入
りバス９２および奇数フレームの入りバス９１か
らのデータを格納するデータメモリ８２から読み
取られる（即ち、Ａ奇数およびＢ偶数）。

奇数フレームの間、スイツチ８３〜８８はそれ
らの第２位置（点線）にある。データメモリ８２
から読み取られて（即ち、Ａ偶数およびＢ奇数）、
出バス９３のPCMデータとなる。また、偶数フ
レームの入りバス９１および奇数フレームの入り
バス９２からのデータを格納するデータメモリ８
１から、奇数フレームの間に読み取られて（即
ち、Ａ偶数およびＢ奇数）、出バス９４のPCMデ
ータとなる。

この結果として、出バス９３は両入りバス９
１，９２の入力チヤネルの任意のものに対してア
クセスを有している。同様に、出バス９４は両入
りバス９１，９２の入力チヤネルの任意のものに
対してアクセスを有する。

いま、入りバス９１のチヤネルが出バス９３の
チヤネルへ接続されているものと仮定する。偶数
フレームにおいて出バス９３はスイツチ８５を介
してデータメモリ８１へ接続され、偶数フレーム
の間に入りバス９１から受け取られたデータ（即
ちＡ偶数従つて仮定しているチヤネル）に対して
アクセスする。また、奇数フレームにおいて出バ
ス９３はスイツチ８５を介してデータメモリ８２
へ接続され、奇数フレームの間に入りバス９１か
ら受け取られたデータ（即ちＡ奇数従つて仮して
いるチヤネル）に対してアクセスする。

他方、入りバス９２のチヤネルが出バス９３の
チヤネルへ接続されているものと仮定する。偶数
フレームにおいて出バス９３はスイツチ８５を介
してデータメモリ８１へ接続され、前の奇数フレ
ームのとき入りバス９２から受け取られたデータ
（即ちＢ奇数従つて仮定しているチヤネル）に対
してアクセスする。また、奇数フレームにおいて
出バス９３はスイツチ８５を介してデータメモリ
８２へ接続され、前の偶数フレームに入りバス９
２から受け取られたデータ（即ちＢ偶数従つて仮
定しているチヤネル）に対してアクセスする。従
つて、出バス９３は、入りバス９１で受け取られ
た512チヤネルの任意の１つに対すると共に入り
バス９２で受け取られた512チヤネルの任意の１
つに対してアクセスを有する。同様に、出バス９
４は入りバス９１で受け取られた512チヤネルの
任意の１つに対し、また、入りバス９２で受け取
られた512チヤネルの任意の１つに対しアクセス
を有する。

次に、スイツチングシステム８０の制御モジユ
ール８９について説明する。この制御モジユール
８９を第２図に示した時間スイツチ６０の制御部
分と比較すると、制御モジユール８９は付加的な
偶数−奇数フレーム指示器９７（１ビツトカウン
タ）、排他的論理和ゲート１０２および１０３、
スイツチ８７および８８、２つのコネクシヨンメ
モリ９８，９９を有している。ここでは、１つの
チヤネルカウンタ９６のみを使用して、両データ
メモリ８１，８２の書き込みアドレスおよび両コ
ネクシヨンメモリ９８，，９９の読み取りアドレ
スを提供するようにしている。プロセスコントロ
ーラ１０１は制御モジユール８９の主要構成要素
となつている。チヤネルカウンタ９６および偶数
−奇数フレーム指示器９７は例えばTI社のモデ
ル74S163カウンタで構成される。

動作を説明する。チヤネルカウンタ９６の出力
（９ビツト）と偶数−奇数フレーム指示器９７の
出力（１ビツト）との10ビツト書き込みアドレス
が、両データメモリ８１，８２に接続されたアド
レスバス１０６に提供される。両データメモリ８
１，８２のそれぞれのデータ入力DIにデータが
現われるとき順次に書き込まれる。データが書き
込まれるアドレスは、チヤネルカウンタ９６およ
び偶数−奇数フレーム指示器９７からアドレスバ
ス１０６を経てアドレス入力WAへ供給された２
進アドレスによつて規定される。所定のチヤネル
からの特定のPCMサンプルは、入りチヤネル番
号に応じたアドレスで、データメモリ８１あるい
は８２に格納される。なお、両データメモリ８
１，８２に対する書き込みアドレスの最上位ビツ
トは、偶数−奇数フレーム指示器９７からのビツ
トである。

両データメモリ８１，８２のそれぞれのデータ
は、各読み取りリードアドレス入力RAへ供給さ
れる読み取りアドレスに応答して、各データ出力
Ｄ０から出力される。その読み取りアドレスはコ
ネクシヨンメモリ９８および９９からアドレスバ
ス１０７および１０８に供給される。チヤネルカ
ウンタ９６により読出アドレスバス１０９に与え
られたアドレスに応答して、コネクシヨンメモリ
９８はそのデータ出力端子１１１に10ビツトアド
レスを発生する。この10ビツトアドレスは、入り
バス９１あるいは９２（それらのデータはデータ
メモリ８１および８２に格納される）のいずれか
のチヤネルが出バス９３のカレントチヤネルへ接
続されるべきであるかを示す。換言すれば、偶数
フレームのとき、入りバス９１あるいは９２のい
ずれかからの特定のチヤネルのデータが格納され
たデータメモリ８１の格納個所が、アドレスバス
１０７のアドレスによつて示される。そのアドレ
スに応じてデータが読み取られ、データ出力D0
にて出力データが得られる。

同様に、偶数フレームのとき、コネクシヨンメ
モリ９９は、入りバス９１あるいは９２（それら
のデータはデータメモリ８２に格納される）のど
のチヤネルが出バス９４のカレントチヤネルへ接
続されるべきであるかを示す10ビツトアドレス
を、そのデータ出力端子１１２に提供する。換言
すれば、アドレスバス１０８のアドレス（偶数フ
レームのとき）は入りバス９１あるいは９２のい
ずれかからの特定のチヤネルのデータを含むデー
タメモリ８２の格納個所にアドレスし、そのデー
タはそれから読み取られ、データメモリ８２のデ
ータ出力D0へ供給される。

両データメモリ８１，８２に対する書き込みア
ドレスの最上位ビツトは、偶数−奇数フレーム指
示器９７の出力である。従つて、偶数フレームの
とき、入りバス９１からのチヤネルは論理０で始
まるアドレスによつてデータメモリ８１の1/2
（即ち「下方」半分）に格納される。同様に、偶
数フレームのとき、入りバス９２からのチヤネル
は論理０で始まるアドレスによつてデータメモリ
８２の1/2（即ち「下方」半分）に格納される。

奇数フレームのとき、偶数−奇数フレーム指示
器９７の出力は論理１である。従つて、奇数フレ
ームの間に得られる全てのチヤネルのアドレスは
論理１で始まる。奇数フレームの間、入りバス９
１からのチヤネルは論理１で始まるアドレスによ
つてデータメモリ８２の1/2（即ち「上方」半分）
に格納される。同様に、奇数フレームのとき、入
りバス９２からのチヤネルは論理１で始まるアド
レスによつてデータメモリ８１の1/2（即ち「上
方」半分）に格納される。

両排他的論理和ゲート１０２，１０３は制御イ
ンバータとして機能する。偶数フレームのとき、
偶数−奇数フレーム指示器９７の１ビツト出力は
論理０である。そのため、一方の排他的論理和ゲ
ート１０２の他方入力へ供給された論理ビツト
（即ち、コネクシヨンメモリ９８のデータ出力端
子１１１からの最上位ビツト）はそのまま通過す
る。コネクシヨンメモリ９８に格納された５１２
の２進ワードはデータメモリ８１の1/2の格納個
所にのみアドレスする。ところで、データメモリ
８１には1024の格納個所があるが、512アドレス
のみがコネクシヨンメモリ９８に格納される。更
に、コネクシヨンメモリ９８におけるデータによ
つて、入りバス９１および９２の1024の入力チヤ
ネルのいずれが出バス９３に現われる512の出力
チヤネルとなるかが特定かつ選択される。

偶数フレームのとき、データ出力端子１１１か
らの最上位ビツトはそのまま通過するので、デー
タメモリ８１の読み取りアドレス端子RAへ供給
されるアドレスは、データ出力端子１１１に現わ
れるたものと同じ２進データである。これによつ
てデータメモリ８１がアドレスされ、入りバス９
１あるいは９２のチヤネルの１つから格納された
データがそのデータ出力端子D0に生ずる。その
データはスイツチ８５を経て出バス９３へ供給さ
れる。

奇数フレームのとき、データ出力端子１１１か
らの最上位ビツトは排他的論理和ゲート１０２に
よつて反転される。そのため、スイツチ８７を経
てデータメモリ８２の読み取りアドレス端子RA
へ供給されるアドレスは、コネクシヨンメモリ９
８のデータ出力端子１１１に現われる２進データ
と同じではない。コネクシヨンメモリ９８のデー
タが偶数フレームのときデータメモリ８１の「下
方」半分にアドレスされると、奇数フレームのと
きはデータメモリ８２の「上方」半分にアドレス
する。同様に、コネクシヨンメモリ９８のデータ
が偶数フレームのときデータメモリ８１の「上
方」半分にアドレスされると、それは奇数フレー
ムのときデータメモリ８２の「下方」半分にアド
レスする。このような動作の必要性は、入りバス
９１の所定のチヤネルの内容が偶数フレームのと
きデータメモリ８１の「下方」半分、そして奇数
フレームのときデータメモリ８２の「上方」半分
にそれぞれ格納されることに基づく。同様に、入
りバス９２の所定のチヤネルの内容は偶数フレー
ムのときデータメモリ８２の「下方」半分にそし
て奇数フレームのときデータメモリ８１の「上
方」」半分に格納される。

プロセスコントローラ１０１は第２図のプロセ
スコントローラ７１と同じような方式で作用す
る。プロセスコントローラ１０１からの書込アド
レスバス１１３におけるアドレスによつて、出バ
ス９３（あるいは出バス９４）のチヤネルに対応
するコネクシヨンメモリ９８（あるいはコネクシ
ヨンメモリ９９）の格納個所が定まる。プロセス
コントローラ１０１により、出バス９３（あるい
は出バス９４）へ接続されるべきチヤネルのアド
レス（即ち、入りバス９１および９２から）がデ
ータとして、データバス１１４を経て、コネクシ
ヨンメモリ９８（あるいはコネクシヨンメモリ９
９）に格納される。これらのアドレスは、入りバ
ス９１および９２におけるチヤネルによつて運ば
れたデータが既に格納されたデータメモリ８１お
よび８２の格納個所を示す。

従つて、入りバス９１，９２の双方による1024
のチヤネルから方路付けられた最大512のチヤネ
ルで、出バス９３はデータを運ぶことができる。
同様に、出バス９４も、入りバス９１，９２の双
方の1024のチヤネルから方路付けられた最大512
チヤネルでデータを運ぶことができる。

本実施例には各種の変形態様がある。例えば、
出バス９３あるいは９４のチヤネル容量の倍を有
する単一のバスにグループＷおよびグループＸの
チヤネルを多重化することである。その場合、両
スイツチ８５，８６は不必要である。また、入り
バス９１あるいは９２のチヤネル容量の倍を有す
る単一のバスにグループＡおよびグループＢのチ
ヤネルを多重化することである。その場合、両ス
イツチ８３，８４は除去される。

(2) 第２実施例 第４図に本発明の別実施例を示す。このスイツ
チングシステムは、2048チヤネルとした例であ
る。ここで、入りバスは２つにグループ化されて
いる。

先ず、説明を分かりやすくするために、本実施
例を本発明の個別格納手段と関係付けておく。

第４図の４つの入りバス１１６〜１１９および
出バス１３０〜１３３は同一変数（＝２）でグル
ープ化されている。

１つの個別格納手段がデータメモリ１３６〜１
３９に、他の１つの個別格納手段がデータメモリ
１４０〜１４３に対応する。

各個別格納手段は、変数（＝２）の入り格納グ
ループに分けられている。つまり、データメモリ
１３６，１３７、データメモリ１３８，１３９、
データメモリ１４０，１４１、データメモリ１４
２，１４３で各入り格納グループとなつている。

また、データメモリ１３６，１４０、データメ
モリ１３８，１４２、データメモリ１１３７，１
４１、データメモリ１３９，１４３で各出格納グ
ループとなつている。

次に、第４図の実施例について説明する。ここ
で、スイツチングシステム１１５はスイツチング
モジユール１２５および制御モジユール１２０を
含む。スイツチングモジユール１２５において、
４つのTDM入りバス１１６，１１７，１１８お
よび１１９（各々512チヤネルの）を４つの
TDM出バス１２１，１２２，１２３および１２
４（各々512チヤネル）に相互に接続するように
配置している。８つのデータメモリ１３６，１３
７，１３８，１３９，１４０，１４１，１４２お
よび１４３が含まれ、これらは例えばインテル社
モデル2148CAMAモジユールで構成される。な
お、本実施例の機能は第３図の実施例の機能と類
似しているので詳細な機能説明は省略する。

第４図において、スイツチ１２６は偶数フレー
ムのとき（スイツチ１２６の切り換え状態は実線
の矢印によつて示す状態にある）、入りバス１１
６からのデータを２つのデータメモリ１３６，１
３７の双方へ供給する。また、スイツチ１２６は
奇数フレームのとき（スイツチ１２６の切り換え
状態は点線接続によつて示す状態にある）、入り
バス１１７からのデータを両データメモリ１３
６，１３７へ供給する。同様に、スイツチ１２７
は、偶数フレームのとき入りバス１１７からのデ
ータを両データメモリ１３８，１３９へ供給し、
奇数フレームのとき入りバス１１６からのデータ
を両データメモリ１３８，１３９へ供給する。

同様にして、偶数フレームのとき、スイツチ１
２８は入りバス１１８からのデータを両データメ
モリ１４０，１４１へ供給し、スイツチ１２９は
入りバス１１９からのデータを両データメモリ１
４２，１４３へ供給する。奇数フレームのとき、
スイツチ１２９は入りバス１１８からのデータを
両データメモリ１４２，１４３へ供給し、スイツ
チ１２８は入りバス１１９からのデータを両デー
タメモリ１４０，１４１へ供給する。

スイツチ１３０は出バス１２１を、偶数フレー
ムのとき両データメモリ１３６，１４０へ、奇数
フレームのとき両データメモリ１３８，１４２へ
接続する。スイツチ１３１は出バス１２２を、偶
数フレームのとき両データメモリ１３８，１４２
へ、奇数フレームのとき両データメモリ１３６，
１４０へ接続する。スイツチ１３２は出バス１２
３を、偶数フレームのとき両データメモリ１３
７，１４１へ、奇数フレームのとき両データメモ
リ１３９，１４３へ接続する。スイツチ１３３は
出バス１２４を、偶数フレームのとき両データメ
モリ１３９，１４３へ、奇数フレームのとき両デ
ータメモリ１３７，１４１へ接続する。これらの
相互接続により、スイツチングシステム１１５の
入りバス１１６，１１７，１１８，１１９の2048
入力チヤネルの任意の１つが、出バス１２１，１
２２，１２３，１２４の2048出力チヤネルの任意
の１つへスイツチングされる。スイツチングされ
た接続のそれぞれは独立であり、スイツチングシ
ステム１１５を介して時分割多重化経路をとる。
従つてノンブロツキングである。

スイツチングシステム１１５の制御モジユール
１２０は第３図の制御モジユール８９と類似して
おり、追加のメモリを制御するための容量を有す
るように拡張されている。チヤネルカウンタ１４
４はチヤネルカウンタ９６と同一であり、偶数−
奇数フレーム指示器１４５は偶数−奇数フレーム
指示器９７と同一である。４つのコネクシヨンメ
モリ１４６，１４７，１４８および１４９のそれ
ぞれは、出バス１２１，１２２，１２３および１
２４に対応している。コネクシヨンメモリ１４６
〜１４９のそれぞれは５１２の２進ワードを格納
する容量を有し、各々のワードは11ビツトを有し
ている。コネクシヨンメモリ１４６〜１４９のそ
れぞれからのデータ出力は、スイツチ１５６，１
５７，１５８および１５９により制御されて、ゲ
ート回路１５１，１５２，１５３あるいは１５４
へ供給される。

本実施例にあつては、偶数フレームのとき、コ
ネクシヨンメモリ１４６はスイツチ１５６を経て
ゲート回路１５１へ接続される。コネクシヨンメ
モリ１４６のデータ出力DOから受け取られた11
ビツトの２進ワードにおいて、下位９ビツトはゲ
ート回路１５１ではそのまま通過する。第２の上
位ビツトは第３図の実施例における最上位ビツト
と同様の手法で排他的論理和ゲート１５１ａへ供
給される。最上位ビツトはデコーダ１５１ｂ（単
一インバータで成る）へ供給される。このデコー
ダ１５１ｂの一方の出力（反転出力）はデータメ
モリ１３６のイネーブル入力EN１へ供給され、
これによつて当該データメモリ１３６の読み取り
動作が選択的にイネーブルされる。また、デコー
ダ１５１ｂの他の出力（非反転出力）がデータメ
モリ１４０のイネーブル入力EN５へ供給され、
これによつて当該データメモリ１４０の読み取り
動作が選択的にイネーブルされる。つまり、デコ
ーダ１５１ｂはデータメモリ１３６あるいは１４
０を読み取り動作のために１回イネーブルし（但
し、両メモリ同時ではない）、その場合のアドレ
スは、コネクシヨンメモリ１４６から直接得られ
る９ビツトと排他的論理和ゲート１５１ａからの
１ビツトにより与えられる（偶数フレームのと
き）。

同様に、ゲート回路１５２は両データメモリ１
３８，１４２へイネーブル信号（入力EN３およ
びEN７に対して）と10ビツト読み取りアドレス
とを提供する。ゲート回路１５３は両データメモ
リ１３７，１４１に対しイネーブル信号（入力
EN２およびEN６に対して）と、10ビツト読み
取りアドレスとを提供する。ゲート回路１５４は
両データメモリ１３９，１４３に対してイネーブ
ル信号（入力EN４およびEN８に対して）と、
10ビツト読み取りアドレスとを提供する。データ
メモリ１３６〜１４３の全てに対する書き込みア
ドレスは、チヤネルカウンタ１４４および偶数−
奇数フレーム指示器１４５から得られる10ビツト
により提供される。ここでは、コネクシヨンメモ
リ１４６，１４７，１４８および１４９のための
プロセスコントローラは省略している。それは、
第３図のプロセスコントローラ１０１と同様の手
法で作動する。

本実施例にも変形態様がある。出バス１２１あ
るいは１２２（出バス１２３あるいは１２４）の
チヤネル容量の倍を有する単一のバスにグループ
ＷおよびグループＸ（グループＹおよびグループ
Ｚ）のチヤネルを多重化することである。その場
合、両スイツチ１３０，１３１（両スイツチ１３
２，１３３）は除去される。また、入りバス１１
６あるいは１１７（入りバス１１８あるいは１１
９）のチヤネル容量の倍を有する単一のバスにグ
ループＡおよびグループＢ（グループＣおよびグ
ループＤ）のチヤネルを多重化する。両スイツチ
１２６，１２７（両スイツチ１２８，１２９）は
除去される。

(3) 第３実施例 第５図に本発明の別実施例を示す。このスイツ
チングシステムは、3072チヤネルを有する。ここ
で、入りバスは２つにグループ化されている。

先ず、説明を分かりやすくするために、本実施
例を本発明の個別格納手段と関係付けておく。

第５図の６つの入りバス１６１〜１６６および
出バス１６７〜１７２は同一変数（＝２）でグル
ープ化されている。

１つの個別格納手段がデータメモリ１８６〜１
９１に、他の１つの個別格納手段がデータメモリ
１９２〜１９７に、他の１つの個別格納手段がデ
ータメモリ１９８〜２０３に対応する。

各個別格納手段は、変数（＝２）の入り格納グ
ループに分けられている。つまり、データメモリ
１８６〜１８８、データメモリ１８９〜１９１、
データメモリ１９２〜１９４、データメモリ１９
５〜１９７、データメモリ１９８〜２００、デー
タメモリ２０１〜２０３で各入り格納グループと
なつている。

また、データメモリ１８６，１９２，１９８、
データメモリ１８９，１９５，２０１、データメ
モリ１８７，１９３，１９９、データメモリ１９
０，１９６，２０２、データメモリ１８８，１９
４，２００、データメモリ１９１，１９７，２０
３で各出格納グループとなつている。

次に、第５図の実施例について説明する。図に
おいて、６つのTDM入りバス１６１〜１６６
（各々５１２チヤネル）、６つのTDM出バス１６
７〜１７２（各々５１２チヤネル）を含む。スイ
ツチングシステム１６０を有し、その中のスイツ
チングモジユール１８５のみを示す。

１８のデータメモリ１８２〜２０３が使用され
ている。３つのデータメモリ１８６，１８７およ
び１８８は、偶数フレームのとき入りバス１６１
のデータに対して、寄数フレームのとき入りバス
１６２のデータに対して応答する。他の３つのデ
ータメモリ１８９，１９０および１９１は、偶数
フレームのとき入りバス１６２のデータに対し
て、奇数フレームのとき入りバス１６１のデータ
に対して応答する。

同様に、３つのデータメモリ１９２，１９３お
よび１９４は、偶数フレームのとき入りバス１６
３のデータに対して、奇数フレームのとき入りバ
ス１６４のデータに対して応答する。３つのデー
タメモリ１９５，１９６および１９７は、偶数フ
レームのとき入りバス１６４のデータに対して、
奇数フレームのとき入りバス１６３のデータに対
して応答する。データメモリ１９８，１９９およ
び２００は、偶数フレームのとき入りバス１６５
のデータに対して、奇数フレームのとき入りバス
１６６のデータに対して応答する。データメモリ
２０１，２０２および２０３は偶数フレームのと
き入りバス１６６のデータに対して、奇数フレー
ムのとき入りバス１６５のデータに対して応答す
る。スイツチ１７３〜１８４は第４図のスイツチ
１２６〜１３３と同様である。これらの制御原理
（PCM信号の処理その他）は第３図および第４図
と同様である。

本実施例には、変形態様もある。例えば、２つ
の入りバス１６１，１６２、入りバス１６３，１
６４、および入りバス１６５，１６６を、１つの
バスのチヤネル容量を２倍の容量を有する単一の
バスに多重化することである。スイツチ１７３〜
１７８は除去される。また、２つの出バス１６
７，１６８、出バス１６９，１７０、および出バ
ス１７１，１７２を、各バスのチヤネル容量の２
倍のチヤネル容量を有する単一のバスに多重化す
ることである。スイツチ１７９〜１８４は除去さ
れる。

上述した実施例のスイツチングシステムは時間
スイツチおよび空間スイツチの両方の特徴を有す
る。時間でチヤネルをスイツチングするので明ら
かに時間スイツチの要素を有する。この時間スイ
ツチ機能の故に、例えば前述米国特許第4123624
号の第２図に示されたタイムスロツト０〜７とし
て用途を見いだすことができる。更に、実施例の
スイツチングシステムは空間スイツチの要素を含
むので、Ｔ−Ｓ−Ｔ構成またはＳ−Ｔ−Ｓ構成の
機能を達成するものと考えられる。本発明実施例
のスイツチングシステムにおけるこのような広範
な性質の故に、小規模なものから大規模な交換機
に適用される。

なお、本発明は、上述した実施例に限定される
ものではなく、各種の変形態様があること勿論で
ある。例えば、チヤネル数はスイツチングシステ
ムあるいは交換機の必要な能力に合わせて変えら
れる。また、入りバスおよび出バスの数あるいは
バスをグループ化する数（変数で定義）も各種あ
り、入りバスと出バスとの数は一致しなくてもよ
い。

上述実施例では、バスを２つのグループに分
け、偶数フレームおよび奇数フレームに対応する
ようにしたが、３つ以上のグループに分けるよう
にしてもよい。例えば、入りバスのデータを３フ
レーム毎に循環的に格納するような態様にあつて
は、共通的にデータを書き込むメモリのグループ
は少なくとも３つ必要となる。メモリは物理的に
別々に構成されたものでなくてもよい。

〔発明の効果〕

以上詳述したように、本発明によれば、チヤネ
ル数の多いノンブロツキング性のスイツチングシ
ステムを簡単な装置構成で実現することができ、
実用に供して効果大である。

【図面の簡単な説明】

第１図は従来のＴ−Ｓ−Ｔ構成によるスイツチ
ングシステムの説明図、第２図は従来の時間スイ
ツチの一例を示すブロツク図、第３図は本発明に
よるスイツチングシステムの一実施例を示すブロ
ツク図、第４図は本発明によるスイツチングシス
テムの別実施例を示すブロツク図、第５図は本発
明によるスイツチングシステムの別実施例を示す
ブロツク図である。 図において、５１はＴ−Ｓ−Ｔ構成のスイツチ
ングシステム、５２，５４は時間スイツチ、５３
は空間スイツチ、５６，６２，９１，９２，１１
６〜１１９，１６１〜１６６は入りバス、５７，
６３，９３，９４，１２１〜１２４，１６７〜１
７２は出バス、６１，８１，８２，１３６〜１４
３，１８６〜２０３はデータメモリ、６６，９
８，９９，１４６〜１４９はコネクシヨンメモ
リ、７１，１０１はプロセスコントローラ、８
０，１１５，１６０はスイツチングシステム、８
９，１２０は制御モジユール、９０，１２５，１
８５はスイツチングモジユールである。

Claims (1)

1. 【特許請求の範囲】 １ 複数の入りバスにおけるタイムスロツトで伝
   送されるデイジタルデータを複数の出バスにおけ
   るタイムスロツトにスイツチングするためのスイ
   ツチングシステムであり、 前記入りバスおよび出バスは同一の変数でグル
   ープ化されており、 前記入りバスのデイジタルデータを格納する個
   別格納手段を少なくとも１つ備え、当該１つの個
   別格納手段は前記入りバスの１つのグループから
   のデイジタルデータを格納するものであり、 前記個別格納手段は前記変数の入り格納グルー
   プに分けられるように定義され且つ各入り格納グ
   ループには少なくとも１つのデータメモリが含ま
   れるように割り当てられ、また、前記個別格納手
   段は出格納グループに分けられるように定義され
   且つ各出格納グループには各入りバスグループの
   １つのデータメモリが含まれるように割り当てら
   れており、 前記グループ化された入りバスのデイジタルデ
   ータを順次かつ循環的に前記入り格納グループの
   データメモリに共通的に書き込む書込手段を備
   え、 前記個別格納手段の各出格納グループからデイ
   ジタルデータを前記出バスの各グループに順次か
   つ循環的に読み出す読出手段と を備えたスイツチングシステム。