JPH05258558A - シリアルアクセスメモリ - Google Patents
シリアルアクセスメモリInfo
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- JPH05258558A JPH05258558A JP4054527A JP5452792A JPH05258558A JP H05258558 A JPH05258558 A JP H05258558A JP 4054527 A JP4054527 A JP 4054527A JP 5452792 A JP5452792 A JP 5452792A JP H05258558 A JPH05258558 A JP H05258558A
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- 239000003990 capacitor Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 21
- 241001425726 Vindula arsinoe Species 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 シリアルアクセスメモリの集積度を向上し、
その大容量化を容易にする。 【構成】 1トランジスタ1キャパシタより成る複数の
メモリセルで構成された複数のメモリブロック1と、一
つのメモリブロック1に対して一つずつ設けられたライ
トビットアドレスポインタ2とライトワードアドレスポ
インタ4とリードビットアドレスポインタ5とリードワ
ードアドレスポインタ7とを備える。同一メモリブロッ
クのビットアドレスポインタ2,5同志で同一のビット
線を共有し、ワードアドレスポインタ4,7同志で同一
のワード線を共有する。書き込み、読み出しを行うそれ
ぞれのアドレスにメモリブロック一つ分以上のアドレス
数だけ差を設け、書き込みを行うメモリブロックと読み
出しを行うメモリブロックを常に異なったものとする。 【効果】 1トランジスタ1キャパシタのメモリセルを
用いることができ、集積度が向上する。
その大容量化を容易にする。 【構成】 1トランジスタ1キャパシタより成る複数の
メモリセルで構成された複数のメモリブロック1と、一
つのメモリブロック1に対して一つずつ設けられたライ
トビットアドレスポインタ2とライトワードアドレスポ
インタ4とリードビットアドレスポインタ5とリードワ
ードアドレスポインタ7とを備える。同一メモリブロッ
クのビットアドレスポインタ2,5同志で同一のビット
線を共有し、ワードアドレスポインタ4,7同志で同一
のワード線を共有する。書き込み、読み出しを行うそれ
ぞれのアドレスにメモリブロック一つ分以上のアドレス
数だけ差を設け、書き込みを行うメモリブロックと読み
出しを行うメモリブロックを常に異なったものとする。 【効果】 1トランジスタ1キャパシタのメモリセルを
用いることができ、集積度が向上する。
Description
【0001】
【産業上の利用分野】この発明は、シリアルアクセスメ
モリに関し、特にその集積度を向上し、大容量のシリア
ルアクセスメモリを得るための技術に関するものであ
る。
モリに関し、特にその集積度を向上し、大容量のシリア
ルアクセスメモリを得るための技術に関するものであ
る。
【0002】
【従来の技術】図4は従来のシリアルアクセスメモリの
構成を示すブロック図である。図において、19は3つ
のトランジスタを有する複数のメモリセルで構成された
メモリブロック、8はデータ入力端子、9はデータ出力
端子、10,12,13,15はレジスタである。レジ
スタ10をループ状に接続してリングポインタを構成し
ている。このリングポインタがライトビットアドレスポ
インタ2である。11は接続されたレジスタ10により
制御されてデータ入力端子8より入力した8ビットのデ
ータをビット線20に供給するか否かを切り換えるスイ
ッチである。レジスタ12はメモリブロック19の第1
のワード線22を介してメモリセルを制御している。こ
のレジスタ12をループ状に接続してリングポインタを
構成している。このリングポインタがライトワードアド
レスポインタ4である。また、レジスタ13をループ状
に接続してリングポインタを構成している。このリング
ポインタがリードビットアドレスポインタ5である。1
4はメモリブロック19の第2のビット線21に接続
し、レジスタ13により制御されてデータを読み出すた
めのセンスアンプである。レジスタ15はメモリブロッ
ク19の第2のワード線23を介してメモリセルを制御
している。レジスタ15をループ状に接続してリングポ
インタを構成している。このリングポインタがリードワ
ードアドレスポインタ7である。
構成を示すブロック図である。図において、19は3つ
のトランジスタを有する複数のメモリセルで構成された
メモリブロック、8はデータ入力端子、9はデータ出力
端子、10,12,13,15はレジスタである。レジ
スタ10をループ状に接続してリングポインタを構成し
ている。このリングポインタがライトビットアドレスポ
インタ2である。11は接続されたレジスタ10により
制御されてデータ入力端子8より入力した8ビットのデ
ータをビット線20に供給するか否かを切り換えるスイ
ッチである。レジスタ12はメモリブロック19の第1
のワード線22を介してメモリセルを制御している。こ
のレジスタ12をループ状に接続してリングポインタを
構成している。このリングポインタがライトワードアド
レスポインタ4である。また、レジスタ13をループ状
に接続してリングポインタを構成している。このリング
ポインタがリードビットアドレスポインタ5である。1
4はメモリブロック19の第2のビット線21に接続
し、レジスタ13により制御されてデータを読み出すた
めのセンスアンプである。レジスタ15はメモリブロッ
ク19の第2のワード線23を介してメモリセルを制御
している。レジスタ15をループ状に接続してリングポ
インタを構成している。このリングポインタがリードワ
ードアドレスポインタ7である。
【0003】次に、図4に示したシリアルアクセスメモ
リの動作について説明する。まず、データの書き込み動
作について説明する。レジスタ10をループ状に接続し
たライトビットアドレスポインタ2により、複数のスイ
ッチ11のうちの一つが選択されてオンする。そして、
そのオンしたスイッチ11に接続した第1のビット線2
0に入力端子8より入力した8ビットの入力データが供
給される。また、レジスタ12をループ状に接続したラ
イトワードアドレスポインタ4により、複数のレジスタ
12のうちの一つのレジスタ12により第1のワード線
22のうちの一つが選択される。そして、メモリブロッ
ク19中の選択された第1のワード線22とビット線2
0の交点のメモリセルに入力データが書き込まれる。次
に、レジスタ12は移動せずそのままでレジスタ10の
スイッチ11を制御するためのデータが次のレジスタ1
0へ一つ移動して次のスイッチ11により次のビット線
20が選択され、このビット線20のメモリセルに入力
データが書き込まれる。この動作を繰り返して、ライト
ビットアドレスポインタ2のループを一巡するとループ
の最後のレジスタ10の信号によりレジスタ12のビッ
ト線22を選択するためのデータが次のレジスタ12へ
と順々に移動して次の第1のワード線23が選択され、
その第1のワード線23とビット線20の交点のメモリ
セルにデータが書き込まれる。さらに、上記の動作を繰
り返して第1のワード線22を順々に移動し、ライトワ
ードアドレスポインタ4のループを一巡すと書き込み処
理は終了する。
リの動作について説明する。まず、データの書き込み動
作について説明する。レジスタ10をループ状に接続し
たライトビットアドレスポインタ2により、複数のスイ
ッチ11のうちの一つが選択されてオンする。そして、
そのオンしたスイッチ11に接続した第1のビット線2
0に入力端子8より入力した8ビットの入力データが供
給される。また、レジスタ12をループ状に接続したラ
イトワードアドレスポインタ4により、複数のレジスタ
12のうちの一つのレジスタ12により第1のワード線
22のうちの一つが選択される。そして、メモリブロッ
ク19中の選択された第1のワード線22とビット線2
0の交点のメモリセルに入力データが書き込まれる。次
に、レジスタ12は移動せずそのままでレジスタ10の
スイッチ11を制御するためのデータが次のレジスタ1
0へ一つ移動して次のスイッチ11により次のビット線
20が選択され、このビット線20のメモリセルに入力
データが書き込まれる。この動作を繰り返して、ライト
ビットアドレスポインタ2のループを一巡するとループ
の最後のレジスタ10の信号によりレジスタ12のビッ
ト線22を選択するためのデータが次のレジスタ12へ
と順々に移動して次の第1のワード線23が選択され、
その第1のワード線23とビット線20の交点のメモリ
セルにデータが書き込まれる。さらに、上記の動作を繰
り返して第1のワード線22を順々に移動し、ライトワ
ードアドレスポインタ4のループを一巡すと書き込み処
理は終了する。
【0004】次に、メモリセルに記憶されたデータの読
み出し動作は、レジスタ13をループ状に接続したリー
ドビットアドレスポインタ5により複数のセンスアンプ
14のうちの一つが選択されることにより行われる。ま
た、レジスタ15をループ状に接続したリードワードア
ドレスポインタ7により、複数のレジスタ15のうちの
一つのレジスタ15により第2のワード線23のうちの
一つが選択される。そして、その選択された第2のワー
ド線23と選択されたセンスアンプ14に接続した第2
のビット線21との交点のメモリセルのデータが読みだ
される。次に、レジスタ15は移動せずそのままでレジ
スタ13のセンスアンプ14を制御するためのデータが
次のレジスタ13へ一つ移動して次のビット線21に接
続したセンスアンプ14が選択され、このビット線21
のメモリセルのデータが読みだされる。この動作を繰り
返して、リードビットアドレスポインタ5のループを一
巡するとループの最後のレジスタ13の信号によりレジ
スタ15のデータが次のレジスタ15へ一つ移動して次
の第2のワード線が選択され、その第2のワード線23
とビット線21の交点のメモリセルのデータが読みださ
れる。そして、上記の動作を繰り返して順々に次の第2
のワード線23を選択する。さらに、上記の動作を繰り
返すことによりリードワードアドレスポインタ7のルー
プを一巡すると読み出し処理は終了する。
み出し動作は、レジスタ13をループ状に接続したリー
ドビットアドレスポインタ5により複数のセンスアンプ
14のうちの一つが選択されることにより行われる。ま
た、レジスタ15をループ状に接続したリードワードア
ドレスポインタ7により、複数のレジスタ15のうちの
一つのレジスタ15により第2のワード線23のうちの
一つが選択される。そして、その選択された第2のワー
ド線23と選択されたセンスアンプ14に接続した第2
のビット線21との交点のメモリセルのデータが読みだ
される。次に、レジスタ15は移動せずそのままでレジ
スタ13のセンスアンプ14を制御するためのデータが
次のレジスタ13へ一つ移動して次のビット線21に接
続したセンスアンプ14が選択され、このビット線21
のメモリセルのデータが読みだされる。この動作を繰り
返して、リードビットアドレスポインタ5のループを一
巡するとループの最後のレジスタ13の信号によりレジ
スタ15のデータが次のレジスタ15へ一つ移動して次
の第2のワード線が選択され、その第2のワード線23
とビット線21の交点のメモリセルのデータが読みださ
れる。そして、上記の動作を繰り返して順々に次の第2
のワード線23を選択する。さらに、上記の動作を繰り
返すことによりリードワードアドレスポインタ7のルー
プを一巡すると読み出し処理は終了する。
【0005】次に、メモリブロック19を構成している
メモリセルについて図5を用いて説明する。図5におい
て、24はライトワードアドレスポインタ12に接続し
たワード線22に一方入力端を接続したANDゲート、
40はANDゲート24の他方入力端にライトビットア
ドレスポインタ10の制御信号を伝える信号線、25は
ビット線20に一方電極を接続し、ANDゲート24の
出力端を制御電極に接続したMOSトランジスタ、26
は一方電極を接地し、制御電極をMOSトランジスタ2
5の他方電極に接続したMOSトランジスタ、27はM
OSトランジスタ26の他方電極に一方電極を接続し、
制御電極をワード線23に接続し、他方電極をビット線
21に接続したMOSトランジスタ、28は一方端をM
OSトランジスタ25の他方電極に接続したデータを記
憶するためのキャパシタである。なお、29は素子等の
接地を示している。このように一つのメモリセルに対し
て一つのANDゲート24が設けられている。
メモリセルについて図5を用いて説明する。図5におい
て、24はライトワードアドレスポインタ12に接続し
たワード線22に一方入力端を接続したANDゲート、
40はANDゲート24の他方入力端にライトビットア
ドレスポインタ10の制御信号を伝える信号線、25は
ビット線20に一方電極を接続し、ANDゲート24の
出力端を制御電極に接続したMOSトランジスタ、26
は一方電極を接地し、制御電極をMOSトランジスタ2
5の他方電極に接続したMOSトランジスタ、27はM
OSトランジスタ26の他方電極に一方電極を接続し、
制御電極をワード線23に接続し、他方電極をビット線
21に接続したMOSトランジスタ、28は一方端をM
OSトランジスタ25の他方電極に接続したデータを記
憶するためのキャパシタである。なお、29は素子等の
接地を示している。このように一つのメモリセルに対し
て一つのANDゲート24が設けられている。
【0006】
【発明が解決しようとする課題】従来のシリアルアクセ
スメモリは以上のように構成されているので書き込み動
作を行うビット線20及びワード線22と読み出し動作
を行うビット線21及びワード線23を区別して使用す
る必要があり、一つのシリアルアクセスメモリに対して
同時に書き込みと読出を行うためには、3つのトランジ
スタを用いて一つのメモリセルに対して2本ずつのビッ
ト線20,21とワード線22,23を準備することが
必要で、シリアルアクセスメモリの集積度を向上の妨げ
となり、シリアルアクセスメモリの大容量化が難しい状
況にあった。
スメモリは以上のように構成されているので書き込み動
作を行うビット線20及びワード線22と読み出し動作
を行うビット線21及びワード線23を区別して使用す
る必要があり、一つのシリアルアクセスメモリに対して
同時に書き込みと読出を行うためには、3つのトランジ
スタを用いて一つのメモリセルに対して2本ずつのビッ
ト線20,21とワード線22,23を準備することが
必要で、シリアルアクセスメモリの集積度を向上の妨げ
となり、シリアルアクセスメモリの大容量化が難しい状
況にあった。
【0007】この発明は上記のような問題点を解消する
ためになされたものであり、シリアルアクセスメモリの
集積度を向上することにより大容量のシリアルアクセス
メモリを得ることを目的としている。
ためになされたものであり、シリアルアクセスメモリの
集積度を向上することにより大容量のシリアルアクセス
メモリを得ることを目的としている。
【0008】
【課題を解決するための手段】この第1の発明に係るシ
リアルアクセスメモリは、一つのトランジスタと一つの
キャパシタとより成る複数のメモリセルで構成され、該
メモリセルに各々接続したビット線とワード線とを複数
有する複数のメモリブロックと、ループ状に接続した複
数の第1のレジスタより成り前記メモリブロックと一対
一対応したライトビットアドレスポインタを複数個ルー
プ状に接続したライトビットアドレスポインタ群と、ル
ープ状に接続した複数の第2のレジスタより成り前記メ
モリブロックと一対一対応したリードビットアドレスポ
インタを複数個ループ状に接続したリードビットアドレ
スポインタ群と、対応する前記メモリブロックの前記ワ
ード線を介して前記メモリセルを制御する複数の第3の
レジスタを有する、前記メモリブロックと同数のライト
ワードアドレスポインタと、対応する前記メモリブロッ
クの前記ワード線を介して前記メモリセルを制御する複
数の第4のレジスタを有する、前記メモリブロックと同
数のリードワードアドレスポインタと、対応する前記ラ
イトビットアドレスポインタにより制御され、該ライト
ビットアドレスポインタにより選択された前記ビット線
に入力データを供給する複数のセレクタと、対応する前
記リードビットアドレスポインタにより制御され、該リ
ードビットアドレスポインタにより選択された前記ビッ
ト線より出力されたデータを検出する複数のセンスアン
プとを備え、前記ライトワードアドレスポインタ及び前
記ライトビットアドレスポインタが書き込みを行ってい
るアドレスと、前記リードワードアドレスポインタ及び
前記リードビットアドレスポインタが読み出しを行って
いるアドレスは、少なくとも前記メモリブロックの一つ
分のアドレス数離れていることを特徴とする。
リアルアクセスメモリは、一つのトランジスタと一つの
キャパシタとより成る複数のメモリセルで構成され、該
メモリセルに各々接続したビット線とワード線とを複数
有する複数のメモリブロックと、ループ状に接続した複
数の第1のレジスタより成り前記メモリブロックと一対
一対応したライトビットアドレスポインタを複数個ルー
プ状に接続したライトビットアドレスポインタ群と、ル
ープ状に接続した複数の第2のレジスタより成り前記メ
モリブロックと一対一対応したリードビットアドレスポ
インタを複数個ループ状に接続したリードビットアドレ
スポインタ群と、対応する前記メモリブロックの前記ワ
ード線を介して前記メモリセルを制御する複数の第3の
レジスタを有する、前記メモリブロックと同数のライト
ワードアドレスポインタと、対応する前記メモリブロッ
クの前記ワード線を介して前記メモリセルを制御する複
数の第4のレジスタを有する、前記メモリブロックと同
数のリードワードアドレスポインタと、対応する前記ラ
イトビットアドレスポインタにより制御され、該ライト
ビットアドレスポインタにより選択された前記ビット線
に入力データを供給する複数のセレクタと、対応する前
記リードビットアドレスポインタにより制御され、該リ
ードビットアドレスポインタにより選択された前記ビッ
ト線より出力されたデータを検出する複数のセンスアン
プとを備え、前記ライトワードアドレスポインタ及び前
記ライトビットアドレスポインタが書き込みを行ってい
るアドレスと、前記リードワードアドレスポインタ及び
前記リードビットアドレスポインタが読み出しを行って
いるアドレスは、少なくとも前記メモリブロックの一つ
分のアドレス数離れていることを特徴とする。
【0009】第2の発明に係るシリアルアクセスメモリ
は、複数の前記メモリブロックのうちの第1のメモリブ
ロックにおいて、該第1のメモリブロックに対応した前
記ライトビットアドレスポインタが前記第1のレジスタ
で構成したループを一巡する毎に該第1のメモリブロッ
クに対応した前記ライトワードアドレスポインタにより
前記ワード線を順次選択してデータの書き込みが行わ
れ、さらに該ライトワードアドレスポインタが前記第3
のレジスタで構成したループを一巡したときに該第1の
メモリブロックへのデータ書き込み処理を終了して該第
1のメモリブロック以外のメモリブロック及びそれに対
応した前記ライトビットアドレスポインタと前記ライト
ワードアドレスポインタとによる処理へ移行し、前記第
1のメモリブロックへの書き込み処理と同時に、複数の
前記メモリブロックのうちの第2のメモリブロックにお
いて、該第2のメモリブロックに対応した前記リードビ
ットアドレスポインタが前記第2のレジスタで構成した
ループを一巡する毎に該第2のメモリブロックに対応し
た前記リードワードアドレスポインタにより前記ワード
線を順次選択してデータの読み出しが行われ、さらに該
リードワードアドレスポインタが前記第4のレジスタで
構成したループを一巡したときに該第2のメモリブロッ
クの読み出し処理を終了して該第2のメモリブロック以
外のメモリブロックに対応した前記リードビットアドレ
スポインタと前記リードワードアドレスポインタとによ
る処理へ移行するか、もしくは、複数の前記メモリブロ
ックのうちの第1のメモリブロックにおいて、該第1の
メモリブロックに対応した前記ライトワードアドレスポ
インタが前記第3のレジスタで構成したループを一巡す
る毎に該第1のメモリブロックに対応した前記ライトビ
ットアドレスポインタにより前記ビット線を順次選択し
てデータの書き込みが行われ、さらに該ライトビットア
ドレスポインタが前記第1のレジスタで構成したループ
を一巡したときに該第1のメモリブロックの処理を終了
して複数の前記メモリブロックのうちの該第1のメモリ
ブロック以外のメモリブロックとそれに対応した前記ラ
イトビットアドレスポインタと前記ライトワードアドレ
スポインタとによる処理へ移行し、前記第1のメモリブ
ロックへの書き込み処理と同時に、複数の前記メモリブ
ロックうちの第2のメモリブロックにおいて、該第2の
メモリブロックに対応した前記リードワードアドレスポ
インタが前記第4のレジスタで構成したループを一巡す
る毎に該第2のメモリブロックに対応したリードビット
アドレスポインタにより前記ビット線を順次選択してデ
ータの読み出しが行われ、さらに該リードビットアドレ
スポインタが前記第2のレジスタで構成したループを一
巡したときに該第2のメモリブロックの処理を終了して
複数の前記メモリブロックのうちの第2のメモリブロッ
ク以外のメモリブロックとそれに対応した前記リードビ
ットアドレスポインタと前記リードワードアドレスポイ
ンタとによる処理へ移行することを特徴とする。
は、複数の前記メモリブロックのうちの第1のメモリブ
ロックにおいて、該第1のメモリブロックに対応した前
記ライトビットアドレスポインタが前記第1のレジスタ
で構成したループを一巡する毎に該第1のメモリブロッ
クに対応した前記ライトワードアドレスポインタにより
前記ワード線を順次選択してデータの書き込みが行わ
れ、さらに該ライトワードアドレスポインタが前記第3
のレジスタで構成したループを一巡したときに該第1の
メモリブロックへのデータ書き込み処理を終了して該第
1のメモリブロック以外のメモリブロック及びそれに対
応した前記ライトビットアドレスポインタと前記ライト
ワードアドレスポインタとによる処理へ移行し、前記第
1のメモリブロックへの書き込み処理と同時に、複数の
前記メモリブロックのうちの第2のメモリブロックにお
いて、該第2のメモリブロックに対応した前記リードビ
ットアドレスポインタが前記第2のレジスタで構成した
ループを一巡する毎に該第2のメモリブロックに対応し
た前記リードワードアドレスポインタにより前記ワード
線を順次選択してデータの読み出しが行われ、さらに該
リードワードアドレスポインタが前記第4のレジスタで
構成したループを一巡したときに該第2のメモリブロッ
クの読み出し処理を終了して該第2のメモリブロック以
外のメモリブロックに対応した前記リードビットアドレ
スポインタと前記リードワードアドレスポインタとによ
る処理へ移行するか、もしくは、複数の前記メモリブロ
ックのうちの第1のメモリブロックにおいて、該第1の
メモリブロックに対応した前記ライトワードアドレスポ
インタが前記第3のレジスタで構成したループを一巡す
る毎に該第1のメモリブロックに対応した前記ライトビ
ットアドレスポインタにより前記ビット線を順次選択し
てデータの書き込みが行われ、さらに該ライトビットア
ドレスポインタが前記第1のレジスタで構成したループ
を一巡したときに該第1のメモリブロックの処理を終了
して複数の前記メモリブロックのうちの該第1のメモリ
ブロック以外のメモリブロックとそれに対応した前記ラ
イトビットアドレスポインタと前記ライトワードアドレ
スポインタとによる処理へ移行し、前記第1のメモリブ
ロックへの書き込み処理と同時に、複数の前記メモリブ
ロックうちの第2のメモリブロックにおいて、該第2の
メモリブロックに対応した前記リードワードアドレスポ
インタが前記第4のレジスタで構成したループを一巡す
る毎に該第2のメモリブロックに対応したリードビット
アドレスポインタにより前記ビット線を順次選択してデ
ータの読み出しが行われ、さらに該リードビットアドレ
スポインタが前記第2のレジスタで構成したループを一
巡したときに該第2のメモリブロックの処理を終了して
複数の前記メモリブロックのうちの第2のメモリブロッ
ク以外のメモリブロックとそれに対応した前記リードビ
ットアドレスポインタと前記リードワードアドレスポイ
ンタとによる処理へ移行することを特徴とする。
【0010】第3の発明に係るシリアルアクセスメモリ
は、複数の前記メモリブロックのうちの第1のメモリブ
ロックにおいて、該第1のメモリブロックに対応した前
記ライトビットアドレスポインタが前記第1のレジスタ
で構成したループを一巡する毎に該第1のメモリブロッ
クに対応した前記ライトワードアドレスポインタにより
前記ワード線を順次選択してデータの書き込みを行い、
さらに該ライトワードアドレスポインタが前記3のレジ
スタで構成したループを一巡したときに該第1のメモリ
ブロックへのデータ書き込み処理を終了して複数の前記
メモリブロックのうちの第1のメモリブロック以外のメ
モリブロックとそれに対応した前記ライトビットアドレ
スポインタと前記ライトワードアドレスポインタとによ
る処理へ移行し、前記第1のメモリブロックへの書き込
み処理と同時に、複数の前記メモリブロックのうちの第
2のメモリブロックにおいて、該第2のメモリブロック
に対応した前記リードワードアドレスポインタが前記第
4のレジスタで構成したループを一巡する毎に該リード
ビットアドレスポインタにより前記ビット線を順次選択
し、さらに該リードビットアドレスポインタが前記2の
レジスタで構成したループを一巡したときに該第2のメ
モリブロックの処理を終了して複数の前記メモリブロッ
クのうちの該第2のメモリブロック以外のメモリブロッ
クとそれに対応した前記リードビットアドレスポインタ
と前記リードワードアドレスポインタとによる処理へ移
行するか、もしくは、複数の前記メモリブロックのうち
の第1のメモリブロックにおいて、該第1のメモリブロ
ックに対応した前記ライトワードアドレスポインタが前
記第3のレジスタで構成したループを一巡する毎に該第
1のメモリブロックに対応した前記ライトビットアドレ
スポインタにより前記ビット線を順次選択し、さらに該
ライトビットアドレスポインタが前記1のレジスタで構
成したループを一巡したときに該第1のメモリブロック
の処理を終了して複数の前記メモリブロックのうちの第
1のメモリブロック以外のメモリブロックとそれに対応
した前記ライトビットアドレスポインタと前記ライトワ
ードアドレスポインタとによる処理へ移行し、前記第1
のメモリブロックへの書き込み処理と同時に、複数の前
記メモリブロックのうちの第2のメモリブロックにおい
て、該第2のメモリブロックに対応した前記リードビッ
トアドレスポインタが前記第2のレジスタで構成したル
ープを一巡する毎に該第2のメモリブロックに対応した
前記リードワードアドレスポインタにより前記ワード線
を順次選択してデータの読み出しを行い、さらに該リー
ドワードアドレスポインタが前記第4のレジスタで構成
したループを一巡したときに該第2のメモリブロックの
読み出し処理を終了して複数の前記メモリブロックのう
ちの該第2のメモリブロック以外のメモリブロックとそ
れに対応した前記リードビットアドレスポインタと前記
リードワードアドレスポインタとによる処理へ移行する
ことを特徴とする。
は、複数の前記メモリブロックのうちの第1のメモリブ
ロックにおいて、該第1のメモリブロックに対応した前
記ライトビットアドレスポインタが前記第1のレジスタ
で構成したループを一巡する毎に該第1のメモリブロッ
クに対応した前記ライトワードアドレスポインタにより
前記ワード線を順次選択してデータの書き込みを行い、
さらに該ライトワードアドレスポインタが前記3のレジ
スタで構成したループを一巡したときに該第1のメモリ
ブロックへのデータ書き込み処理を終了して複数の前記
メモリブロックのうちの第1のメモリブロック以外のメ
モリブロックとそれに対応した前記ライトビットアドレ
スポインタと前記ライトワードアドレスポインタとによ
る処理へ移行し、前記第1のメモリブロックへの書き込
み処理と同時に、複数の前記メモリブロックのうちの第
2のメモリブロックにおいて、該第2のメモリブロック
に対応した前記リードワードアドレスポインタが前記第
4のレジスタで構成したループを一巡する毎に該リード
ビットアドレスポインタにより前記ビット線を順次選択
し、さらに該リードビットアドレスポインタが前記2の
レジスタで構成したループを一巡したときに該第2のメ
モリブロックの処理を終了して複数の前記メモリブロッ
クのうちの該第2のメモリブロック以外のメモリブロッ
クとそれに対応した前記リードビットアドレスポインタ
と前記リードワードアドレスポインタとによる処理へ移
行するか、もしくは、複数の前記メモリブロックのうち
の第1のメモリブロックにおいて、該第1のメモリブロ
ックに対応した前記ライトワードアドレスポインタが前
記第3のレジスタで構成したループを一巡する毎に該第
1のメモリブロックに対応した前記ライトビットアドレ
スポインタにより前記ビット線を順次選択し、さらに該
ライトビットアドレスポインタが前記1のレジスタで構
成したループを一巡したときに該第1のメモリブロック
の処理を終了して複数の前記メモリブロックのうちの第
1のメモリブロック以外のメモリブロックとそれに対応
した前記ライトビットアドレスポインタと前記ライトワ
ードアドレスポインタとによる処理へ移行し、前記第1
のメモリブロックへの書き込み処理と同時に、複数の前
記メモリブロックのうちの第2のメモリブロックにおい
て、該第2のメモリブロックに対応した前記リードビッ
トアドレスポインタが前記第2のレジスタで構成したル
ープを一巡する毎に該第2のメモリブロックに対応した
前記リードワードアドレスポインタにより前記ワード線
を順次選択してデータの読み出しを行い、さらに該リー
ドワードアドレスポインタが前記第4のレジスタで構成
したループを一巡したときに該第2のメモリブロックの
読み出し処理を終了して複数の前記メモリブロックのう
ちの該第2のメモリブロック以外のメモリブロックとそ
れに対応した前記リードビットアドレスポインタと前記
リードワードアドレスポインタとによる処理へ移行する
ことを特徴とする。
【0011】第4の発明に係るシリアルアクセスメモリ
は、一つのトランジスタと一つのキャパシタとより成る
複数のメモリセルで構成され、該メモリセルに各々信号
を伝えるビット線と第1及び第2のワード線とを複数有
する複数のメモリブロックと、ループ状に接続した複数
の第1のレジスタより成るライトビットアドレスポイン
タと、ループ状に接続した複数の第2のレジスタより成
るリードビットアドレスポインタと、前記メモリブロッ
クの前記第1のワード線を介して前記メモリセルを制御
する複数の第3のレジスタを有するライトワードアドレ
スポインタと、前記メモリブロックの前記第2のワード
線を介して前記メモリセルを制御する複数の第4のレジ
スタを有するリードワードアドレスポインタと、前記ラ
イトビットアドレスポインタにより制御され、該ライト
ビットアドレスポインタにより選択された前記メモリブ
ロックの前記ビット線に入力データを供給する複数のス
イッチと、前記リードビットアドレスポインタにより制
御され、該リードビットアドレスポインタにより選択さ
れた前記メモリブロックの前記ビット線より出力された
データを検出する複数のセンスアンプと、複数の前記ト
ランジスタの制御電極に共通に接続するとともに、前記
第1及び第2のワード線と前記ライトビットアドレスポ
インタと前記リードビットアドレスポインタとに接続
し、前記ライトビットアドレスポインタと前記ライトワ
ードアドレスポインタと前記リードビットアドレスポイ
ンタと前記リードワードアドレスポインタとにより制御
され、前記ライトビットアドレスポインタと前記ライト
ワードアドレスポインタにより選択された前記ビット線
と前記第1のワード線の交点と、前記リードビットアド
レスポインタと前記リードワードアドレスポインタによ
り選択された前記ビット線と前記第2のワード線の交点
の前記メモリセルの前記トランジスタのみをオンする選
択手段とを備え、前記ライトワードアドレスポインタが
前記第3のレジスタで構成したループを一巡する毎に該
ライトビットアドレスポインタにより前記ビット線を順
次選択し、前記リードワードアドレスポインタが前記第
4のレジスタで構成したループを一巡する毎に該リード
ビットアドレスポインタにより前記ビット線を順次選択
してデータの読み出しを行い、前記ライトビットアドレ
スポインタと前記ライトワードアドレスポインタとが書
き込みを行っているアドレスと、前記ライトビットアド
レスポインタと前記ライトワードアドレスポインタとが
読み出しを行っているアドレスは、少なくとも前記ライ
トワードアドレスポインタまたは前記リードワードアド
レスポインタのレジスタ数と同数のアドレス数離れてい
ることを特徴とする。
は、一つのトランジスタと一つのキャパシタとより成る
複数のメモリセルで構成され、該メモリセルに各々信号
を伝えるビット線と第1及び第2のワード線とを複数有
する複数のメモリブロックと、ループ状に接続した複数
の第1のレジスタより成るライトビットアドレスポイン
タと、ループ状に接続した複数の第2のレジスタより成
るリードビットアドレスポインタと、前記メモリブロッ
クの前記第1のワード線を介して前記メモリセルを制御
する複数の第3のレジスタを有するライトワードアドレ
スポインタと、前記メモリブロックの前記第2のワード
線を介して前記メモリセルを制御する複数の第4のレジ
スタを有するリードワードアドレスポインタと、前記ラ
イトビットアドレスポインタにより制御され、該ライト
ビットアドレスポインタにより選択された前記メモリブ
ロックの前記ビット線に入力データを供給する複数のス
イッチと、前記リードビットアドレスポインタにより制
御され、該リードビットアドレスポインタにより選択さ
れた前記メモリブロックの前記ビット線より出力された
データを検出する複数のセンスアンプと、複数の前記ト
ランジスタの制御電極に共通に接続するとともに、前記
第1及び第2のワード線と前記ライトビットアドレスポ
インタと前記リードビットアドレスポインタとに接続
し、前記ライトビットアドレスポインタと前記ライトワ
ードアドレスポインタと前記リードビットアドレスポイ
ンタと前記リードワードアドレスポインタとにより制御
され、前記ライトビットアドレスポインタと前記ライト
ワードアドレスポインタにより選択された前記ビット線
と前記第1のワード線の交点と、前記リードビットアド
レスポインタと前記リードワードアドレスポインタによ
り選択された前記ビット線と前記第2のワード線の交点
の前記メモリセルの前記トランジスタのみをオンする選
択手段とを備え、前記ライトワードアドレスポインタが
前記第3のレジスタで構成したループを一巡する毎に該
ライトビットアドレスポインタにより前記ビット線を順
次選択し、前記リードワードアドレスポインタが前記第
4のレジスタで構成したループを一巡する毎に該リード
ビットアドレスポインタにより前記ビット線を順次選択
してデータの読み出しを行い、前記ライトビットアドレ
スポインタと前記ライトワードアドレスポインタとが書
き込みを行っているアドレスと、前記ライトビットアド
レスポインタと前記ライトワードアドレスポインタとが
読み出しを行っているアドレスは、少なくとも前記ライ
トワードアドレスポインタまたは前記リードワードアド
レスポインタのレジスタ数と同数のアドレス数離れてい
ることを特徴とする。
【0012】
【作用】この第1の発明におけるライトビットアドレス
ポインタ及びライトワードアドレスポインタが書き込み
を行っているアドレスとリードビットアドレスポインタ
及びリードワードアドレスポインタが読み出しを行って
いるアドレスは少なくとも前記メモリブロックの一つ分
のアドレス数離れているとは、それぞれが書き込みを行
うアドレスと読み出しを行うアドレスとの間にメモリブ
ロック一つ分のアドレス数だけ差が設けられることを意
味している。従って、常に、ライトビットアドレスポイ
ンタ及びライトワードアドレスポインタが書き込みを行
うメモリブロックとリードビットアドレスポインタ及び
リードワードアドレスポインタが読み出しを行うメモリ
ブロックとは異なっている。そのため、一つのシリアル
アクセスメモリに対して読み出しと書き込みのアクセス
を同時に行っても、同時に同一のビット線またはワード
線を使用して書き込みと読出が行われることがなく、ラ
イトビットアドレスポインタ及びライトワードアドレス
ポインタとリードビットアドレスポインタ及びリードワ
ードアドレスポインタとでビット線及びワード線を共用
することができ、トランジスタの数等を削減することが
できる。
ポインタ及びライトワードアドレスポインタが書き込み
を行っているアドレスとリードビットアドレスポインタ
及びリードワードアドレスポインタが読み出しを行って
いるアドレスは少なくとも前記メモリブロックの一つ分
のアドレス数離れているとは、それぞれが書き込みを行
うアドレスと読み出しを行うアドレスとの間にメモリブ
ロック一つ分のアドレス数だけ差が設けられることを意
味している。従って、常に、ライトビットアドレスポイ
ンタ及びライトワードアドレスポインタが書き込みを行
うメモリブロックとリードビットアドレスポインタ及び
リードワードアドレスポインタが読み出しを行うメモリ
ブロックとは異なっている。そのため、一つのシリアル
アクセスメモリに対して読み出しと書き込みのアクセス
を同時に行っても、同時に同一のビット線またはワード
線を使用して書き込みと読出が行われることがなく、ラ
イトビットアドレスポインタ及びライトワードアドレス
ポインタとリードビットアドレスポインタ及びリードワ
ードアドレスポインタとでビット線及びワード線を共用
することができ、トランジスタの数等を削減することが
できる。
【0013】また、第2の発明におけるライトビットア
ドレスポインタとライトワードアドレスポインタとによ
るメモリブロックの各メモリセルへの書き込み順序と、
このメモリブロックの各メモリセルからリードビットア
ドレスポインタとリードワードアドレスポインタとによ
る読み出し順序とを同一にすることができ、入力データ
の順序と出力データの順序を同じにすることができる。
ドレスポインタとライトワードアドレスポインタとによ
るメモリブロックの各メモリセルへの書き込み順序と、
このメモリブロックの各メモリセルからリードビットア
ドレスポインタとリードワードアドレスポインタとによ
る読み出し順序とを同一にすることができ、入力データ
の順序と出力データの順序を同じにすることができる。
【0014】また、第3の発明におけるライトビットア
ドレスポインタとライトワードアドレスポインタとによ
るメモリブロックの各メモリセルへの書き込み順序と、
このメモリブロックの各メモリセルからリードビットア
ドレスポインタとリードワードアドレスポインタとによ
る読み出し順序とにおいて、このメモリブロックの行と
列を入れ換えて行うことができる。
ドレスポインタとライトワードアドレスポインタとによ
るメモリブロックの各メモリセルへの書き込み順序と、
このメモリブロックの各メモリセルからリードビットア
ドレスポインタとリードワードアドレスポインタとによ
る読み出し順序とにおいて、このメモリブロックの行と
列を入れ換えて行うことができる。
【0015】第4の発明における選択手段は、ライトビ
ットアドレスポインタとライトワードアドレスポインタ
とにより選択されたビット線とワード線の交点またはリ
ードビットアドレスポインタとリードワードアドレスポ
インタとにより選択されたビット線とワード線の交点の
メモリセルのトランジスタのみをオンするので、ライト
ビットアドレスポインタとリードワードアドレスポイン
タとの交点及びリードビットアドレスポインタとライト
ワードアドレスポインタとの交点のメモリセルのトラン
ジスタがオンしない。
ットアドレスポインタとライトワードアドレスポインタ
とにより選択されたビット線とワード線の交点またはリ
ードビットアドレスポインタとリードワードアドレスポ
インタとにより選択されたビット線とワード線の交点の
メモリセルのトランジスタのみをオンするので、ライト
ビットアドレスポインタとリードワードアドレスポイン
タとの交点及びリードビットアドレスポインタとライト
ワードアドレスポインタとの交点のメモリセルのトラン
ジスタがオンしない。
【0016】また、ライトビットアドレスポインタが書
き込みを行っているアドレスとリードビットアドレスポ
インタが読み出しを行っているアドレスより少なくとも
前記ライトワードアドレスポインタまたは前記リードワ
ードアドレスポインタのレジスタの数以上のアドレス数
離れているので、ライトビットアドレスポインタとリー
ドビットアドレスポインタは異なるビット線の書き込み
を行うこととなる。
き込みを行っているアドレスとリードビットアドレスポ
インタが読み出しを行っているアドレスより少なくとも
前記ライトワードアドレスポインタまたは前記リードワ
ードアドレスポインタのレジスタの数以上のアドレス数
離れているので、ライトビットアドレスポインタとリー
ドビットアドレスポインタは異なるビット線の書き込み
を行うこととなる。
【0017】従って、シリアルアクセスメモリに対して
同時に書き込みのためのアクセスと読み出しのためのア
クセスを行っても同時に同一のビット線を使用すること
がなく、1つのトランジスタと1つのキャパシタより成
るメモリセルを用いることができる。
同時に書き込みのためのアクセスと読み出しのためのア
クセスを行っても同時に同一のビット線を使用すること
がなく、1つのトランジスタと1つのキャパシタより成
るメモリセルを用いることができる。
【0018】
【実施例】以下、この発明の一実施例を図1について説
明する。図1において、1は1つのトランジスタと1つ
のキャパシタより成る複数のメモリセルで構成されたメ
モリブロック、8はデータ入力端子、9はデータ出力端
子、2はレジスタをループ状に接続して構成され、各メ
モリブロックごとに設けられたライトビットアドレスポ
インタ、3は接続されたライトビットアドレスポインタ
2により制御されてデータ入力端子8より入力した8ビ
ットのデータをどのビット線17に供給するかを選択す
るセレクタ、4はレジスタをループ状に接続して構成さ
れ、各メモリブロック1ごとに設けられたライトワード
アドレスポインタ、5はレジスタをループ状に接続して
構成され、各メモリブロック1ごとに設けられたリード
ビットアドレスポインタ、6はメモリブロック1ごとに
設けられ、リードビットアドレスポインタ5により制御
されてメモリブロック1のメモリセルのデータを読み出
すためのセンスアンプが複数集まったセンスアンプ群、
7はレジスタをループ状に接続して構成され、各メモリ
ブロック1ごとに設けられたリードワードアドレスポイ
ンタである。さらに、複数のライトビットアドレスポイ
ンタ2及び複数のリードビットアドレスポインタ5はル
ープ状に接続されている。なお、同一のメモリブロック
1に設けられたライトビットアドレスポインタ2とライ
トワードアドレスポインタ4の関係及びリードビットア
ドレスポインタ5とリードワードアドレスポインタ7の
関係は従来と同様である。また、同一のメモリブロック
1に設けられたライトビットアドレスポインタ3とリー
ドビットアドレスポインタ5は同一のビット線を共用
し、同一のメモリブロック1に設けられたライトワード
アドレスポインタ4とリードワードアドレスポインタ7
は同一のワード線(図1には記載されていない。)を共
用している。
明する。図1において、1は1つのトランジスタと1つ
のキャパシタより成る複数のメモリセルで構成されたメ
モリブロック、8はデータ入力端子、9はデータ出力端
子、2はレジスタをループ状に接続して構成され、各メ
モリブロックごとに設けられたライトビットアドレスポ
インタ、3は接続されたライトビットアドレスポインタ
2により制御されてデータ入力端子8より入力した8ビ
ットのデータをどのビット線17に供給するかを選択す
るセレクタ、4はレジスタをループ状に接続して構成さ
れ、各メモリブロック1ごとに設けられたライトワード
アドレスポインタ、5はレジスタをループ状に接続して
構成され、各メモリブロック1ごとに設けられたリード
ビットアドレスポインタ、6はメモリブロック1ごとに
設けられ、リードビットアドレスポインタ5により制御
されてメモリブロック1のメモリセルのデータを読み出
すためのセンスアンプが複数集まったセンスアンプ群、
7はレジスタをループ状に接続して構成され、各メモリ
ブロック1ごとに設けられたリードワードアドレスポイ
ンタである。さらに、複数のライトビットアドレスポイ
ンタ2及び複数のリードビットアドレスポインタ5はル
ープ状に接続されている。なお、同一のメモリブロック
1に設けられたライトビットアドレスポインタ2とライ
トワードアドレスポインタ4の関係及びリードビットア
ドレスポインタ5とリードワードアドレスポインタ7の
関係は従来と同様である。また、同一のメモリブロック
1に設けられたライトビットアドレスポインタ3とリー
ドビットアドレスポインタ5は同一のビット線を共用
し、同一のメモリブロック1に設けられたライトワード
アドレスポインタ4とリードワードアドレスポインタ7
は同一のワード線(図1には記載されていない。)を共
用している。
【0019】次に、図1に示したシリアルアクセスメモ
リの動作について説明する。まず、入力データの書き込
み動作について説明する。従来と同様にレジスタをルー
プ状に接続したライトビットアドレスポインタ2により
制御されたセレクタ3によりビット線17が選択され
る。そして、そのビット線17に入力端子8より入力し
た8ビットの入力データが供給される。ライトワードア
ドレスポインタ4により、複数のワード線のうちの一つ
が選択される。そして、メモリブロック1中の選択され
たそのワード線とビット線17の交点のメモリセルに入
力データが書き込まれる。さらに、ワード線は移動せず
にそのままでライトビットアドレスポインタ2により順
々に次のビット線17が選択され、このビット線17の
メモリセルに入力データが書き込まれる。この動作を繰
り返して、ライトビットアドレスポインタ2のレジスタ
で構成されたループを一巡すると次のワード線が選択さ
れ、そのワード線とビット線17の交点のメモリセルに
入力データが書き込まれる。そして、このワード線にお
いても、選択するワード線は移動せずにそのままでライ
トビットアドレスポインタ2により順々に次のビット線
17が選択され、各ビット線17とワード線との交点の
メモリセルに入力データが書き込まれる。これらの動作
を繰り返してライトビットアドレスポインタ2のレジス
タで構成されたループを一巡する。さらに、上記の動作
を繰り返すことによりライトワードアドレスポインタ4
のレジスタで構成されたループを一巡するとそのメモリ
ブロック1の書き込み処理は終了し、次のメモリブロッ
ク1に接続したライトビットアドレスポインタ2及びラ
イトワードアドレスポインタ4により書き込み処理がな
される。すなわち、上記の1つのメモリブロック1の書
き込みが終了することにより、メモリブロック1の1つ
分のアドレス数データが書き込まれ、書き込みを始める
前に比べて書き込みを行なっているデータのアドレスが
メモリブロック1の1つ分先行したことになる。
リの動作について説明する。まず、入力データの書き込
み動作について説明する。従来と同様にレジスタをルー
プ状に接続したライトビットアドレスポインタ2により
制御されたセレクタ3によりビット線17が選択され
る。そして、そのビット線17に入力端子8より入力し
た8ビットの入力データが供給される。ライトワードア
ドレスポインタ4により、複数のワード線のうちの一つ
が選択される。そして、メモリブロック1中の選択され
たそのワード線とビット線17の交点のメモリセルに入
力データが書き込まれる。さらに、ワード線は移動せず
にそのままでライトビットアドレスポインタ2により順
々に次のビット線17が選択され、このビット線17の
メモリセルに入力データが書き込まれる。この動作を繰
り返して、ライトビットアドレスポインタ2のレジスタ
で構成されたループを一巡すると次のワード線が選択さ
れ、そのワード線とビット線17の交点のメモリセルに
入力データが書き込まれる。そして、このワード線にお
いても、選択するワード線は移動せずにそのままでライ
トビットアドレスポインタ2により順々に次のビット線
17が選択され、各ビット線17とワード線との交点の
メモリセルに入力データが書き込まれる。これらの動作
を繰り返してライトビットアドレスポインタ2のレジス
タで構成されたループを一巡する。さらに、上記の動作
を繰り返すことによりライトワードアドレスポインタ4
のレジスタで構成されたループを一巡するとそのメモリ
ブロック1の書き込み処理は終了し、次のメモリブロッ
ク1に接続したライトビットアドレスポインタ2及びラ
イトワードアドレスポインタ4により書き込み処理がな
される。すなわち、上記の1つのメモリブロック1の書
き込みが終了することにより、メモリブロック1の1つ
分のアドレス数データが書き込まれ、書き込みを始める
前に比べて書き込みを行なっているデータのアドレスが
メモリブロック1の1つ分先行したことになる。
【0020】次に、データの読み出し動作は、レジスタ
をループ状に接続したリードビットアドレスポインタ5
によりセンスアンプ群6の複数のセンスアンプのうちの
一つが選択される。また、レジスタをループ状に接続し
たリードワードアドレスポインタ7により複数のワード
線のうちの一つが選択される。その選択されたワード線
と選択されたセンスアンプに接続したビット線17との
交点のメモリセルのデータが読みだされる。次に、選択
するワード線は移動せずそのままでリードビットアドレ
スポインタ5により順々に次のセンスアンプが選択さ
れ、そのビット線17に接続したメモリセルのデータが
読みだされる。この動作を繰り返して、リードビットア
ドレスポインタ5のループを一巡するとリードワードア
ドレスポインタ7に接続した次のワード線が選択され、
そのワード線とビット線17の交点のメモリセルのデー
タが読みだされる。さらに、このワード線においても、
選択するワード線は移動せずそのままでリードビットア
ドレスポインタ5により順々に次のセンスアンプが選択
され、そのビット線17に接続したメモリセルのデータ
が読みだされる。この動作を繰り返してリードビットア
ドレスポインタ5のレジスタにより構成されたループを
一巡する。さらに、上記の動作を繰り返すことによりリ
ードワードアドレスポインタ7のレジスタで構成された
ループを一巡すると読み出し処理は終了し、次のメモリ
ブロック1に接続したリードビットアドレスポインタ5
及びリードワードアドレスポインタ7により書き込み処
理がなされる。
をループ状に接続したリードビットアドレスポインタ5
によりセンスアンプ群6の複数のセンスアンプのうちの
一つが選択される。また、レジスタをループ状に接続し
たリードワードアドレスポインタ7により複数のワード
線のうちの一つが選択される。その選択されたワード線
と選択されたセンスアンプに接続したビット線17との
交点のメモリセルのデータが読みだされる。次に、選択
するワード線は移動せずそのままでリードビットアドレ
スポインタ5により順々に次のセンスアンプが選択さ
れ、そのビット線17に接続したメモリセルのデータが
読みだされる。この動作を繰り返して、リードビットア
ドレスポインタ5のループを一巡するとリードワードア
ドレスポインタ7に接続した次のワード線が選択され、
そのワード線とビット線17の交点のメモリセルのデー
タが読みだされる。さらに、このワード線においても、
選択するワード線は移動せずそのままでリードビットア
ドレスポインタ5により順々に次のセンスアンプが選択
され、そのビット線17に接続したメモリセルのデータ
が読みだされる。この動作を繰り返してリードビットア
ドレスポインタ5のレジスタにより構成されたループを
一巡する。さらに、上記の動作を繰り返すことによりリ
ードワードアドレスポインタ7のレジスタで構成された
ループを一巡すると読み出し処理は終了し、次のメモリ
ブロック1に接続したリードビットアドレスポインタ5
及びリードワードアドレスポインタ7により書き込み処
理がなされる。
【0021】次に、読み出し動作が行われているメモリ
ブロック1と書き込み動作が行われているメモリブロッ
ク1との関係について説明する。例えば外部より入力さ
れる書き込み処理のタイミング信号に対して読み出し処
理のタイミング信号を遅らせて入力し、書き込みが行わ
れているメモリセルのアドレスが読出が行われているメ
モリセルのアドレスに対して常に少なくともメモリブロ
ック1のアドレス数一つ分だけ先行するようになってい
る。そのため、書き込みを行っているライトビットアド
レスポインタ2及びライトワードアドレスポインタ4の
メモリブロック1と読み出しを行っているリードビット
アドレスポインタ5及びリードワードアドレスポインタ
7のメモリブロック1とは常に異なる。
ブロック1と書き込み動作が行われているメモリブロッ
ク1との関係について説明する。例えば外部より入力さ
れる書き込み処理のタイミング信号に対して読み出し処
理のタイミング信号を遅らせて入力し、書き込みが行わ
れているメモリセルのアドレスが読出が行われているメ
モリセルのアドレスに対して常に少なくともメモリブロ
ック1のアドレス数一つ分だけ先行するようになってい
る。そのため、書き込みを行っているライトビットアド
レスポインタ2及びライトワードアドレスポインタ4の
メモリブロック1と読み出しを行っているリードビット
アドレスポインタ5及びリードワードアドレスポインタ
7のメモリブロック1とは常に異なる。
【0022】従って、一つのシリアルアクセスメモリに
対して読み出しと書き込みのアクセスを同時に行って
も、同時に同一のビット線またはワード線を使用して書
き込みと読出が行われることがなく、ライトビットアド
レスポインタ2及びライトワードアドレスポインタ4と
リードビットアドレスポインタ5及びリードワードアド
レスポインタ7とでビット線及びワード線を共用するこ
とができ、1トランジスタ1キャパシタでメモリセルを
構成してトランジスタの数等を削減することができる。
対して読み出しと書き込みのアクセスを同時に行って
も、同時に同一のビット線またはワード線を使用して書
き込みと読出が行われることがなく、ライトビットアド
レスポインタ2及びライトワードアドレスポインタ4と
リードビットアドレスポインタ5及びリードワードアド
レスポインタ7とでビット線及びワード線を共用するこ
とができ、1トランジスタ1キャパシタでメモリセルを
構成してトランジスタの数等を削減することができる。
【0023】なお、上記実施例ではライトビットアドレ
スポインタ2がそのループを一巡するごとにライトワー
ドアドレスポインタ4が次のワード線を選択するように
構成され、同様にリードビットアドレスポインタ2がそ
のループを一巡するごとにリードワードアドレスポイン
タ4が次のワード線を選択するように構成されたが、逆
に、リードワードアドレスポインタ2がそのループを一
巡するごとにリードビットアドレスポインタ4が次のビ
ット線を選択するように構成し、同様にライトワードア
ドレスポインタ2がそのループを一巡するごとにライト
ビットアドレスポインタ4が次のビット線を選択するよ
うに構成してもよく、上記実施例と同様の効果を奏す
る。
スポインタ2がそのループを一巡するごとにライトワー
ドアドレスポインタ4が次のワード線を選択するように
構成され、同様にリードビットアドレスポインタ2がそ
のループを一巡するごとにリードワードアドレスポイン
タ4が次のワード線を選択するように構成されたが、逆
に、リードワードアドレスポインタ2がそのループを一
巡するごとにリードビットアドレスポインタ4が次のビ
ット線を選択するように構成し、同様にライトワードア
ドレスポインタ2がそのループを一巡するごとにライト
ビットアドレスポインタ4が次のビット線を選択するよ
うに構成してもよく、上記実施例と同様の効果を奏す
る。
【0024】また、上記実施例ではライトビットアドレ
スポインタ2がそのループを一巡するごとにライトワー
ドアドレスポインタ4が次のワード線を選択するように
構成され、同時にリードビットアドレスポインタ5がそ
のループを一巡するごとにリードワードアドレスポイン
タ7が次のワード線を選択するように構成されたが、ラ
イトワードアドレスポインタ4がそのループを一巡する
ごとにライトビットアドレスポインタ2が次のビット線
を選択するように構成し、同時にリードビットアドレス
ポインタ5がそのループを一巡するごとにリードワード
アドレスポインタ7が次のワード線を選択するように構
成してもよい。もしくは、ライトビットアドレスポイン
タ2がそのループを一巡するごとにライトワードアドレ
スポインタ4が次のワード線を選択するように構成し、
同時にリードワードアドレスポインタ7がそのループを
一巡するごとにリードビットアドレスポインタ5が次の
ビット線を選択するように構成してもよい。この場合に
は上記実施例と同様の効果に加えて、書き込むときのデ
ータの順序と読み出すときのデータの順序を変えること
ができる。書き込みのデータと読み出しのデータを行列
で表示したとき、このメモリブロックへの書き込み読み
出しにおけるデータの行と列を入れ換えることができ、
例えば画像データをメモリブロックに記憶するときメモ
リブロックの行と列の数が同じ場合には、この画像デー
タを回転処理することができる。
スポインタ2がそのループを一巡するごとにライトワー
ドアドレスポインタ4が次のワード線を選択するように
構成され、同時にリードビットアドレスポインタ5がそ
のループを一巡するごとにリードワードアドレスポイン
タ7が次のワード線を選択するように構成されたが、ラ
イトワードアドレスポインタ4がそのループを一巡する
ごとにライトビットアドレスポインタ2が次のビット線
を選択するように構成し、同時にリードビットアドレス
ポインタ5がそのループを一巡するごとにリードワード
アドレスポインタ7が次のワード線を選択するように構
成してもよい。もしくは、ライトビットアドレスポイン
タ2がそのループを一巡するごとにライトワードアドレ
スポインタ4が次のワード線を選択するように構成し、
同時にリードワードアドレスポインタ7がそのループを
一巡するごとにリードビットアドレスポインタ5が次の
ビット線を選択するように構成してもよい。この場合に
は上記実施例と同様の効果に加えて、書き込むときのデ
ータの順序と読み出すときのデータの順序を変えること
ができる。書き込みのデータと読み出しのデータを行列
で表示したとき、このメモリブロックへの書き込み読み
出しにおけるデータの行と列を入れ換えることができ、
例えば画像データをメモリブロックに記憶するときメモ
リブロックの行と列の数が同じ場合には、この画像デー
タを回転処理することができる。
【0025】次に、この発明の他の実施例について図2
及び図3を用いて説明する。図2はこの発明の他の実施
例によるシリアルアクセスメモリのブロック図である。
図において、18は1つのトランジスタと1つのキャパ
シタより成るメモリセルで構成されたメモリブロック、
16はセレクタ11とセンスアンプ14に接続したビッ
ト線、30はメモリセルを構成しているトランジスタ、
31はメモリセルを構成しているキャパシタ、33,3
4はANDゲート、35はORゲート、50はANDゲ
ート33,34とORゲート35により構成された選択
回路、36はレジスタ10からの制御信号を選択回路5
0に伝える信号線、37はレジスタ12で制御される第
1のワード線、38はレジスタ13からの制御信号を選
択回路50に伝える信号線、39はレジスタ12で制御
される第2のワード線である。その他の図4と同一符号
のものは図4と同一または相当する部分を示す。そし
て、図3に選択回路50と8ビット分のメモリセルとの
関係を示す。図に示すように8ビット分のメモリセルの
トランジスタ30のゲートは全てORゲート35の出力
端に接続している。
及び図3を用いて説明する。図2はこの発明の他の実施
例によるシリアルアクセスメモリのブロック図である。
図において、18は1つのトランジスタと1つのキャパ
シタより成るメモリセルで構成されたメモリブロック、
16はセレクタ11とセンスアンプ14に接続したビッ
ト線、30はメモリセルを構成しているトランジスタ、
31はメモリセルを構成しているキャパシタ、33,3
4はANDゲート、35はORゲート、50はANDゲ
ート33,34とORゲート35により構成された選択
回路、36はレジスタ10からの制御信号を選択回路5
0に伝える信号線、37はレジスタ12で制御される第
1のワード線、38はレジスタ13からの制御信号を選
択回路50に伝える信号線、39はレジスタ12で制御
される第2のワード線である。その他の図4と同一符号
のものは図4と同一または相当する部分を示す。そし
て、図3に選択回路50と8ビット分のメモリセルとの
関係を示す。図に示すように8ビット分のメモリセルの
トランジスタ30のゲートは全てORゲート35の出力
端に接続している。
【0026】次に、図2に示したシリアルアクセスメモ
リの動作について説明する。まず、データの書き込み動
作について説明する。従来と同様にレジスタ10をルー
プ状に接続したライトビットアドレスポインタ2により
制御されたスイッチ11によりビット線16、まず図に
おける左端のビット線16が選択される。そして、その
ビット線16に入力端子8より入力した8ビットのデー
タが供給される。ライトワードアドレスポインタ4によ
り、複数の第1のワード線37のうちの一つが選択され
る。そして、メモリブロック1中の選択されたその第1
のワード線37とビット線16の交点のメモリセルが選
択回路50により選択され、このメモリセルに入力デー
タが書き込まれる。さらに、ビット線16は移動せずに
そのままでライトワードアドレスポインタ4により順々
に次のワード線37が選択され、このワード線37に接
続したメモリセルにデータが書き込まれる。この動作を
繰り返して、ライトビットアドレスポインタ2のレジス
タ12で構成されたループを一巡すると次のワード線3
7が選択され、そのワード線37とビット線16の交点
のメモリセルが選択回路50により選択され、このメモ
リセルにデータが書き込まれる。これらの動作を繰り返
してライトワードアドレスポインタ4のレジスタ12で
構成されたループを一巡する。さらに、上記の動作を繰
り返すことによりライトビットアドレスポインタ2のレ
ジスタ10で構成されたループを一巡するとそのメモリ
ブロック18の書き込み処理は終了する。
リの動作について説明する。まず、データの書き込み動
作について説明する。従来と同様にレジスタ10をルー
プ状に接続したライトビットアドレスポインタ2により
制御されたスイッチ11によりビット線16、まず図に
おける左端のビット線16が選択される。そして、その
ビット線16に入力端子8より入力した8ビットのデー
タが供給される。ライトワードアドレスポインタ4によ
り、複数の第1のワード線37のうちの一つが選択され
る。そして、メモリブロック1中の選択されたその第1
のワード線37とビット線16の交点のメモリセルが選
択回路50により選択され、このメモリセルに入力デー
タが書き込まれる。さらに、ビット線16は移動せずに
そのままでライトワードアドレスポインタ4により順々
に次のワード線37が選択され、このワード線37に接
続したメモリセルにデータが書き込まれる。この動作を
繰り返して、ライトビットアドレスポインタ2のレジス
タ12で構成されたループを一巡すると次のワード線3
7が選択され、そのワード線37とビット線16の交点
のメモリセルが選択回路50により選択され、このメモ
リセルにデータが書き込まれる。これらの動作を繰り返
してライトワードアドレスポインタ4のレジスタ12で
構成されたループを一巡する。さらに、上記の動作を繰
り返すことによりライトビットアドレスポインタ2のレ
ジスタ10で構成されたループを一巡するとそのメモリ
ブロック18の書き込み処理は終了する。
【0027】そして、読み出し動作は、レジスタ13を
ループ状に接続したリードビットアドレスポインタ5に
より複数のセンスアンプ14のうちの一つ、ここではま
ず左端のセンスアンプ14が選択される。また、レジス
タ15をループ状に接続したリードワードアドレスポイ
ンタ7により複数のワード線39のうちの一つが選択さ
れる。その選択されたワード線37と選択されたセンス
アンプ14に接続したビット線17との交点のメモリセ
ルが選択回路50により選択され、このメモリセルのデ
ータが読みだされる。次に、選択するビット線16は移
動せずそのままで順々に次のレジスタ15が選択され、
そのワード線37に接続したメモリセルのデータが読み
だされる。この動作を繰り返して、リードワードアドレ
スポインタ7のループを一巡するとリードビットアドレ
スポインタ7によりスイッチ11に接続した次のワード
線37が選択され、そのワード線37とビット線16の
交点のメモリセルが選択回路50により選択され、この
メモリセルのデータが読みだされる。そして、このビッ
ト線16においても、選択するビット線16は移動せず
そのままでリードワードアドレスポインタ7により順々
に次のレジスタ15が移動し、レジスタ15によりは選
択されたビット線37に接続したメモリセルのデータが
読みだされる。これらの動作を繰り返してリードワード
アドレスポインタ5のレジスタにより構成されたループ
を一巡する。さらに、上記の動作を繰り返すことにより
リードビットアドレスポインタ7のレジスタで構成され
たループを一巡すると読み出し処理は終了る。
ループ状に接続したリードビットアドレスポインタ5に
より複数のセンスアンプ14のうちの一つ、ここではま
ず左端のセンスアンプ14が選択される。また、レジス
タ15をループ状に接続したリードワードアドレスポイ
ンタ7により複数のワード線39のうちの一つが選択さ
れる。その選択されたワード線37と選択されたセンス
アンプ14に接続したビット線17との交点のメモリセ
ルが選択回路50により選択され、このメモリセルのデ
ータが読みだされる。次に、選択するビット線16は移
動せずそのままで順々に次のレジスタ15が選択され、
そのワード線37に接続したメモリセルのデータが読み
だされる。この動作を繰り返して、リードワードアドレ
スポインタ7のループを一巡するとリードビットアドレ
スポインタ7によりスイッチ11に接続した次のワード
線37が選択され、そのワード線37とビット線16の
交点のメモリセルが選択回路50により選択され、この
メモリセルのデータが読みだされる。そして、このビッ
ト線16においても、選択するビット線16は移動せず
そのままでリードワードアドレスポインタ7により順々
に次のレジスタ15が移動し、レジスタ15によりは選
択されたビット線37に接続したメモリセルのデータが
読みだされる。これらの動作を繰り返してリードワード
アドレスポインタ5のレジスタにより構成されたループ
を一巡する。さらに、上記の動作を繰り返すことにより
リードビットアドレスポインタ7のレジスタで構成され
たループを一巡すると読み出し処理は終了る。
【0028】次に、読み出し動作が行われているビット
線16と書き込み動作が行われているビット線16との
関係について説明する。例えば外部より入力される書き
込み処理のタイミング信号に対して読み出し処理のタイ
ミング信号を遅らせて入力し、書き込みが行われている
メモリセルのアドレスが読出が行われているメモリセル
のアドレスに対して常に少なくともライトワードアドレ
スポインタ4及びリードワードアドレスポインタ7のレ
ジスタ数だけ離れるようになっている。そのため、書き
込みを行っているライトビットアドレスポインタ2及び
ライトワードアドレスポインタ4のビット線16と読み
出しを行っているリードビットアドレスポインタ5及び
リードワードアドレスポインタ7のビット線16とは常
に異なる。また、選択回路50の働きで、ライトビット
アドレスポインタ2により選択されたビット線16とリ
ードワードアドレスポインタ7により選択されたワード
線39との交点及びリードビットアドレスポインタ5に
より選択されたビット線38とライトワードアドレスポ
インタ4により選択されたワード線37との交点のメモ
リセルのトランジスタ30がオンしない。
線16と書き込み動作が行われているビット線16との
関係について説明する。例えば外部より入力される書き
込み処理のタイミング信号に対して読み出し処理のタイ
ミング信号を遅らせて入力し、書き込みが行われている
メモリセルのアドレスが読出が行われているメモリセル
のアドレスに対して常に少なくともライトワードアドレ
スポインタ4及びリードワードアドレスポインタ7のレ
ジスタ数だけ離れるようになっている。そのため、書き
込みを行っているライトビットアドレスポインタ2及び
ライトワードアドレスポインタ4のビット線16と読み
出しを行っているリードビットアドレスポインタ5及び
リードワードアドレスポインタ7のビット線16とは常
に異なる。また、選択回路50の働きで、ライトビット
アドレスポインタ2により選択されたビット線16とリ
ードワードアドレスポインタ7により選択されたワード
線39との交点及びリードビットアドレスポインタ5に
より選択されたビット線38とライトワードアドレスポ
インタ4により選択されたワード線37との交点のメモ
リセルのトランジスタ30がオンしない。
【0029】従って、一つのシリアルアクセスメモリに
対して読み出しと書き込みのアクセスを同時に行って
も、同時に同一のビット線16を使用して書き込みと読
出が行われることがなく、ライトビットアドレスポイン
タ2とリードビットアドレスポインタ5とでビット線1
6を共用することができ、1トランジスタ1キャパシタ
でメモリセルを構成することができる。なお、選択回路
50によりトランジスタ数の増加があるが、従来は1つ
のメモリセルに対してANDゲートが一つ必要であった
のに対して8ビットに一つの選択回路でよく、トランジ
スタの数等を削減することができる。
対して読み出しと書き込みのアクセスを同時に行って
も、同時に同一のビット線16を使用して書き込みと読
出が行われることがなく、ライトビットアドレスポイン
タ2とリードビットアドレスポインタ5とでビット線1
6を共用することができ、1トランジスタ1キャパシタ
でメモリセルを構成することができる。なお、選択回路
50によりトランジスタ数の増加があるが、従来は1つ
のメモリセルに対してANDゲートが一つ必要であった
のに対して8ビットに一つの選択回路でよく、トランジ
スタの数等を削減することができる。
【0030】なお、上記各実施例ではデータの入出力が
8ビットのバスにより行われたが、この発明の効果はバ
スのビット数とは関係なく、シリアルアクセスメモリに
用いられるバスのビット数は何ビットでもよい。
8ビットのバスにより行われたが、この発明の効果はバ
スのビット数とは関係なく、シリアルアクセスメモリに
用いられるバスのビット数は何ビットでもよい。
【0031】
【発明の効果】以上のように、請求項1、2及び3に係
る発明のシリアルアクセスメモリによれば、一つのトラ
ンジスタと一つのキャパシタとより成る複数のメモリセ
ルで構成され、該メモリブロックに接続したビット線と
ワード線を複数有する複数のメモリブロックと、ループ
状に接続した複数の第1のレジスタより成りメモリブロ
ックと一対一対応したライトビットアドレスポインタを
複数個ループ状に接続したライトビットアドレスポイン
タ群と、ループ状に接続した複数の第2のレジスタより
成りメモリブロックと一対一対応したリードビットアド
レスポインタを複数個ループ状に接続したリードビット
アドレスポインタ群と、対応するメモリブロックのワー
ド線を介してメモリセルを制御する複数の第3のレジス
タを有する、前記メモリブロックと同数のライトワード
アドレスポインタと、対応するメモリブロックのワード
線を介してメモリセルを制御する複数の第4のレジスタ
を有する、前記メモリブロックと同数のリードワードア
ドレスポインタとを備え、ライトワードアドレスポイン
タ及びライトビットアドレスポインタが書き込みを行っ
ているアドレスと、リードワードアドレスポインタ及び
リードビットアドレスポインタが読み出しを行っている
アドレスは、少なくともメモリブロックの一つ分のアド
レス数離れているように構成されたので、ライトビット
アドレスポインタ及びライトワードアドレスポインタと
リードビットアドレスポインタ及びリードワードアドレ
スポインタとで同一ビット線及び同一ワード線を共用す
ることができ、メモリセルの占有面積を小さくしてシリ
アルメモリセルの集積度を向上することができ、大容量
のシリアルアクセスメモリを容易に得ることができると
いう効果がある。
る発明のシリアルアクセスメモリによれば、一つのトラ
ンジスタと一つのキャパシタとより成る複数のメモリセ
ルで構成され、該メモリブロックに接続したビット線と
ワード線を複数有する複数のメモリブロックと、ループ
状に接続した複数の第1のレジスタより成りメモリブロ
ックと一対一対応したライトビットアドレスポインタを
複数個ループ状に接続したライトビットアドレスポイン
タ群と、ループ状に接続した複数の第2のレジスタより
成りメモリブロックと一対一対応したリードビットアド
レスポインタを複数個ループ状に接続したリードビット
アドレスポインタ群と、対応するメモリブロックのワー
ド線を介してメモリセルを制御する複数の第3のレジス
タを有する、前記メモリブロックと同数のライトワード
アドレスポインタと、対応するメモリブロックのワード
線を介してメモリセルを制御する複数の第4のレジスタ
を有する、前記メモリブロックと同数のリードワードア
ドレスポインタとを備え、ライトワードアドレスポイン
タ及びライトビットアドレスポインタが書き込みを行っ
ているアドレスと、リードワードアドレスポインタ及び
リードビットアドレスポインタが読み出しを行っている
アドレスは、少なくともメモリブロックの一つ分のアド
レス数離れているように構成されたので、ライトビット
アドレスポインタ及びライトワードアドレスポインタと
リードビットアドレスポインタ及びリードワードアドレ
スポインタとで同一ビット線及び同一ワード線を共用す
ることができ、メモリセルの占有面積を小さくしてシリ
アルメモリセルの集積度を向上することができ、大容量
のシリアルアクセスメモリを容易に得ることができると
いう効果がある。
【0032】さらに、請求項2に係る発明のシリアルア
クセスメモリによれば、ライトビットアドレスポインタ
とライトワードアドレスポインタとによるメモリブロッ
クの各メモリセルへの書き込み順序と、このメモリブロ
ックの各メモリセルからリードビットアドレスポインタ
とリードワードアドレスポインタとによる読み出し順序
とを同一にすることができ、入力データの順序と出力デ
ータの順序を同じにすることができ、シリアルアクセス
メモリに対する入力データと出力データを同一にするこ
とができるという効果がある。
クセスメモリによれば、ライトビットアドレスポインタ
とライトワードアドレスポインタとによるメモリブロッ
クの各メモリセルへの書き込み順序と、このメモリブロ
ックの各メモリセルからリードビットアドレスポインタ
とリードワードアドレスポインタとによる読み出し順序
とを同一にすることができ、入力データの順序と出力デ
ータの順序を同じにすることができ、シリアルアクセス
メモリに対する入力データと出力データを同一にするこ
とができるという効果がある。
【0033】さらに、請求項3に係る発明のシリアルア
クセスメモリによれば、ライトビットアドレスポインタ
とライトワードアドレスポインタとによるメモリブロッ
クの各メモリセルへの書き込み順序と、このメモリブロ
ックの各メモリセルからリードビットアドレスポインタ
とリードワードアドレスポインタとによる読み出し順序
とにおいて、このメモリブロックの行と列を入れ換えて
行うことができ、例えば画像データをメモリブロックに
記憶するときメモリブロックの行と列の数が同じ場合に
は、この画像データを回転処理することができるという
効果がある。
クセスメモリによれば、ライトビットアドレスポインタ
とライトワードアドレスポインタとによるメモリブロッ
クの各メモリセルへの書き込み順序と、このメモリブロ
ックの各メモリセルからリードビットアドレスポインタ
とリードワードアドレスポインタとによる読み出し順序
とにおいて、このメモリブロックの行と列を入れ換えて
行うことができ、例えば画像データをメモリブロックに
記憶するときメモリブロックの行と列の数が同じ場合に
は、この画像データを回転処理することができるという
効果がある。
【0034】また、請求項4に係る発明のシリアルアク
セスメモリによれば、一つのトランジスタと一つのキャ
パシタとより成る複数のメモリセルで構成され、該メモ
リセルに各々信号を伝えるビット線と第1及び第2のワ
ード線とを複数有する複数のメモリブロックと、複数の
前記トランジスタの制御電極に共通に接続するととも
に、前記第1及び第2のワード線と前記ライトビットア
ドレスポインタと前記リードビットアドレスポインタと
に接続し、前記ライトビットアドレスポインタと前記ラ
イトワードアドレスポインタと前記リードビットアドレ
スポインタと前記リードワードアドレスポインタとによ
り制御され、前記ライトビットアドレスポインタと前記
ライトワードアドレスポインタにより選択された前記ビ
ット線と前記第1のワード線の交点と、前記リードビッ
トアドレスポインタと前記リードワードアドレスポイン
タにより選択された前記ビット線と前記第2のワード線
の交点とのいずれかの前記メモリセルの前記トランジス
タのみをオンする選択手段とを備え、書き込みを行うア
ドレスが読み出しを行うアドレスより少なくとも前記ラ
イトワードアドレスポインタまたは前記リードワードア
ドレスポインタのレジスタの数のアドレス数離れている
ので、1つのトランジスタと1つのキャパシタより成る
メモリセルを用いてもシリアルアクセスメモリに対して
書き込み動作と読み出し動作とを同時に行うことがで
き、トランジスタ数を削減してメモリセルの占有面積を
小さくしてシリアルメモリセルの集積度を向上すること
ができ、大容量のシリアルアクセスメモリを容易に得る
ことができるという効果がある。
セスメモリによれば、一つのトランジスタと一つのキャ
パシタとより成る複数のメモリセルで構成され、該メモ
リセルに各々信号を伝えるビット線と第1及び第2のワ
ード線とを複数有する複数のメモリブロックと、複数の
前記トランジスタの制御電極に共通に接続するととも
に、前記第1及び第2のワード線と前記ライトビットア
ドレスポインタと前記リードビットアドレスポインタと
に接続し、前記ライトビットアドレスポインタと前記ラ
イトワードアドレスポインタと前記リードビットアドレ
スポインタと前記リードワードアドレスポインタとによ
り制御され、前記ライトビットアドレスポインタと前記
ライトワードアドレスポインタにより選択された前記ビ
ット線と前記第1のワード線の交点と、前記リードビッ
トアドレスポインタと前記リードワードアドレスポイン
タにより選択された前記ビット線と前記第2のワード線
の交点とのいずれかの前記メモリセルの前記トランジス
タのみをオンする選択手段とを備え、書き込みを行うア
ドレスが読み出しを行うアドレスより少なくとも前記ラ
イトワードアドレスポインタまたは前記リードワードア
ドレスポインタのレジスタの数のアドレス数離れている
ので、1つのトランジスタと1つのキャパシタより成る
メモリセルを用いてもシリアルアクセスメモリに対して
書き込み動作と読み出し動作とを同時に行うことがで
き、トランジスタ数を削減してメモリセルの占有面積を
小さくしてシリアルメモリセルの集積度を向上すること
ができ、大容量のシリアルアクセスメモリを容易に得る
ことができるという効果がある。
【図1】この発明の一実施例によるシリアルアクセスメ
モリの構成を示すブロック図である。
モリの構成を示すブロック図である。
【図2】この発明の他の実施例によるシリアルアクセス
メモリの構成を示すブロック図である。
メモリの構成を示すブロック図である。
【図3】図2に示したシリアルアクセスメモリの選択回
路とメモリセルとの関係を示す図である。
路とメモリセルとの関係を示す図である。
【図4】従来のシリアルアクセスメモリの構成を示すブ
ロック図である。
ロック図である。
【図5】図4に示したシリアルアクセスメモリを構成す
る1つのメモリセル部の回路図である。
る1つのメモリセル部の回路図である。
1 メモリブロック 2 ライトビットアドレスポインタ 3 セレクタ 4 ライトワードアドレスポインタ 5 リードビットアドレスポインタ 6 センスアンプ群 7 リードワードアドレスポインタ 8 データ入力端子 9 データ出力端子 10,12,13,15 レジスタ 11 スイッチ 14 センスアンプ 16,17 ビット線 18 メモリブロック 50 選択回路
Claims (4)
- 【請求項1】 一つのトランジスタと一つのキャパシタ
とより成る複数のメモリセルで構成され、該メモリセル
に各々接続したビット線とワード線とを複数有する複数
のメモリブロックと、 ループ状に接続した複数の第1のレジスタより成り前記
メモリブロックと一対一対応したライトビットアドレス
ポインタを複数個ループ状に接続したライトビットアド
レスポインタ群と、 ループ状に接続した複数の第2のレジスタより成り前記
メモリブロックと一対一対応したリードビットアドレス
ポインタを複数個ループ状に接続したリードビットアド
レスポインタ群と、 対応する前記メモリブロックの前記ワード線を介して前
記メモリセルを制御する複数の第3のレジスタを有す
る、前記メモリブロックと同数のライトワードアドレス
ポインタと、 対応する前記メモリブロックの前記ワード線を介して前
記メモリセルを制御する複数の第4のレジスタを有す
る、前記メモリブロックと同数のリードワードアドレス
ポインタと、 対応する前記ライトビットアドレスポインタにより制御
され、該ライトビットアドレスポインタにより選択され
た前記ビット線に入力データを供給する複数のセレクタ
と、 対応する前記リードビットアドレスポインタにより制御
され、該リードビットアドレスポインタにより選択され
た前記ビット線より出力されたデータを検出する複数の
センスアンプとを備え、 前記ライトワードアドレスポインタ及び前記ライトビッ
トアドレスポインタが書き込みを行っているアドレス
と、前記リードワードアドレスポインタ及び前記リード
ビットアドレスポインタが読み出しを行っているアドレ
スは、少なくとも前記メモリブロックの一つ分のアドレ
ス数離れていることを特徴とするシリアルアクセスメモ
リ。 - 【請求項2】 複数の前記メモリブロックのうちの第1
のメモリブロックにおいて、該第1のメモリブロックに
対応した前記ライトビットアドレスポインタが前記第1
のレジスタで構成したループを一巡する毎に該第1のメ
モリブロックに対応した前記ライトワードアドレスポイ
ンタにより前記ワード線を順次選択してデータの書き込
みが行われ、さらに該ライトワードアドレスポインタが
前記第3のレジスタで構成したループを一巡したときに
該第1のメモリブロックへのデータ書き込み処理を終了
して該第1のメモリブロック以外のメモリブロック及び
それに対応した前記ライトビットアドレスポインタと前
記ライトワードアドレスポインタとによる処理へ移行
し、前記第1のメモリブロックへの書き込み処理と同時
に、複数の前記メモリブロックのうちの第2のメモリブ
ロックにおいて、該第2のメモリブロックに対応した前
記リードビットアドレスポインタが前記第2のレジスタ
で構成したループを一巡する毎に該第2のメモリブロッ
クに対応した前記リードワードアドレスポインタにより
前記ワード線を順次選択してデータの読み出しが行わ
れ、さらに該リードワードアドレスポインタが前記第4
のレジスタで構成したループを一巡したときに該第2の
メモリブロックの読み出し処理を終了して該第2のメモ
リブロック以外のメモリブロックに対応した前記リード
ビットアドレスポインタと前記リードワードアドレスポ
インタとによる処理へ移行するか、 もしくは、複数の前記メモリブロックのうちの第1のメ
モリブロックにおいて、該第1のメモリブロックに対応
した前記ライトワードアドレスポインタが前記第3のレ
ジスタで構成したループを一巡する毎に該第1のメモリ
ブロックに対応した前記ライトビットアドレスポインタ
により前記ビット線を順次選択してデータの書き込みが
行われ、さらに該ライトビットアドレスポインタが前記
第1のレジスタで構成したループを一巡したときに該第
1のメモリブロックの処理を終了して複数の前記メモリ
ブロックのうちの該第1のメモリブロック以外のメモリ
ブロックとそれに対応した前記ライトビットアドレスポ
インタと前記ライトワードアドレスポインタとによる処
理へ移行し、前記第1のメモリブロックへの書き込み処
理と同時に、複数の前記メモリブロックうちの第2のメ
モリブロックにおいて、該第2のメモリブロックに対応
した前記リードワードアドレスポインタが前記第4のレ
ジスタで構成したループを一巡する毎に該第2のメモリ
ブロックに対応したリードビットアドレスポインタによ
り前記ビット線を順次選択してデータの読み出しが行わ
れ、さらに該リードビットアドレスポインタが前記第2
のレジスタで構成したループを一巡したときに該第2の
メモリブロックの処理を終了して複数の前記メモリブロ
ックのうちの第2のメモリブロック以外のメモリブロッ
クとそれに対応した前記リードビットアドレスポインタ
と前記リードワードアドレスポインタとによる処理へ移
行することを特徴とする請求項1記載のシリアルアクセ
スメモリ。 - 【請求項3】 複数の前記メモリブロックのうちの第1
のメモリブロックにおいて、該第1のメモリブロックに
対応した前記ライトビットアドレスポインタが前記第1
のレジスタで構成したループを一巡する毎に該第1のメ
モリブロックに対応した前記ライトワードアドレスポイ
ンタにより前記ワード線を順次選択してデータの書き込
みを行い、さらに該ライトワードアドレスポインタが前
記3のレジスタで構成したループを一巡したときに該第
1のメモリブロックへのデータ書き込み処理を終了して
複数の前記メモリブロックのうちの第1のメモリブロッ
ク以外のメモリブロックとそれに対応した前記ライトビ
ットアドレスポインタと前記ライトワードアドレスポイ
ンタとによる処理へ移行し、前記第1のメモリブロック
への書き込み処理と同時に、複数の前記メモリブロック
のうちの第2のメモリブロックにおいて、該第2のメモ
リブロックに対応した前記リードワードアドレスポイン
タが前記第4のレジスタで構成したループを一巡する毎
に該リードビットアドレスポインタにより前記ビット線
を順次選択し、さらに該リードビットアドレスポインタ
が前記2のレジスタで構成したループを一巡したときに
該第2のメモリブロックの処理を終了して複数の前記メ
モリブロックのうちの該第2のメモリブロック以外のメ
モリブロックとそれに対応した前記リードビットアドレ
スポインタと前記リードワードアドレスポインタとによ
る処理へ移行するか、 もしくは、複数の前記メモリブロックのうちの第1のメ
モリブロックにおいて、該第1のメモリブロックに対応
した前記ライトワードアドレスポインタが前記第3のレ
ジスタで構成したループを一巡する毎に該第1のメモリ
ブロックに対応した前記ライトビットアドレスポインタ
により前記ビット線を順次選択し、さらに該ライトビッ
トアドレスポインタが前記1のレジスタで構成したルー
プを一巡したときに該第1のメモリブロックの処理を終
了して複数の前記メモリブロックのうちの第1のメモリ
ブロック以外のメモリブロックとそれに対応した前記ラ
イトビットアドレスポインタと前記ライトワードアドレ
スポインタとによる処理へ移行し、前記第1のメモリブ
ロックへの書き込み処理と同時に、複数の前記メモリブ
ロックのうちの第2のメモリブロックにおいて、該第2
のメモリブロックに対応した前記リードビットアドレス
ポインタが前記第2のレジスタで構成したループを一巡
する毎に該第2のメモリブロックに対応した前記リード
ワードアドレスポインタにより前記ワード線を順次選択
してデータの読み出しを行い、さらに該リードワードア
ドレスポインタが前記第4のレジスタで構成したループ
を一巡したときに該第2のメモリブロックの読み出し処
理を終了して複数の前記メモリブロックのうちの該第2
のメモリブロック以外のメモリブロックとそれに対応し
た前記リードビットアドレスポインタと前記リードワー
ドアドレスポインタとによる処理へ移行することを特徴
とする請求項1記載のシリアルアクセスメモリ。 - 【請求項4】 一つのトランジスタと一つのキャパシタ
とより成る複数のメモリセルで構成され、該メモリセル
に各々信号を伝えるビット線と第1及び第2のワード線
とを複数有する複数のメモリブロックと、 ループ状に接続した複数の第1のレジスタより成るライ
トビットアドレスポインタと、 ループ状に接続した複数の第2のレジスタより成るリー
ドビットアドレスポインタと、 前記メモリブロックの前記第1のワード線を介して前記
メモリセルを制御する複数の第3のレジスタを有するラ
イトワードアドレスポインタと、 前記メモリブロックの前記第2のワード線を介して前記
メモリセルを制御する複数の第4のレジスタを有するリ
ードワードアドレスポインタと、 前記ライトビットアドレスポインタにより制御され、該
ライトビットアドレスポインタにより選択された前記メ
モリブロックの前記ビット線に入力データを供給する複
数のスイッチと、 前記リードビットアドレスポインタにより制御され、該
リードビットアドレスポインタにより選択された前記メ
モリブロックの前記ビット線より出力されたデータを検
出する複数のセンスアンプと、 複数の前記トランジスタの制御電極に共通に接続すると
ともに、前記第1及び第2のワード線と前記ライトビッ
トアドレスポインタと前記リードビットアドレスポイン
タとに接続し、前記ライトビットアドレスポインタと前
記ライトワードアドレスポインタと前記リードビットア
ドレスポインタと前記リードワードアドレスポインタと
により制御され、前記ライトビットアドレスポインタと
前記ライトワードアドレスポインタにより選択された前
記ビット線と前記第1のワード線の交点と、前記リード
ビットアドレスポインタと前記リードワードアドレスポ
インタにより選択された前記ビット線と前記第2のワー
ド線の交点とのいずれかの前記メモリセルの前記トラン
ジスタのみをオンする選択手段とを備え、 前記ライトワードアドレスポインタが前記第3のレジス
タで構成したループを一巡する毎に該ライトビットアド
レスポインタにより前記ビット線を順次選択し、前記リ
ードワードアドレスポインタが前記第4のレジスタで構
成したループを一巡する毎に該リードビットアドレスポ
インタにより前記ビット線を順次選択してデータの読み
出しを行い、 前記ライトビットアドレスポインタと前記ライトワード
アドレスポインタとが書き込みを行っているアドレス
と、前記ライトビットアドレスポインタと前記ライトワ
ードアドレスポインタとが読み出しを行っているアドレ
スは、少なくとも前記ライトワードアドレスポインタま
たは前記リードワードアドレスポインタのレジスタ数と
同数のアドレス数離れていることを特徴とするシリアル
アクセスメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4054527A JP2799258B2 (ja) | 1992-03-13 | 1992-03-13 | シリアルアクセスメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4054527A JP2799258B2 (ja) | 1992-03-13 | 1992-03-13 | シリアルアクセスメモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05258558A true JPH05258558A (ja) | 1993-10-08 |
JP2799258B2 JP2799258B2 (ja) | 1998-09-17 |
Family
ID=12973137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4054527A Expired - Fee Related JP2799258B2 (ja) | 1992-03-13 | 1992-03-13 | シリアルアクセスメモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2799258B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0678919A1 (en) * | 1994-04-13 | 1995-10-25 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
JP2012212480A (ja) * | 2011-03-30 | 2012-11-01 | Toshiba Corp | 半導体メモリ |
-
1992
- 1992-03-13 JP JP4054527A patent/JP2799258B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0678919A1 (en) * | 1994-04-13 | 1995-10-25 | Kabushiki Kaisha Toshiba | Semiconductor device having input protection circuit |
JP2012212480A (ja) * | 2011-03-30 | 2012-11-01 | Toshiba Corp | 半導体メモリ |
Also Published As
Publication number | Publication date |
---|---|
JP2799258B2 (ja) | 1998-09-17 |
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