JPH02224480A - 固体撮像素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は固体撮像素子、更に詳しく言えば、半導体基板
上に、画素の光信号を電気信号に変換する画素子を多数
配列した光電変換部と、上記画素子を選択する走査部と
走査部からの信号を画像信号として外部に読出す出力部
を形成した固体撮像素子、特に画素子の構成に関する。

〔従来の技術〕

従来固体撮像素子として多くの種類のものが知られてい
るが、特に信号雑音比の高いものとしては画素子として
、画素毎に増幅素子を設けた構造の画素増幅型固体撮像
素子が知られているにの種の画素増幅型固体撮像素子と
しては文献アイ・イー・デイ−・エム　テクニイカル　
ダイジェスト１６．４．第４００頁から第４４３頁（１
９８５年）（ＩＥＤＭ　Ｔｅｃｈ、Ｄｉｇ、、１６．４
　ｐｐ、４００−４４３　（１９８５）　）において論
じられている。上記文献に記載されている固体撮像素子
で使用されている画素子は第１０図に示す静電誘導トラ
ンジスタで構成されている。

同図において、１２．１３および１４はそれぞれ静電誘
導トランジスタのソースとなるｎｔ層ゲートとなるｐｔ
層、ドレインとなるｎｔ基板であり、】５は隣接画素の
クロストークを防ぐためのトレンチアイソレーションで
あり、又、４はゲート容量である。

このような画素子が水平、垂直の行列状に配置され、垂
直及び水平走査回路からの信号によって画素子が選択さ
れ、かつ電気信号に変換され、画像信号として出力され
る。

上記画素子の出力電圧信号はα、　Ｇ　Ｌ　Ａ　／　（
Ｃａ＋Ｃｔ）に比例したものとなる。ここで、Ｃａはゲ
ート容量４の容量値、ＣＴはゲート１３と基板１４間容
量とゲート１３とソース１２間容量値で、Ｃｃ　＋　Ｃ
ｒが蓄積容量の値となる。また、Ａは、ゲート１３のゲ
ート容量４の領域を除く光利用領域（第１０図（ｂ）の
斜線部）の面積、ＧＬは電荷発生率、αは静電誘導トラ
ンジスタの特性により決る要因である。

〔発明が解決しようとする課題〕

上述の如き画素子を多数半導体基板上にＬＳＩ製造工程
によって製造する場合、各画素子の上記定数を完全に均
一に製造することは困難であり、必然的に素子定数のば
らつきが存在する。

上記従来技術は出力信号の均一性という点について配慮
がされておらず、均一な光を照射した場合にも各画素子
からの出力電圧が均一にならず著しく画質の劣った画像
しか再生できないという問題があった。すなわち、第１
均一光を照射しても光利用領域Ａのばらつき、蓄積容量
Ｃａ　＋　Ｃｒのばらつきにより、ゲート電圧は均一な
変化をしない。

第２に、ゲート電圧の変化が均一であっても各画素に設
けられた静電誘導トランジスタαのばらつきにより、ソ
ース線の電圧変動は均一にならない。

また、上記従来技術は暗電流低減について配慮がされて
おらず、その画素ごとのばらつきが低照度における画質
を劣化されるという問題があった。

従って１本発明の第１の目的は上述した素子定数のばら
つきが存在しても、均一な光を照射したとき均一な信号
出力の得られる画素増幅型固体撮像素子を提供すること
である。本発明の他の目的は、上記第１の目的を満す構
造の固体撮像素子において、暗電流を低減することにあ
る。

〔課題を解決するための手段〕

上記目的を達成するため、本発明は、半導体基板上に画
素の光情報に対応する信号電荷をうる光電変換素子と上
記光電変換素子の信号電荷に対応した増幅信号をうる増
幅素子とからなる画素子を多数個形成した光電変換部を
持つ固体撮像素子において、上記増幅素子を構成要素と
して反転増幅回路を構成し、上記増幅素子の出力端と上
記光電変換素子との間に帰還容量を設けた。さらに、こ
の帰還容量の形成領域と各画素の光利用領域をほぼ一致
させたものである。

上記増幅素子は上記静電誘導形トランジスタにかぎらず
ＭＯＳトランジスタ、パイポーラトランジスタ等の半導
体回路で構成される。光電変換素子はホトダイオード等
の上記増幅素子の一部を構成する場合を含み、光情報を
電荷にして蓄積する蓄積容量素子で構成される。

上記他の目的を達成するために、上記帰還容量をＭＯ５
容量で形成し、このＭＯ８容量の増幅器出力端側に、信
号出力のなされない所定の期間。

上記光電変換素子を形成する第１の不純物層の表面に第
１不純物層と反極性のキャリヤ層が形成される様な電圧
を印加するように構成したものである。また上記光電変
換を形成する第２の不純物層上を、第２の不純物層と反
極性の第３の不純物層でおおい、この第３の不純物層を
、光電変換素子を形成する第２の不純物層周辺の空乏層
により基板と分離するようにしたものである。さらに、
該光電変換素子を形成する第２の不純物層上に第２の不
純物層と反極性の第３の不純物層を設け、第３の不純物
層を第２の不純物暦により基板と分離し、かつ、この分
離領域の第２の不純物層表面に信号出力のない一定期間
に基板と同極性のキャリヤ層を誘起する手段を設けたも
のである。

〔作　　用〕

本発明の固体撮像素子における画素子の出力電圧変動、
すなわち反転増幅器の電圧変動Ｖｓは次式で表わすこと
ができる。

ここに、Ｑｓは信号電荷量、ＣＦは帰還容量の容量値、
Ｃｐは増幅器入力端につく帰還容量以外の容量値、Ｇは
増幅器のオーブンループ利得である。

今、Ｇを充分に大きく（例えば１０倍以上）設計すると
上記式は Ｑｓ Ｖｓ　＝　−− ＣＦ で近似される。

従って、前述の出力電圧の変動要因である、トランジス
タの特性αは利得Ｇに表われるものであって、これらの
要因による変動が抑えられる。また信号電荷Ｑｓは各画
素の光利用領域の面積Ａ。

に比例し、同一強度の光が当たった時の信号電荷Ｑｓの
各画素ごとのばらつきはこの光利用領域の面積のばらつ
きにより発生する。一方、帰還容量の値ＣＦは帰還容量
の形成領域の面積に比例し、その容量値のばらつきはこ
の帰還容量の形成領域のばらつきにより発生する。そこ
で、帰還容量の形成領域を光利用領域に一致させること
により、信号電圧は各面積のばらつきによらずほぼ一定
となる。

また、ＭＯ８容量で形成された帰還容量の増幅器出力端
には、信号出力のなされない所定の期間、光電変換素子
を形成する第１の不純物暦の表面に第１の不純物層と反
極性のキャリヤ層が形成される様な電圧がかかる。これ
によって、光電変換素子を形成する不純物層の表面に存
在する準位がキャリヤにより埋められるので、暗電流の
発生を抑圧できる。さらに、光電変換素子を形成する第
２の不純物層上に設けられた第２の不純物暦と反極性の
第３の不純物層により、光電変換素子を形成する第２の
不純物層の表面は暗電流の発生源となる準位の少ない基
板深部に形成され、かつ、第２の不純物層周辺の空乏層
は、光電変換素子上の不純物層と基板とを電気的に分離
する。これによって、暗電流が抑圧されるとともに、光
電変換素子上の第３の不純物層は基板と電気的に分離さ
れた帰還容量の上部電極の役割を果すことができる。

また、光電変換素子を形成する第２の不純物層上の第２
の不純物層と反極性の第３の不純物層は、光電変換素子
を形成する第２の不純物層により基板と分離され、この
分離領域の第２の不純物層表面上には信号出力のない一
定期間に基板と同極性のキャリヤ層が誘起される。これ
によって、信号読み出し時には第３の不純物層は基板と
電気的に分離された帰還容量の上部電極の役割を果すこ
とができ、かつ、分離領域に発生する暗電流も抑圧する
ことができ、暗電流を低減することができる。

〔実施例〕

本発明による固体撮像素子の第１の実施例を第１図〜第
３図を用いて説明する。第１図は、第１の実施例の固体
撮像素子の回路構成図、第２図（ａ）及び（ｂ）はそれ
ぞれ第１図における各画素子の平面構成図と断面構造図
、第３図（ａ）は第１図の固体撮像素子の動作説明のた
めの駆動パルスタイミング図、同図（ｂ）は反転増幅回
路の動作点設定法を説明する図、同図（Ｃ）は各タイミ
ングにおけるホトダイオードのポテンシャル図を示す０
本実施例の画素子には本発明者等が先に提案した（特願
昭６２−１５３２９２）完全空乏化デュアルゲート縦型
ＪＦＥＴを用い、また、各画素の直流電圧のばらつきを
キャンセルするための手段を各列ごとに設けている。

第１図において、ドライバとなるｎチャネル完全空乏化
デュアルゲート縦型ＪＦＥＴ２１は増幅素子であって、
負荷となるｎチャネルデプレッションＭｏＳトランジス
タ２２とともに光電変換素子であるホトダイオードの電
位を検知増幅するための反転増幅回路を形成している。

２３はホトダイオードと増幅素子との間に設けられた帰
還容量である。

なお、図面は簡明のため光電変換素子、増幅素子及び帰
還容量で構成される画素子は横３縦３の９素子の場合に
ついて示している。

２は各行を選択する垂直走査回路、３は３値レベルを発
生するレベルミキシング回路、５は水平走査回路である
。また、２４〜２８は各画素子の直流電圧のばらつきを
キャンセルするために各列ごとに設けられた出力回路を
構成しており、２４は結合容量、２５は結合容量の一端
をクランプするためのクランプスイッチ、２７はメモリ
容量２６への信号書き込みスイッチ、２８はメモリ容量
２６からの信号読み出しスイッチである。２９は水平信
号線３０に読み出された信号電荷を増幅し出力するため
の増幅器、３１は水平信号線３０をリセットするための
リセットスイッチである。３２はレベルミキシング回路
３の出力を各完全空乏化デュアルゲート縦型Ｊ　ＦＥＴ
のゲートに伝えるための垂直ゲート線、３３は垂直信号
線である。φ０は反転増幅回路の電源電圧、φＣはクラ
ンプスイッチ２５のゲート電圧、ＶＲはリセット電圧、
φ１、φ２は読み込みスイッチのゲート電圧、Ｐｌ、Ｐ
２は水平走査回路を動作させる２相のクロック信号、０
１、ｏ２は出力端子である。

なお、負荷２２はｐチャネルＭＯＳトランジスタでもｎ
チャネルトランジスタでもよい。

画素子の構成を示す第２図（ａ）、（ｂ）において、４
１はｎ型基板、４２はホトダイオードとなるフローティ
ング低濃度ｐ型不純物層、４３は画素の選択リセットを
行なうリセットゲートとなるｐ”型不純物層、４４は垂
直ゲート線３２の配線用ポリシリコン、４５は垂直信号
線３３と帰還容量２３の上部電極を兼ねる透光性薄膜ポ
リシリコン、４６は縦型ＪＦＥＴのソースとなるコンタ
クトでオーミックコンタクトを行なうためのｎ１層が形
成される。第１図帰還容量２３は、ホトダイオードとな
るｐ−不純物層４２と垂直信号線３３を形成する薄膜ポ
リシリコン４５の間に形成されている。また、光利用領
域はｐ−不純物領域４２となり、その平面領域は上記帰
還容量の形成領域と一致している。なお、高速動作が必
要な場合には垂直ゲート線の配線層４４をシリサイドや
アルミの低抵抗配線で形成し、薄膜ポリシリコン層４５
にアルミ配線を接続し低抵抗化をすればよい。さらに、
リセットゲートル？不純物層４３は垂直ゲート線４４と
の容量結合により電位を制御してもよい。

第３図（ａ）において、ＨＢＬは水平ブランキング期間
、ｎ行とは第１図において上からｎ番目、φＤφＣφ□
φ２は第１図における対応する記号の電圧を示している
。電圧は図中上方が高く、また。

垂直ゲート線電圧Ｖ　Ｌ　Ｖ　ＭＶ　Ｎは、リセットゲ
ートを形成するｐ＋領域４３が基板４１に対して順方向
とならない様に常に基板４１の電位より低くなっている
。また、φＤの電圧ＶＤＬＶＤ）ｌはソース領域４６が
リセットゲートル＋領域４３に対し順方向にならない様
に常にｐ＋領域４３より高い電圧となっている。

また、第３図（ｂ）において図中の曲線は、リセットゲ
ートル？領域４３がＶＬの時のホトダイオードｐ−不純
物層４２の電位に対する反転回路の出力となるコンタク
ト層４６の電圧の関係を示す図で、Ｖｐｏは同図（ｃ）
に示す薄膜ポリシリコン４５の電圧が低電圧ｖｏＬの時
のホトダイオードｐ−不純物層４２の電圧、ｖＴは縦型
、ＴＦＥＴのしきい電圧を。

ＶＢは信号読み出し時のホトダイオードｐ−不純物層４
２のバイアス電圧を示す、リセット時にＶｐｏであるホ
トダイオード電圧はφ０がＶｏｔ、からＶＤＨとなると
、帰還容量２３を介し反転回路が高利得をもつバイアス
点Ｖａに設定される。また、第３図（Ｃ）において、各
曲線は薄膜ポリシリコン電極４５がＶＤＬ、ＶＤＨの電
圧の時のホトダイオードｐ−不純物層４２の電位を示す
図で高電圧ＶＤＩＩは薄膜ポリシリコン層４５にＶｏｏ
がかけられた時にホトダイオードｐ−不純物層４２の表
面に基板と同型のキャリヤすなわちエレクトロンが誘起
される電圧となっている。一方、信号読み出し時のホト
ダイオードｐ−不純物層４２の表面電位はホトダイオー
ドｐ−不純物層４２と薄膜ポリシリコン層４５間に基板
と同極性ｎのキャリヤが誘起され、２電極間にシールド
溜が形成されない様に設定されている。以下、本実施例
の動作を説明する。

水平ブランキング期間に入ると、まずｎ行の信号読み出
しが行なわれる。すなわち、０行垂直ゲート８３２がＶ
Ｌとなりリセットゲートル＋不純物層４３の電圧が高く
なるとともにφＤがＶＤＬからＶｏ。

となり、出力線３３と帰還容量２３を介する容量結合に
よりホトダイオードｐ−不純物層４２の電圧が高くなり
、完全空乏化デュアルゲート縦型ＪＦＥＴ２１をドライ
バとしデプレッションＭＯＳトランジスタ２２を負荷と
する反転増幅器が高利得領域に設定される。この動作直
前には、ホトダイオード電圧は信号量しこ応じ、リセッ
ト時電圧ＶｐｏよりＶ　ｓ　’だけ高くなっているが、
この動作により、増幅素子の利得が充分に高い場合には
、ホトダイオード電圧はしきい電圧Ｖｔ近傍のあるバイ
アス電圧ＶＢとなり、出力電圧は前記式で示すＶａだけ
リセット時の出力電圧より低くなる。一方、リセットス
イッチ２５はこの状態で導通しており、結合容量２４の
出力端はリセット電圧ＶＲとなっている。

リセットスイッチ２５が閉じる（ＯＦＦ）と結合容量２
４の両端の電位差としてｎ行の信号のある時の増幅器の
出力が保持される（第３図１　＝　１．□）にの後、ホ
トダイオードｐ−不純物層４２のリセッｌ−が行なわれ
る。すなわち、電圧φ０が再びＶＤＬとなるとともに、
ｎ行垂直ゲート線３２の電圧が、リセットゲートル＋不
純物層４３とホトダイオードｐ−不純物層４２の間のパ
ンチスルー電圧Ｖｐｔとホトダイオードｐ−不純物層４
２のリセット電圧Ｖｐｏの和の電圧より低いリセット電
圧ＶＨとなり、ホトダイオードｐ−不純物層４２は完全
に空乏化し、リセットがなされる（第３図１＝１．）、
この後、信号のない時の各画素の増幅器出力が信号読み
出し時と同様に読み出される。すなわち、クランプスイ
ッチ２５は閉じた（ＯＦＦ）まま、メモリ容量２６−２
への信号読み込みスイッチ２７−２が開く。この結果、
結合容量２４の時刻１＝１Ｌからの電位変動、すなわち
、信号による増幅器出力の電位変動Ｖｓが、結合容量２
４とメモリ容量２６−２の容量比により分割された値だ
けメモリ容量２６−２の電圧はリセット電圧ＶＲより上
昇し、この電圧がスイッチ２７−２を閉じる（ＯＦＦ）
と、メモリ容量２６−２に保持される（第３図（ａ）ｔ
＝ｔ、）。

以上の動作の後、全く同様にｎ＋１行の信号がメモリ容
量２６−１に保持される（第３図（ａ）ｔ”ｔ４）− なお、上記動作時において、非選択行の垂直ゲート線電
圧はＶｐｔよりやや低い電圧ＶＭに保たれ、縦型ＪＦＥ
Ｔは導電状態になることはない、また、強い光が当って
もホトダイオードｐ−不純物層４２の電位はＶＭ−ＶＰ
Ｔより高くなることはなくブルーミング現象も抑圧され
る。

この後、すべての垂直ゲート線電圧がＶにとなりすべて
の完全空乏化デュアルゲート縦型ＪＰＥＴが非導通の状
態で、電圧φＤが高電圧ＶＨとなり、ホトダイオードｐ
−不純物層４２の表面には電子が一時誘起され、暗電流
の発生が抑圧される（第３図（ａ）　ｔ＝ｔｔ）　。

水平走査期間に入ると、水平スイッチ２８−１゜２８−
２が順次開閉し、水平信号線３０に読み出された信号電
荷が増幅器２９により増幅され出力される。

なお水平信号線３０のリセットは、リセットスイッチ３
（を介して行なわれる。

本実施例によれば、帰還容量による画素出力のばらつき
抑圧効果のほかにリセット時のホトダイオードが完全に
空乏化しているのでリセット雑音は生ぜず、かつ、帰還
容量２３を介して完全空乏化ホトダイオードの表面を一
水平走査期間ごとにアキュムレーションしているので、
暗電流を低減できる。

なお、本実施例ではｎチャネルＪＦＥＴの場合を述べた
がｐチャネルＪＦＥＴの場合も同様である。また、ｐ基
板上のｎウェル内にｎチャネルＪＦＥＴを形成してもよ
いし、ｎ基板上のｐウェル内にＰチャネルＪＦＥＴを形
成してもよい。

次に、本発明の第２の実施例を第４図〜第６図を用い説
明する。第４図は本発明の第２の実施例の固体撮像素子
の回路構成図、第５図（ａ）及び（ｂ）はそれぞれ各画
素子の平面構成図と断面構造図、第６図は第４図の固体
撮像素子の動作説明のための駆動パルスタイミングを示
す０本実施例は、アイ・イー・イー　トランザクション
　オンエレクトロン　デバイシイーズ　３５巻　５号（
１９８８年）６４６頁から６５２頁（ＩＥＥＥ　ＴＲＡ
ＮＳＡＣＴＩＯＮＳＯＮ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩ
ＣＥＳ　ｖｏｌ、３５　Ｎａ３　ＭＡＹ　１９８８）に
述べられた画素増幅型固体撮像素子に本発明を適用した
ものである。

第４図において、２．３，５．２２〜３３は第１図と同
様であり、５１は反転増幅回路のドライバとなる横型Ｊ
　ＦＥＴ、５２は横型ＪＦＥＴのゲート電圧を制御する
ゲート容量である。また、第５図において、５３はｎ型
基板、５４はｎ型ウェル、５５はホトダイオードｐす層
で、Ｐ型基板５３とｐｆ層５５の間に横型ＪＦＥＴが形
成されている。また、５６は垂直ゲート線３２の配線用
ポリシリコンでｐｔ層５５の間ゲート電圧制御用ゲート
容量５２が形成される。５７は横型ＪＦＥＴのドレイン
となるコンタクト、５８は垂直信号線３３と帰還容量２
３の上部電極を兼ねる透光性薄膜ポリシリコンで、帰還
容量２３は２１層５５とポリシリコン５８間に形成され
る。本実施例における光利用領域は、配線用ポリシリコ
ン５６が非透光性であるために、同図（ａ）の領域Ａと
なり。

帰還容量２３の形成領域と一致している。さらに、第６
図において、各記号は第３図（ａ）で説明したと同様で
ある。本実施例の動作は増幅器が容量帰還型アンプで構
成され、この増幅器を適切なバイアス点に設定するため
φＤをパルス動作していること以外は上記文献に述べら
れたものと同様であるのでここでは詳細な説明は省略す
る。本実施例によれば、増幅器を容量帰還型としている
ので、ゲート電圧制御用容量がホトダイオード蓄積容量
と作用するにもかかわらず、信号読み出し時の信号電圧
には何ら関与せず、均一性の高い信号出力を得られる。

なお、本実施例ではｎチャネルＪＦＥＴの場合を述べた
がｐチャネルの場合も同様である。

さらに、本発明による固体撮像素子の第３の実施例を第
７図と第８図を用い説明する。第７図は第３の実施例の
固体撮像素子の回路構成図、第８図（ａ）及び（ｂ）は
それぞれ各画素の平面構成図および断面構造図を示して
いる１本実施例は、画素子ごとにバイポーラトランジス
タを用いて構成したものである。

第７図において、２．３，５．２２〜３３は第１図と同
様の構成要素であり、７１は反転増幅器のドライバとな
るバイポーラトランジスタ、７２はバイポーラトランジ
スタのベース電圧を制御するためのゲート容量である。

また、−第８図において、７３はｎ型基板、７４はホト
ダイオードとなるｐ＋層、７５は垂直ゲート線３２の配
線用ポリシリコンでＰ中層７４との間にベース電圧制御
用ゲート容量７２が形成されている。また、７６はバイ
ポーラトランジスタのコレクタとなるｎｔ層、７７は垂
直信号線３３と帰還容量２３の上部電極と兼ねる透光性
薄膜ポリシリコンである。帰還容量・はコレクタとなる
ｎｔ層７６と０１層に接続された透光性薄膜ポリシリコ
ン７７とホトダイオ−ドル＋層７４間に形成されている
。

一方、光利用領域はホトダイオード７４の上部に配線用
ポリシリコン７６が形成されていない同図（ａ）の領域
Ａとなり、帰還容量の形成領域と一致している。また、
本実施例の駆動パルスタイミングは第６図と同様である
。本実施例の動作は、各画素ごとに設けられたトランジ
スタがＪＦＥＴからバイポーラトランジスタに変更され
ただけで、第２の実施例（第４図、第５図）と同様であ
るので、ここでは説明を省略する。本実施例においても
、第２の実施例と同様にゲート容量の存在にもかかわら
ず均一性の高い信号出力を得られる。

なお１本実施例ではｎｐｎトランジスタの場合を述べた
がｐｎｐｈランジスタの場合も同様である。

なお、以上の実施例では２次元固体撮像素子の例を述べ
たが、本発明は２次元固体撮像素子に限定されるもので
なく、１次元固体撮像素子においても容易に実施できる
ことは言うまでもない。また、各画素からの信号電圧の
読み出し形態や具体的な反転増幅回路の形態によらずに
実施できる。

さて、以上の実施例では帰還容量の上記電極として薄膜
ポリシリコンを用いた実施例を述べた。

しかし、より高い光透過率を得たい場合には、帰還容量
の上部電極をホトダイオードを形成する不純物層と逆極
性の不純物層で形成することも可能である。また、ホト
ダイオード上部にホトダイオードを形成する不純物層と
反極性の不純物層を形成する構造は暗電流低減にも有効
である。しかし、この場合には帰還容量を形成する不純
物層が基板と同極性となるため、帰還容量と基板間を電
気的に分離する必要がある。以下、第９図を用い、この
方法を説明する。

第９図は、第２図の画素構造において、上部電極をホト
ダイオードと反極性、基板と同極性の不純物層で形成し
た実施例の同図ＢＢ’　Ｂ’の断面構造を示す図である
。同図（ａ）の実施例では４１゜４２．４４は第２図と
同様であり、９１は帰還容量の上部電極を形成する０７
層である。１９層９１はホトダイオ−ドル−層４２の全
領域をおおう様に形成されており、第２図（ａ）のコン
タクト部４６で垂直信号線のアルミ等の配線層に接続さ
れている０本実施例では、ホトダイオードＰ″″［４２
の基板４１に対する電位差が最小になる時にも、ホトダ
イオード分離領域のｎ領域（図中領域Ｄ）は空乏化して
おり、領域りのＸ方向の最大電位のＹ方向の最小値は基
板４１の電位より常に小さい、この結果、ｎ１層９１は
基板４１と電気的に分離されている。

さらに、同図（ｂ）の実施例では、各画素子のｎ＋層９
１間の分離を確実なものとするために、ホトダイオード
分離領域（図中領域Ｄ）の上部にフィールドプレート９
２を設けた。フィールドプレート９２には基板に対し負
の電圧がかけられ、異なる画素子の０１層９１間のＹ方
向の最大電位の最小値は異なるｎｔ十層１間の電圧の低
い方の電圧値より常に低くなっている。この結果、　ｎ
ｒｌｆ９１は互いに電気的に分離される。

また、同図（Ｑ）の実施例では、ｎ’　Ｎ’ｌｌはホト
ダイオ−ドル−層４２の内側の部分に形成され、ｎ１層
９１はホトダイオードｐ−５４２により基板４１と電気
的に分離されている。この際、ホトダイオ−ドル−層４
２のｎ１層の形成されていない領域（図中領域Ｅ）にお
いて暗電流が発生する。この問題を防ぐために、領域Ｅ
上にフィル−ドブレート９２を設ける。フィールドプレ
ート９２には、第３図（ａ）の信号読み出し期間以外の
所定の期間に、高い電圧がかけられ、ホトダイオ−ドル
−層４２の表面にエレクトロンが一時誘起され、暗電流
が抑圧される。また、信号読み出し期間には、低い電圧
がかけられ、ｎｆ層９１とｎ基板４１間の最小電圧が常
にｎ基板４１の電位より低くなる様に動作し　１９層９
１とｎ基板４１が電気的に分離される。なお、フィール
ドプレート９２をマスクとし、ｐ−層ならびにｎ中層を
形成することにより、容易に（ｃ）図に示す構造を実現
することができる。

なお１以上の実施例においては、第２図の画素子の構造
を例に取り説明したが、他の画素子の構造においても同
様に実施できる。また、ホトダイオードの極性がｐの場
合を述べたが、ｎの場合も同様である。また、ｐ基板上
のｎウェル間にｐ型ホトダイオードを形成した場合も、
ｎ基板上のｐウェル内にｎ型ホトダイオードを形成した
場合も同様である。さらに、第９図に示した実施例は帰
還容量の上部電極の形成法に限定されず、暗電流低減の
ためにホトダイオード上部にホトダイオードと逆極性の
不純物層を形成し、かつ、その不純物層を基板より電気
的に分離することが必要なすべての場合に実施できる。

〔発明の効果〕

本発明によれば、各画素子に設けられた増幅器入力端の
光利用領域、蓄積容量ならびに増幅器を形成するトラン
ジスタの特性のばらつきによらず。

均一な信号出力を得ることができるので高画質な再生画
像を得られるという効果がある。

また、光電変換素子を形成する不純物暦表面において発
生する暗電流を、第１の発明に必要とされる帰還容量の
形成と同時に低減できるので、均一な信号出力を得つつ
、暗電流を低減できるという効果もある。

【図面の簡単な説明】

第１図、第４図、第７図は本発明による固体撮像素子の
回路構成図、第２図、第５図、第８図はそれぞれ第１図
、第４図、第７図の実施例の画素子部の平面構成図と断
面構造図、第３図、第６図はそれぞれ第１図、第４図の
実施例の駆動パルスタイミング図、第９図は第２図（ａ
）におけるＢＢ’　Ｂ’の断面構造図、第１０図は従来
の固体撮像素子の画素子の断面構造図である。 ２１・・・完全空乏化デュアルゲート縦型Ｊ　ＦＥＴ２
２・・・負荷ＭＯ８２３・・・帰還容量４２・・・ホト
ダイオードｐ−不純物層４５．５８．７７・・・薄膜ポ
リシリコン５１・・・横型ＪＦＥＴ　　　　５２．７２
・・・ゲート容量５５．７４・・・ホトダイオ−１２１
層７１・・・バイポーラトランジスタ

Claims (1)

1. 【特許請求の範囲】 １、光電変換素子と上記光電変換素子の信号電荷に対応
   した出力をうる増幅素子とからなる画素子を複数個半導
   体基板上に形成した光電変換部を持つ画素増幅型固体撮
   像素子において、上記増幅素子を用いて反転増幅回路を
   構成し、上記増幅素子の出力を上記光電変換素子に帰還
   する帰還容量を上記画素子のそれぞれに設けたことを特
   徴とする固体撮像素子。 ２、請求項１記載において、上記帰還容量が上記半導体
   基板上の上記光電変換素子を形成する領域とほぼ同一の
   平面領域に形成されていることを特徴とする固体撮像素
   子。 ３、請求項１記載において、上記光電変換素子がリセッ
   ト時に完全に空乏化する低濃度不純物層で、上記帰還容
   量がＭＯＳ構造で構成され、上記増幅素子の出力となる
   端子に信号出力のなされない所定の期間上記光電変換素
   子の表面に上記光電変換素子を構成する不純物と反極性
   のキャリヤ層が形成されるような電圧が印加されるよう
   に構成されたことを特徴とする固体撮像素子。 ４、第１の不純物層よりなる半導体基板と、上記半導体
   基板上に設けられた基板と反極性の第２の不純物層と、
   上記第２の不純物層上を覆い基板と同極性の第３の不純
   物層よりなる光電変換素子を持つ固体撮像素子において
   、上記第３の不純物層が半導体基板と第２の不純物層間
   に形成される空乏層により電気的に分離されて構成され
   たことを特徴とする固体撮像素子。 ５、第１の不純物層よりなる半導体基板と、上記半導体
   基板上に設けられた基板と反極性の第２の不純物層と、
   上記第２の不純物層上に設けられた基板と同極性の第３
   の不純物層よりなる光電変換素子を持つ固体撮像素子に
   おいて、上記第３の不純物層が第２の不純物層により基
   板より分離され、かつ、上記分離された領域上に信号読
   み出しのなされない所定の期間に第２の不純物層表面に
   基板と同極性のキャリヤ層を誘起させる手段を有するこ
   とを特徴とする固体撮像素子。