JPH02223913A - アクテイブマトリクス液晶デイスプレイ - Google Patents
アクテイブマトリクス液晶デイスプレイInfo
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- JPH02223913A JPH02223913A JP1043000A JP4300089A JPH02223913A JP H02223913 A JPH02223913 A JP H02223913A JP 1043000 A JP1043000 A JP 1043000A JP 4300089 A JP4300089 A JP 4300089A JP H02223913 A JPH02223913 A JP H02223913A
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Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶ディスプレイに係り、特にアクティブマト
リクス液晶ディスプレイの中間調表示に好適な回路方式
及び駆動方式に関する。
リクス液晶ディスプレイの中間調表示に好適な回路方式
及び駆動方式に関する。
従来、アクティブマトリクス液晶ディスプレイにおいて
、表示信号を多重マトリクススイッチ群によって制御し
、マトリクス群ごとに表示信号を表示部に入力する方法
は例えば特開昭56−99394号に記されている。こ
こで、上記従来技術を説明するために、多重マトリクス
スイッチ方式を用いた場合の表示部内の1ドツト内の回
路構成と信号側駆動回路との構成を第2図に示す。
、表示信号を多重マトリクススイッチ群によって制御し
、マトリクス群ごとに表示信号を表示部に入力する方法
は例えば特開昭56−99394号に記されている。こ
こで、上記従来技術を説明するために、多重マトリクス
スイッチ方式を用いた場合の表示部内の1ドツト内の回
路構成と信号側駆動回路との構成を第2図に示す。
第2図において、VDTは表示信号、V、scとトラン
スファゲートTFTQaのゲートに印加されるトランス
ファゲートTFT選択電圧、C1teaは信号線から見
た1ラインの容量、Rcrossは信号線から見た1ラ
インの走査電極と信号電極との重なりにより生じるクロ
ス抵抗、Vaは表示部1ラインの選択電圧、Qaは1ド
ツト内のT P T 、 Cco−は対抗共通電極に印
加する直流電圧、Cacは1ドツト内の液晶容量を示す
。又、下部にVa、 Vsc。
スファゲートTFTQaのゲートに印加されるトランス
ファゲートTFT選択電圧、C1teaは信号線から見
た1ラインの容量、Rcrossは信号線から見た1ラ
インの走査電極と信号電極との重なりにより生じるクロ
ス抵抗、Vaは表示部1ラインの選択電圧、Qaは1ド
ツト内のT P T 、 Cco−は対抗共通電極に印
加する直流電圧、Cacは1ドツト内の液晶容量を示す
。又、下部にVa、 Vsc。
Vo↑のタイミングチャートを示す。動作としては、1
)Vaがオン電圧(TFTのしきい値電圧77以上め電
圧)、即ちTFTQaがオン状態で且つ、Vscがオン
電圧、即ちTFTQaがオン状態の時、任意の表示信号
VDTは少なくてもTFTQaを経由してC11・及び
Ctcに印加される。
)Vaがオン電圧(TFTのしきい値電圧77以上め電
圧)、即ちTFTQaがオン状態で且つ、Vscがオン
電圧、即ちTFTQaがオン状態の時、任意の表示信号
VDTは少なくてもTFTQaを経由してC11・及び
Ctcに印加される。
2)Voがオン電圧、即ちT F T Q4がオン状態
で且つ、Vscがオフ電圧(TFTのVT以下の電圧)
、即ちTFTQaがオフ状態の時、C,、、。
で且つ、Vscがオフ電圧(TFTのVT以下の電圧)
、即ちTFTQaがオフ状態の時、C,、、。
及びCaeに印加された表示信号VDTはRcrosi
とQaのオフ抵抗(オフ状態におけるソース、ドレイン
間抵抗) Rantsを経由して放電される。
とQaのオフ抵抗(オフ状態におけるソース、ドレイン
間抵抗) Rantsを経由して放電される。
3)Voがオフ電圧、即ちTFTQa がオフ状態の時
、C露Cに印加された表示信号VDTはQ4のオフ抵抗
R0,1,を経由して放電される。
、C露Cに印加された表示信号VDTはQ4のオフ抵抗
R0,1,を経由して放電される。
4)以下、1)〜3)を繰り返す。
ところで、現状プロセスでは大面積においてRCrOl
gを充分高くすることが極めて困難である。
gを充分高くすることが極めて困難である。
よって、第2図の回路構成においてQ4がオン状態で且
つQaがオフ状態になると、VDTはRCrOMMを経
由して瞬時に放電してしまう、これでは液晶端子間に充
分な実効電圧が印加されないため、正常な画像表示が得
られない、特に0.1V程度の制御を必要とする中間調
表示を行う場合には10”Ω程度の極めて高抵抗のRc
rossが要求される。
つQaがオフ状態になると、VDTはRCrOMMを経
由して瞬時に放電してしまう、これでは液晶端子間に充
分な実効電圧が印加されないため、正常な画像表示が得
られない、特に0.1V程度の制御を必要とする中間調
表示を行う場合には10”Ω程度の極めて高抵抗のRc
rossが要求される。
本発明の目的はRcrossが充分高くなくても回路構
成を工夫することにより中間調表示を可能にすることに
ある。
成を工夫することにより中間調表示を可能にすることに
ある。
上記目的はアクティブマトリクス液晶ディスプレイにお
いて、任意の1ドツト内に印加される任意の表示信号V
DTは1ドツト内に構成されるTFTQzのドレインに
印加され、QlのソースはTFTQzのドレインに接続
され、Qzのソースは液晶端子電極に接続され、Qt*
Qzのゲートには異なるタイミングでオン電圧VH(
T P Tのしきい値電圧77以上の電圧)或いはオフ
電圧(Vt以下の電圧)が印加される駆動にすることに
より達成される。
いて、任意の1ドツト内に印加される任意の表示信号V
DTは1ドツト内に構成されるTFTQzのドレインに
印加され、QlのソースはTFTQzのドレインに接続
され、Qzのソースは液晶端子電極に接続され、Qt*
Qzのゲートには異なるタイミングでオン電圧VH(
T P Tのしきい値電圧77以上の電圧)或いはオフ
電圧(Vt以下の電圧)が印加される駆動にすることに
より達成される。
上記回路構成だと、TFTQzがオン状態で且つTFT
Qzがオフ状態の時、或いはTFTQtがオフ状態で且
つTFTQzがオン状態の時どちらの場合も液晶端子電
極に印加された表示信号VDTはTFTのオフ抵抗Ro
zn(オフ状態におけるソース、ドレイン間抵抗)のみ
経由して放電される。即ち、上記回路構成だとCmcに
印加されたVDTは比較的低抵抗であるRCrOlMを
経由して放電されることはない、よって、このことによ
り液晶端子間に充分な実効電圧が印加されるので中間調
表示を含む正常な画像表示が得られる。
Qzがオフ状態の時、或いはTFTQtがオフ状態で且
つTFTQzがオン状態の時どちらの場合も液晶端子電
極に印加された表示信号VDTはTFTのオフ抵抗Ro
zn(オフ状態におけるソース、ドレイン間抵抗)のみ
経由して放電される。即ち、上記回路構成だとCmcに
印加されたVDTは比較的低抵抗であるRCrOlMを
経由して放電されることはない、よって、このことによ
り液晶端子間に充分な実効電圧が印加されるので中間調
表示を含む正常な画像表示が得られる。
以下、本発明の一実施例を第1図により説明する。
第1図は表示部1ドツト内の本発明の基本回路構成を示
したものである。ここで、回路構成としては任意の1ド
ツトに印加される任意の表示信号VDTは1ドッ1−内
に構成されるT F T Q 1のドレインに印加され
、QzのソースはTFTQzのドレインに接続され、Q
2のソースは液晶端子電極に接続され、Qlのゲートに
はトランスファゲートTFT選択電圧Vscが印加され
、Q2のゲートには表示部の1ラインの選択電圧Vaが
印加される構成である。
したものである。ここで、回路構成としては任意の1ド
ツトに印加される任意の表示信号VDTは1ドッ1−内
に構成されるT F T Q 1のドレインに印加され
、QzのソースはTFTQzのドレインに接続され、Q
2のソースは液晶端子電極に接続され、Qlのゲートに
はトランスファゲートTFT選択電圧Vscが印加され
、Q2のゲートには表示部の1ラインの選択電圧Vaが
印加される構成である。
ココで、Va、 VSC,VDTのタイミングチャート
を第1図の下部に示している。又、第11図において、
Catneは信号線から見た1ラインの容量、Rcro
、ssは信号線から見た1ラインの走査電極と信号電極
どの重なりにより生じるクロス抵抗、C1゜は1ドツト
内の液晶容量V c o mは対抗共通電極に印加する
直流電圧を示す。動作としては、]、、)Vaがオン電
圧(TFTのしきい値電圧V丁以上の電圧)、即ちTF
TQ2がオン状態で且つ、Vseがオン電圧、即ちT
F T Q 1がオン状態の時、任意の表示信号VDT
はTFTQl及びTFTQ2を経由してC處cに印加さ
れる。
を第1図の下部に示している。又、第11図において、
Catneは信号線から見た1ラインの容量、Rcro
、ssは信号線から見た1ラインの走査電極と信号電極
どの重なりにより生じるクロス抵抗、C1゜は1ドツト
内の液晶容量V c o mは対抗共通電極に印加する
直流電圧を示す。動作としては、]、、)Vaがオン電
圧(TFTのしきい値電圧V丁以上の電圧)、即ちTF
TQ2がオン状態で且つ、Vseがオン電圧、即ちT
F T Q 1がオン状態の時、任意の表示信号VDT
はTFTQl及びTFTQ2を経由してC處cに印加さ
れる。
2)Vaがオン電圧、即ちT F T Q 2がオン状
態で且つ、Vscがオフ電圧(TFTのVT以下の電圧
)、即ちT F T Q 1がオフ状態の時、ClIC
に印加された表示信号VDTはQlのオフ抵抗Rota
i(オフ状態におけるソース、ドレイン間抵抗)のみ経
由して放電される。
態で且つ、Vscがオフ電圧(TFTのVT以下の電圧
)、即ちT F T Q 1がオフ状態の時、ClIC
に印加された表示信号VDTはQlのオフ抵抗Rota
i(オフ状態におけるソース、ドレイン間抵抗)のみ経
由して放電される。
3)Vaがオフ電圧、即ちTFTQzがオフ状態の時、
C處cに印加された表示信号VDTは少なくともQ2の
オフ抵抗RO,,zを経由して放電される。
C處cに印加された表示信号VDTは少なくともQ2の
オフ抵抗RO,,zを経由して放電される。
4)以下、1)〜3)を繰り返す。
上記回路構成だと、いかなる動作状態においてもC威c
に印加されたVDTは比較的高抵抗であるTFTのオフ
抵抗を経由して放電される。言い換えればCacに印加
されたVDTはどのような動作条件においても比較的低
抵抗であるRcrossを経由して放電されることはな
い。よって、上記回路構成にすることにより液晶端子間
に充分な実効電圧が印加されるので中間調表示を含む正
常な画像表示が得られる。
に印加されたVDTは比較的高抵抗であるTFTのオフ
抵抗を経由して放電される。言い換えればCacに印加
されたVDTはどのような動作条件においても比較的低
抵抗であるRcrossを経由して放電されることはな
い。よって、上記回路構成にすることにより液晶端子間
に充分な実効電圧が印加されるので中間調表示を含む正
常な画像表示が得られる。
第3図は表示部1ドツト内の本発明の一回路構成を示し
たものである。図に示しているように、1ドツト内には
n+1個のTFTが用いられている。コノうちn個のT
P T (QSCI〜Qsen)のゲートにはトラン
スファゲートTFT選択電圧V5C1〜Vscn がお
のおの印加され、残りのT F T Q bのゲートに
は表示部】ラインの選択電圧Vaが印加される。
たものである。図に示しているように、1ドツト内には
n+1個のTFTが用いられている。コノうちn個のT
P T (QSCI〜Qsen)のゲートにはトラン
スファゲートTFT選択電圧V5C1〜Vscn がお
のおの印加され、残りのT F T Q bのゲートに
は表示部】ラインの選択電圧Vaが印加される。
又、隣接したTFTのソース、ドlツイン端子は互いに
接続されており、一番左端のT F T Qsciの゛
ドレインには任意の表示信号VDTが印加され、一番右
端のT F T Q sのソースには液晶端子電極が接
続されている。尚、図中においてCatneは?i号線
から見た1゜ラインの容量、Rcrossは信号線から
見た1ラインの走査電極と信号電極との重なりにより生
じるクロス抵抗、Caeは1ドツト内の液晶容量V c
o mは対抗共通電極に印加する直流電圧を示す。
接続されており、一番左端のT F T Qsciの゛
ドレインには任意の表示信号VDTが印加され、一番右
端のT F T Q sのソースには液晶端子電極が接
続されている。尚、図中においてCatneは?i号線
から見た1゜ラインの容量、Rcrossは信号線から
見た1ラインの走査電極と信号電極との重なりにより生
じるクロス抵抗、Caeは1ドツト内の液晶容量V c
o mは対抗共通電極に印加する直流電圧を示す。
又、V a e V s c 1〜Vsen、 VDT
のタイミングチャートを図中の下部に示している。動作
としては、1)Vaがオン電圧、即ちTFTQaがオン
状態で且つ、VSC1〜V s c n全てがオン電圧
、即ちT F T Qscl= Qscn全てがオン状
態の時、任意の表示信号VDTはT F TQSCI〜
QSC0,Qr、を経由してC鳳Cに印加される。
のタイミングチャートを図中の下部に示している。動作
としては、1)Vaがオン電圧、即ちTFTQaがオン
状態で且つ、VSC1〜V s c n全てがオン電圧
、即ちT F T Qscl= Qscn全てがオン状
態の時、任意の表示信号VDTはT F TQSCI〜
QSC0,Qr、を経由してC鳳Cに印加される。
2)Vaがオン電圧、即ちr F T Q r、がオン
状態で且つ、Vscn〜V s c nの一部がオフ電
圧、即ちT F T Qsc1〜Qscnの一部がオフ
状態の時、C1cに印加された表示信号VDTはQsc
i〜Q s c nの中のオフ状態になったTFTのオ
フ抵抗を経由して放電される。
状態で且つ、Vscn〜V s c nの一部がオフ電
圧、即ちT F T Qsc1〜Qscnの一部がオフ
状態の時、C1cに印加された表示信号VDTはQsc
i〜Q s c nの中のオフ状態になったTFTのオ
フ抵抗を経由して放電される。
3)Vaがオン電圧、即ちT F T Q 5がオン状
態で且つ、V5C1〜V s c nの全てがオフ電圧
、即ちTF T Qscl−Qscnのすべてがオフ状
態の時、CえCに印加された表示信号VDTはQsct
〜Q s c nの4)Vaがオフ電圧、即ちTFTQ
aがオフ状態の時、C虞cに印加された表示信号VDT
は少なくともQ6のオフ抵抗R8risを経由して放電
される。
態で且つ、V5C1〜V s c nの全てがオフ電圧
、即ちTF T Qscl−Qscnのすべてがオフ状
態の時、CえCに印加された表示信号VDTはQsct
〜Q s c nの4)Vaがオフ電圧、即ちTFTQ
aがオフ状態の時、C虞cに印加された表示信号VDT
は少なくともQ6のオフ抵抗R8risを経由して放電
される。
5)以下、1)〜4)を繰り返す。
上記回路構成だと、いかなる動作状態においてもCac
に印加されたVDTは比較的高抵抗であるTFTのオフ
抵抗を経由して放電される。言い換えればC愈cに印加
されたVDTはどのような動作条件においても比較的低
抵抗であるRcrossを経由して放電されることはな
い、よって、上記回路構成にすることにより液晶端子間
に充分な実効電圧が印加されるので中間調表示を含む正
常な画像表示が得られる。
に印加されたVDTは比較的高抵抗であるTFTのオフ
抵抗を経由して放電される。言い換えればC愈cに印加
されたVDTはどのような動作条件においても比較的低
抵抗であるRcrossを経由して放電されることはな
い、よって、上記回路構成にすることにより液晶端子間
に充分な実効電圧が印加されるので中間調表示を含む正
常な画像表示が得られる。
第4図は表示部1ドツト内の本発明の一回路構成を示し
たものである0図に示しているように、1ドツト内には
n+1個のTFTが用いられている。このうちn個のT
F T (Qscz”Qscn)のゲートにはトラン
スファゲートTFT選択電圧Vscが印加され、残りの
T F T Q sのゲートには表示部1ラインの選択
電圧Vaが印加される。又、隣接したTFTのソース、
ドレイン端子は互いに接続されており、一番左端のT
F T Qsctのドレインには任意の表示信号VDT
が印加され、一番右端のTFTQsのソースには液晶端
子電極が接続されている。尚、図中においてC■neは
信号線から見たlラインの容量、Rcr03sは信号線
から見た1ラインの走査電極と信号電極との重なりによ
り生じるクロス抵抗、Cmcは1ドツト内の液晶容量V
comは対抗共通電極に印加する直流電圧を示す。
たものである0図に示しているように、1ドツト内には
n+1個のTFTが用いられている。このうちn個のT
F T (Qscz”Qscn)のゲートにはトラン
スファゲートTFT選択電圧Vscが印加され、残りの
T F T Q sのゲートには表示部1ラインの選択
電圧Vaが印加される。又、隣接したTFTのソース、
ドレイン端子は互いに接続されており、一番左端のT
F T Qsctのドレインには任意の表示信号VDT
が印加され、一番右端のTFTQsのソースには液晶端
子電極が接続されている。尚、図中においてC■neは
信号線から見たlラインの容量、Rcr03sは信号線
から見た1ラインの走査電極と信号電極との重なりによ
り生じるクロス抵抗、Cmcは1ドツト内の液晶容量V
comは対抗共通電極に印加する直流電圧を示す。
又、Va、 Vsc、 VDTのタイミングチャートを
図中の下部に示している。動作としては。
図中の下部に示している。動作としては。
1)Voがオン電圧、即ちTFTQsがオン状態で且つ
、Vsc力1オン電圧、即ちTFTQsc1〜Q sc
n全てがオン状態の時、任意の表示信号VOTはQsc
z〜QscngQsを経由してC處Cに印加される。
、Vsc力1オン電圧、即ちTFTQsc1〜Q sc
n全てがオン状態の時、任意の表示信号VOTはQsc
z〜QscngQsを経由してC處Cに印加される。
2)Vaがオン電圧、即ちTFTQaがオン状態で且つ
、Vscがオフ電圧、即ちT F T Qsci=Qs
cn全てがオフ状態の時、Cacに印加された表示信号
経由して放電される。
、Vscがオフ電圧、即ちT F T Qsci=Qs
cn全てがオフ状態の時、Cacに印加された表示信号
経由して放電される。
3)Vaがオフ電圧、即ちTFTQaがオフ状態の時、
Cacに印加された表示信号VDTは少なくともQsの
オフ抵抗Roixaを経由して放電される。
Cacに印加された表示信号VDTは少なくともQsの
オフ抵抗Roixaを経由して放電される。
4)以下、1)〜4)を繰り返す。
上記回路構成だと、いかなる動作状態においてもCmc
に印加されたVDTは比較的高抵抗であるTFTのオフ
抵抗を経由して放電される。言い換えればCa cに印
加されたVDTはどのような動作条件においても比較的
低抵抗であるRcrogsを経由して放電されることな
い、よって、上記回路構成にすることにより液晶端子間
に充分な実効電圧が印加されるので中間調表示を含む正
常な画像表示が得られる。
に印加されたVDTは比較的高抵抗であるTFTのオフ
抵抗を経由して放電される。言い換えればCa cに印
加されたVDTはどのような動作条件においても比較的
低抵抗であるRcrogsを経由して放電されることな
い、よって、上記回路構成にすることにより液晶端子間
に充分な実効電圧が印加されるので中間調表示を含む正
常な画像表示が得られる。
第5−1図は本発明をNXM本の白黒表示VDTに適用
した場合の一実施例である。ここで表示信号VDTは3
ドツト分同時に入力している(多重マトリクススイッチ
方式)0図中においてVDTI〜VDT3は表示信号、
V OX〜VONは表示部1ラインの選択電圧、Vsc
1〜Vsc愈はトランスファゲートTFT選択電圧で′
ある。
した場合の一実施例である。ここで表示信号VDTは3
ドツト分同時に入力している(多重マトリクススイッチ
方式)0図中においてVDTI〜VDT3は表示信号、
V OX〜VONは表示部1ラインの選択電圧、Vsc
1〜Vsc愈はトランスファゲートTFT選択電圧で′
ある。
第5−2図は第5−1図に示したVO1〜VON+7)
タイミングチャートである6図中においてfrはフレー
ム周波数を示し、1 / f pは一画面を構成する時
間を示す、動作としてはVOR〜VONは1/fp秒の
間に走査9428本を順次選択していく。
タイミングチャートである6図中においてfrはフレー
ム周波数を示し、1 / f pは一画面を構成する時
間を示す、動作としてはVOR〜VONは1/fp秒の
間に走査9428本を順次選択していく。
第5−3図は第5−1図に示したVsct〜Vscm
+VDT1”VDT3のタイミングチャートである0図
中において17(fF−N)は一つの走査ラインが選択
されている時間であり、3/(fF−N−M)は1つの
トランスファゲートTFT選択電圧がオン電圧(TFT
のVT以上の電圧)になっている時間である。動作とし
てはvsc1〜Vscmは1/(f+−N)秒の間に信
号ラインM本にトランスファゲートTFTを経由して任
意の表示信号VDTを3ドツト分ごとに順次印加してい
る。
+VDT1”VDT3のタイミングチャートである0図
中において17(fF−N)は一つの走査ラインが選択
されている時間であり、3/(fF−N−M)は1つの
トランスファゲートTFT選択電圧がオン電圧(TFT
のVT以上の電圧)になっている時間である。動作とし
てはvsc1〜Vscmは1/(f+−N)秒の間に信
号ラインM本にトランスファゲートTFTを経由して任
意の表示信号VDTを3ドツト分ごとに順次印加してい
る。
上記回路構成だと、1 ) L CD (Liguid
CrystalDisplay)パネルと信号側外部
回路との接続点数の削減、2)信号側外部回路のコスト
の低減等の利点がある。
CrystalDisplay)パネルと信号側外部
回路との接続点数の削減、2)信号側外部回路のコスト
の低減等の利点がある。
第6図は本発明を用いた場合の周辺回路内蔵アクティブ
マトリクス液晶ディスプレイのシステム構成を示したも
のである6図中において1はガラス基板、2は本発明を
用いて構成した表示部、3は走査側駆動回路、4は信号
側駆動回路、5は外部制御回路である。図中において表
示部2.走査側駆動回路3.信号側駆動回路4のトラン
ジスタは多結晶シリコンTFTで形成されており、外部
回路5は単結晶シリコンで形成されている。
マトリクス液晶ディスプレイのシステム構成を示したも
のである6図中において1はガラス基板、2は本発明を
用いて構成した表示部、3は走査側駆動回路、4は信号
側駆動回路、5は外部制御回路である。図中において表
示部2.走査側駆動回路3.信号側駆動回路4のトラン
ジスタは多結晶シリコンTFTで形成されており、外部
回路5は単結晶シリコンで形成されている。
上記液晶ディスプレイのシステムを用いることにより、
1)LCDパネルと外部回路との接続点数の大幅削減、
2)外部回路のコスト低減等の利点がある。又、上記液
晶ディスプレイのシステムをワープロ、パソコン、カメ
ラ、ワークステーション等の表示システムに組み込むこ
とにより、】−)システムのフンバクト化、2)システ
ムの低コスト化等の利点がある。
1)LCDパネルと外部回路との接続点数の大幅削減、
2)外部回路のコスト低減等の利点がある。又、上記液
晶ディスプレイのシステムをワープロ、パソコン、カメ
ラ、ワークステーション等の表示システムに組み込むこ
とにより、】−)システムのフンバクト化、2)システ
ムの低コスト化等の利点がある。
本発明によれば表示部内の走査電極と信号電極との重な
りにより生ずるクロス抵抗が充分高くなくても、液晶端
子間には充分な実効電圧が印加されるので、1)中間調
表示を含む正常な画像表示が得られる。2)大面積液晶
ディスプレイが容易に形成できる。3)高精細液晶ディ
スプレイが容易に形成できる。4)液晶ディスブlノイ
の低コス]・化が計れる等の効果がある。
りにより生ずるクロス抵抗が充分高くなくても、液晶端
子間には充分な実効電圧が印加されるので、1)中間調
表示を含む正常な画像表示が得られる。2)大面積液晶
ディスプレイが容易に形成できる。3)高精細液晶ディ
スプレイが容易に形成できる。4)液晶ディスブlノイ
の低コス]・化が計れる等の効果がある。
第1図、第3図、第4図は本発明の一実施例の表示部1
ドツト内の回路構成図、第2図は多重マトリクススイッ
チ方式を用いた場合の従来の表示部内1ドツト内の回路
構成と信号側駆動回路との構成図、第5−1図、第5−
2図、第5−3図は本発明をNXM本の白黒表示VDT
に適用した場合の構成図、第6図は本発明を用いた場合
の周辺回路内蔵アクティブマトリクス液晶ディスプレイ
のシステム構成図である。 1・・・ガラス基板、2・・・本光明を用いて構成した
表示部、3・・・走査側駆動回路、4・・・信号側駆動
回路、第30 図面の浄書(内容に変更なし) ギ (−1固 第tl−口 図面の浄訳内容に変更なし) 茅5−20 図面の浄書(内容に変更なし) $5−3囚 ・・・〜−−−−〜→ヒr−″′− 手 続 補 正 書(方式) %式%: アクティブマトリクス液晶デ イスプレイ hli正を1゛る名゛ =I>イ’l 、!: ノ関係 持Ii’l’ 、l
j Xi’i 人P、 11じ1()1株式会社 日 装 作 所 代 居 理 人 1ゆ[(〒囮)東京都■−代I11区丸の内−1用5番
1号図面の浄書(内容に変更なし) 3J6 目
ドツト内の回路構成図、第2図は多重マトリクススイッ
チ方式を用いた場合の従来の表示部内1ドツト内の回路
構成と信号側駆動回路との構成図、第5−1図、第5−
2図、第5−3図は本発明をNXM本の白黒表示VDT
に適用した場合の構成図、第6図は本発明を用いた場合
の周辺回路内蔵アクティブマトリクス液晶ディスプレイ
のシステム構成図である。 1・・・ガラス基板、2・・・本光明を用いて構成した
表示部、3・・・走査側駆動回路、4・・・信号側駆動
回路、第30 図面の浄書(内容に変更なし) ギ (−1固 第tl−口 図面の浄訳内容に変更なし) 茅5−20 図面の浄書(内容に変更なし) $5−3囚 ・・・〜−−−−〜→ヒr−″′− 手 続 補 正 書(方式) %式%: アクティブマトリクス液晶デ イスプレイ hli正を1゛る名゛ =I>イ’l 、!: ノ関係 持Ii’l’ 、l
j Xi’i 人P、 11じ1()1株式会社 日 装 作 所 代 居 理 人 1ゆ[(〒囮)東京都■−代I11区丸の内−1用5番
1号図面の浄書(内容に変更なし) 3J6 目
Claims (1)
- 【特許請求の範囲】 1、アクティブマトリクス液晶ディスプレイにおいて、
任意の1ドットに印加される任意の表示信号V_D_T
は1ドット内に構成されるTFT(Thin Film
Transistor)Q_1のドレインに印加され
、Q_1のソースはTFTQ_2のドレインに接続され
、Q_2のソースは液晶端子電極に接続され、Q_1、
Q_2のゲートには異なるタイミングでオン電圧V_H
(TFTのしきい値電圧V_T以上の電圧)或いはオフ
電圧(V_T以下の電圧)が印加されることを特徴とす
るアクティブマトリクス液晶ディスプレイ。 2、アクティブマトリクス液晶ディスプレイの表示部内
の1ドットの構成において、表示信号V_D_Tは少な
くとも直列に2個以上接続されたTFTを介して液晶端
子に印加され、少なくとも1ドット内の全てのTFTは
同じタイミングでオン状態或いはオフ状態にならないこ
とを特徴とするアクティブマトリクス液晶ディスプレイ
。 3、アクティブマトリクス液晶ディスプレイにおいて、
少なくとも2ドット以上の表示信号を同時に表示部に印
加し、1ドット内のTFTの構成は上記請求項1或いは
2記載の構成であることを特徴とするアクティブマトリ
クス液晶ディスプレイ。 4、上記請求項1、2、3記載のTFTは多結晶シリコ
ンで形成することを特徴とするアクティブマトリクス液
晶ディスプレイ。 5、上記請求項1、2、3、4記載のディスプレイはガ
ラス基板上に形成することを特徴とするアクティブマト
リクス液晶ディスプレイ。 6、上記請求項1、2、3、4、5記載のアクティブマ
トリクス液晶ディスプレイをワープロ、パソコン、カメ
ラ、ワークステーション等に組み込んだことを特徴とす
る表示システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1043000A JPH02223913A (ja) | 1989-02-27 | 1989-02-27 | アクテイブマトリクス液晶デイスプレイ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1043000A JPH02223913A (ja) | 1989-02-27 | 1989-02-27 | アクテイブマトリクス液晶デイスプレイ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02223913A true JPH02223913A (ja) | 1990-09-06 |
Family
ID=12651740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1043000A Pending JPH02223913A (ja) | 1989-02-27 | 1989-02-27 | アクテイブマトリクス液晶デイスプレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02223913A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6759680B1 (en) | 1991-10-16 | 2004-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device having thin film transistors |
KR100498969B1 (ko) * | 2001-04-11 | 2005-07-04 | 산요덴키가부시키가이샤 | 표시 장치 |
US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
US7116302B2 (en) | 1991-10-16 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Process of operating active matrix display device having thin film transistors |
US7253440B1 (en) | 1991-10-16 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least first and second thin film transistors |
-
1989
- 1989-02-27 JP JP1043000A patent/JPH02223913A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6759680B1 (en) | 1991-10-16 | 2004-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device having thin film transistors |
US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
US7116302B2 (en) | 1991-10-16 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Process of operating active matrix display device having thin film transistors |
US7253440B1 (en) | 1991-10-16 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least first and second thin film transistors |
KR100498969B1 (ko) * | 2001-04-11 | 2005-07-04 | 산요덴키가부시키가이샤 | 표시 장치 |
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