JPH0221622A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0221622A JPH0221622A JP63170623A JP17062388A JPH0221622A JP H0221622 A JPH0221622 A JP H0221622A JP 63170623 A JP63170623 A JP 63170623A JP 17062388 A JP17062388 A JP 17062388A JP H0221622 A JPH0221622 A JP H0221622A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にギヤングボンディング
用の突起電極を有する半導体装置の保護用絶縁膜の構造
に関する。
用の突起電極を有する半導体装置の保護用絶縁膜の構造
に関する。
従来、この種の半導体装置は、第２図に示すような構造
を有していた。
を有していた。
第２図において、１は半導体基板、２は層間絶縁膜、３
は外部引き出し用のＡｆｆｌパッド、４Ａ。
は外部引き出し用のＡｆｆｌパッド、４Ａ。
４Ｂは最小間隔で形成された内部のＡｆｆｌ配線である
。そして、これらＡ、Ｒ配線４Ａ、４Ｂ上およびＡρパ
ット３の周辺上に形成される保護用絶縁膜（以下パッシ
ベーション膜という）は、常圧もしくは低圧のＣＶＤ法
による厚さ０．５〜１．０μｍの酸化シリコン膜１０と
ピンホールの少ないプラズマＣＶＤ法による厚さ０．２
〜１．０μｍの窒化膜１１の２層構造となっていた。
。そして、これらＡ、Ｒ配線４Ａ、４Ｂ上およびＡρパ
ット３の周辺上に形成される保護用絶縁膜（以下パッシ
ベーション膜という）は、常圧もしくは低圧のＣＶＤ法
による厚さ０．５〜１．０μｍの酸化シリコン膜１０と
ピンホールの少ないプラズマＣＶＤ法による厚さ０．２
〜１．０μｍの窒化膜１１の２層構造となっていた。
そして、ＡＩパッド中央部にはバリアメタル８を介して
突起電極（以下バンプという）９が形成されている。こ
の時バリアメタル８はチタン−パラジウム、チタン−白
金、チタン−銅−金、クロム−銅−金などの２層以上の
膜で形成され、バンプは金、銅、半田などの材料で形成
される。
突起電極（以下バンプという）９が形成されている。こ
の時バリアメタル８はチタン−パラジウム、チタン−白
金、チタン−銅−金、クロム−銅−金などの２層以上の
膜で形成され、バンプは金、銅、半田などの材料で形成
される。
しかしながら、上述した従来の半導体装置におけるパッ
シベーション膜は、Ａ！２配線４Ａ、４Ｂ間に凹部１２
や空洞部１３が形成されやすく、後工程でバンブ９の形
成を行ない、バリアメタル８をエツチングによって除去
する場合、これら凹部１２や空洞部１３の形成された領
域がエツチングに対して弱く、下のＡ１配線４Ａ、４Ｂ
までエツチングされるという欠点があった。また、ＡＩ
配線がエツチングされない場合でもピンホールのため耐
湿性が劣化し、信頼性が低下するという問題点があった
。
シベーション膜は、Ａ！２配線４Ａ、４Ｂ間に凹部１２
や空洞部１３が形成されやすく、後工程でバンブ９の形
成を行ない、バリアメタル８をエツチングによって除去
する場合、これら凹部１２や空洞部１３の形成された領
域がエツチングに対して弱く、下のＡ１配線４Ａ、４Ｂ
までエツチングされるという欠点があった。また、ＡＩ
配線がエツチングされない場合でもピンホールのため耐
湿性が劣化し、信頼性が低下するという問題点があった
。
本発明の目的は、耐エツチング性および耐湿性の向上し
たパッシベーション膜を有する信頼性の高い半導体装置
を提供することにある。
たパッシベーション膜を有する信頼性の高い半導体装置
を提供することにある。
本発明の半導体装置は、半導体基板上に層間絶縁膜を介
して形成された金属パッドと金属配線と、前記金属パッ
ドの周辺部上および前記金属配線上に形成された保護用
絶縁膜と、前記金属パッド上にバリア用の金属層を介し
て形成された突起電極を有する半導体装置において、前
記保護用絶縁膜は順次形成されたＣＶＤ法による第１の
絶縁膜と回転塗布法による第２の絶縁膜とＣＶＤ法に゛
よる第３の絶縁膜とから構成されているものである。
して形成された金属パッドと金属配線と、前記金属パッ
ドの周辺部上および前記金属配線上に形成された保護用
絶縁膜と、前記金属パッド上にバリア用の金属層を介し
て形成された突起電極を有する半導体装置において、前
記保護用絶縁膜は順次形成されたＣＶＤ法による第１の
絶縁膜と回転塗布法による第２の絶縁膜とＣＶＤ法に゛
よる第３の絶縁膜とから構成されているものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の断面図である。
第１図において、半導体基板１上には、酸化シリコン膜
等からなる層間絶縁膜２を介してＡηバッド３及びＡ、
＆配線４Ａ、４Ｂが形成されている。そして、Ａｊ２バ
ッド３の周辺部上及びＡｆｆｌ配線４Ａ、４Ｂ上には、
３層の絶縁膜からなるパッシベーション膜が形成されて
いる。
等からなる層間絶縁膜２を介してＡηバッド３及びＡ、
＆配線４Ａ、４Ｂが形成されている。そして、Ａｊ２バ
ッド３の周辺部上及びＡｆｆｌ配線４Ａ、４Ｂ上には、
３層の絶縁膜からなるパッシベーション膜が形成されて
いる。
すなわち、パッシベーション膜は、常圧または低圧ＣＶ
Ｄ法による厚さ０．１〜０．３μｍの酸化シリコン膜か
らなる第１の絶縁Ｍ５と、回転塗布法による厚さ０．３
〜０，５μｍの酸化シリコン膜からなる第２の絶縁膜６
と、ピンホールの少ないプラズマＣＶＤ法による厚さ約
０，５μｍの窒化シリコン膜からなる第３の絶縁膜７と
から構成されている。そして、Ａ、＆パッド３の中央部
には、厚さ０．１〜０．５μｍのチタン−銅、チタン−
金等からなるバリアメタル８を介して金や銅等からなる
バンブ９が形成されている。
Ｄ法による厚さ０．１〜０．３μｍの酸化シリコン膜か
らなる第１の絶縁Ｍ５と、回転塗布法による厚さ０．３
〜０，５μｍの酸化シリコン膜からなる第２の絶縁膜６
と、ピンホールの少ないプラズマＣＶＤ法による厚さ約
０，５μｍの窒化シリコン膜からなる第３の絶縁膜７と
から構成されている。そして、Ａ、＆パッド３の中央部
には、厚さ０．１〜０．５μｍのチタン−銅、チタン−
金等からなるバリアメタル８を介して金や銅等からなる
バンブ９が形成されている。
このように構成された本実施例においては、パッシベー
ション膜が３層の絶縁膜で形成されているため、特に第
２の絶縁膜６が回転塗布法により形成されていることに
より、Ａ、Ｒ配線４Ａ、４Ｂ間に空洞部や四部が形成さ
れることはなくなる。
ション膜が３層の絶縁膜で形成されているため、特に第
２の絶縁膜６が回転塗布法により形成されていることに
より、Ａ、Ｒ配線４Ａ、４Ｂ間に空洞部や四部が形成さ
れることはなくなる。
従って、後工程においてバリアメタル８をエツチングし
た場合でも、Ａρ配線４Ａ、４Ｂがエツチングされるこ
とはなくなり、耐湿性ら向上したものとなる。
た場合でも、Ａρ配線４Ａ、４Ｂがエツチングされるこ
とはなくなり、耐湿性ら向上したものとなる。
以上説明したように本発明は、金属パッドの周辺部上お
よび金属配線上に形成される保護用絶縁膜を、ＣＶＤ法
による第１の絶縁膜と回転塗布法による第２の絶縁膜と
ＣＶＤ法による第３の絶縁膜とで構成することにより、
耐エツチング性および耐湿性が向上するため、信頼性の
高い半導体装置が得られる。
よび金属配線上に形成される保護用絶縁膜を、ＣＶＤ法
による第１の絶縁膜と回転塗布法による第２の絶縁膜と
ＣＶＤ法による第３の絶縁膜とで構成することにより、
耐エツチング性および耐湿性が向上するため、信頼性の
高い半導体装置が得られる。
第１図は本発明の一実施例の断面図、第２図は従来の半
導体装置の断面図である。 １・・・半導体基板、２・・・層間絶縁膜、３・・・Ａ
ρパッド、４Ａ、４Ｂ・・・Ａη配線、５・・・第１の
絶縁膜、６・・・第２の絶縁膜、７・・・第３絶縁膜、
８・・・バリアメタル、９・・・バンブ、１０・・・酸
化シリコン膜、１１・・・窒化膜、１２・・・凹部、１
３・・・空洞部。
導体装置の断面図である。 １・・・半導体基板、２・・・層間絶縁膜、３・・・Ａ
ρパッド、４Ａ、４Ｂ・・・Ａη配線、５・・・第１の
絶縁膜、６・・・第２の絶縁膜、７・・・第３絶縁膜、
８・・・バリアメタル、９・・・バンブ、１０・・・酸
化シリコン膜、１１・・・窒化膜、１２・・・凹部、１
３・・・空洞部。
Claims (1)
- 半導体基板上に層間絶縁膜を介して形成された金属パッ
ドと金属配線と、前記金属パッドの周辺部上および前記
金属配線上に形成された保護用絶縁膜と、前記金属パッ
ド上にバリア用の金属層を介して形成された突起電極を
有する半導体装置において、前記保護用絶縁膜は順次形
成されたＣＶＤ法による第１の絶縁膜と回転塗布法によ
る第２の絶縁膜とＣＶＤ法による第３の絶縁膜とから構
成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170623A JPH0221622A (ja) | 1988-07-08 | 1988-07-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170623A JPH0221622A (ja) | 1988-07-08 | 1988-07-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0221622A true JPH0221622A (ja) | 1990-01-24 |
Family
ID=15908307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170623A Pending JPH0221622A (ja) | 1988-07-08 | 1988-07-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0221622A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6387794B2 (en) | 1995-07-14 | 2002-05-14 | Matsushita Electric Industrial Co., Ltd. | Electrode structure for semiconductor device, method for forming the same, mounted body including semiconductor device and semiconductor device |
| US6818539B1 (en) | 1999-06-30 | 2004-11-16 | Seiko Epson Corporation | Semiconductor devices and methods of fabricating the same |
| JP2006179663A (ja) * | 2004-12-22 | 2006-07-06 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、及び半導体パッケージ |
-
1988
- 1988-07-08 JP JP63170623A patent/JPH0221622A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6387794B2 (en) | 1995-07-14 | 2002-05-14 | Matsushita Electric Industrial Co., Ltd. | Electrode structure for semiconductor device, method for forming the same, mounted body including semiconductor device and semiconductor device |
| US6603207B2 (en) | 1995-07-14 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Electrode structure for semiconductor device, method for forming the same, mounted body including semiconductor device and semiconductor device |
| US6818539B1 (en) | 1999-06-30 | 2004-11-16 | Seiko Epson Corporation | Semiconductor devices and methods of fabricating the same |
| US7285863B2 (en) | 1999-06-30 | 2007-10-23 | Seiko Epson Corporation | Pad structures including insulating layers having a tapered surface |
| JP2006179663A (ja) * | 2004-12-22 | 2006-07-06 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、及び半導体パッケージ |
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