JPH02201559A - 階層化メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のメモリからなる階層化メモリの制御装
置に係わり、特にシステム全体の処理能力を向上させる
とともに、特別の命令を必要とすることなく複数メモリ
のアクセスができるようにした階層化メモリ制御装置に
関する。

〔従来の技術〕

従来、この種の階層化メモリ制御装置は、演算処理装置
と主メモリとを接続するシステムバスにファイルメモリ
を接続することにより構成されている。このような階層
化メモリ制御装置は、ダイレクトメモリアクセス制御方
式を採用したものが知られている。かかるダイレクトメ
モリアクセス制御方式を採用した階層化メモリ制御装置
によれば、ファイルメモリへのアクセスが必要となった
場合に、演算処理装置は、ファイルメモリ内のメモリア
ドレス、データ転送を行う主メモリ内のアドレス、デー
タ転送量およびファイルメモリの読み出し・書き込み種
別を指定した入出力装置制御命令をファイルメモリに指
定する。その指定後は、ファイルメモリは自律的に主メ
モリとの間でデータ転送を実行する。そして、データ転
送が終了すると、ファイルメモリは演算処理装置に割込
信号を与えてデータ転送の終了を通知する。

〔発明が解決しようとする課題〕

上述した従来の階層化メモリ制御装置は、主メモリとフ
ァイルメモリとの間で実行される自律的なデータ転送に
、演算処理装置と主メモリとが接続されるシステムバス
を使用する構成となっている。このため、演算処理装置
は、システムバスに接続される他の入出力装置等を使用
する場合に、主メモリとファイルメモリとの間で実行さ
れている自律的なデータ転送が終了していないときは待
ち合わせを受ける恐れがあり、多数の入出力装置等を接
続する必要のあるデータ処理装置にあってはシステム全
体の能力の低下をきたすという欠点がある。

さらに、主メモリとファイルメモリとではデータを記憶
する媒体、アクセス時間が異なるとはいえ、同種のメモ
リである。しかしながら、同種のメモリであるのにもか
かわらず、メモリの階層が異なるファイルメモリへのア
クセスには、特別の入出力装置命令を準備しなければな
らないというソフトウェア上の制約があるという欠点も
ある。

本発明は、上述した欠点を解消するためになされたもの
で、システム全体の処理能力を向上させるとともに、特
別の命令を必要とすることなく複数メモリのアクセスが
できるようにした階層化メモリ制御装置を提供すること
を目的とする。

〔課題を解決するための手段〕

上述した目的を達成するために、本発明の階層化メモリ
制御装置は、システムバスに接続され各種の演算処理を
行う演算処理装置と、システムバスとメモリバスとの間
を使用状態に応じて接続・切断するバスアイソレーショ
ン機構と、メモリバスに接続された主メモリと、メモリ
バスに接続され主メモリとのデータ転送等を実行できる
ファイル装置とを備え、このファイル装置は、演算処理
装置から主メモリおよびファイル装置にアクセスされる
アドレスと、主メモリ・ファイル装置の分界点アドレス
とを比較し、分界点アドレスを超えたか否かで主メモリ
のアクセスまたはファイル装置のアクセスであると判定
できる構成としたことを特徴とするものである。

本発明は、演算処理装置の接続されたシステムバスにバ
スアイソレーション機構を介してメモリハスヲ接続し、
このメモリバスに主メモリドファイルメモリとを接続し
たことによりシステム全体の処理能力を向上させるとと
もに、ファイル装置に対して演算処理装置から主メモリ
およびファイル力１ξにアクセスされるアドレスと主メ
モリファイル装置の分界点アドレスとを比較して分界点
アドレスを超えたか否かで主メモリのアクセスまたはフ
ァイル装置のアクセスであると判定できる機能を設けた
ことにより、特別の命令を必要とすることなく複数メモ
リのアクセスができるようにしたものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の階層化メモリ制御装置の実施例を示
すブロック図である。

第１図において、階層化メモリ制御装置は、システムバ
スｌに接続され各種の演算処理を実行する演算処理装置
２と、システムバス１とメモリバス３との間をメモリバ
ス３の使用状態に応じて接続・切断するバスアイソレー
ション機構４と、メモリバス３に接続された主メモリ５
と、メモリバス３に接続され主メモリ５とのデータ転送
等を実行できるファイル装置６とを備えて構成されてい
る。ファイル装置６は、ファイルメモリ制御装置６１と
、ファイルメモリ６２とからなる。ファイル装置６にお
けるファイルメモリ制御装置６１は、演算処理装置２か
ら主メモリ５およびファイル装置６のファイルメモリ６
２ヘアクセスされるアドレスと、主メモリ５・ファイル
メモリ６２の分界点アドレスとを比較し、分界点アドレ
スを超えたか否かで主メモリ５へのアクセスまたはファ
イルメモリ６２へのアクセスであると判定できる構成と
したものである。また、ファイル装置６のファイルメモ
リ６２とバスアイソレーション１ｌｆａ構４トは接続さ
れており、メモリバス３の使用要求信号１００と使用許
可信号２００との交換ができるようにしである。

第２図は、同実施例で用いられるバスアイソレーション
機構４の詳細構成を示すブロック図である。

第２図にふいて、バスアイソレーション機構４は、シス
テムバス１とメモリバス３との間を接続するバスインタ
ーフェース回路４１と、このバスインターフェース回路
４１からのシステムバス１のメモリバス３の使用中表示
信号３００およびファイル装置６からの使用要求信号１
００との間で競合制御を行う競合回路４２とを含んで構
成されている。競合回路４２は、使用許可信号２００を
ファイル装置６とバスインターフェース回路４１とに供
給するようになっている。

第３図は、同実施例で用いられるファイル装置６の詳細
構成を示すブロック図である。

第３図において、ファイル装置６は、メモリバス３から
のメモリアドレス情報を受信するアドレスバッファレジ
スタ６１１と、主メモリ５の上限メモリアドレスを記憶
するメモリ分界点レジスタ６１２と、アドレスバッファ
レジスタ６１１の内容とメモリ分界点レジスタ６１２の
内容を比較する比較器６１３と、メモリバス３に接続さ
れ比較器６１３の比較結果により起動されるメモリバス
インターフェース制御回路６１４と、メモリバスインタ
ーフェース制御回路６１４に接続されファイルメモリ６
２を制御するデバイス制御回路６１５とを含んで構成さ
れている。メモリバスインターフェース制御回路６１４
は、使用要求信号１００をバスアイソレーション機構４
に出力するとともに、バスアイソレーション機構４から
の使用許可信号２００を取り込めるようになっている。

このように構成された実施例の作用を説明する。

く演算処理装置から主メモリへのアクセス〉演算処理装
置２から主メモリ５へのアクセスが必要となった場合、
演算処理装置２は、システムバスｌの上に主メモリ５の
アドレスと、主メモリ５の読み取り・書き込みの指示と
、書き込みの場合はデータを送信する。システムバス１
の上の情報は、バスアイソレーション機構４の中のバス
インターフェース回路４１で受信される。この時点で競
合回路４２からのメモリバス３の使用許可信号２００が
オフであれば、バスインターフェース回路４１はスルー
状態になり、システムバス１とメモリバス３とが論理的
に直結状態になり、バスインターフェース回路４１から
競合回路４２に出力される使用中表示信号３００をオン
状態にする。

この結果、システムバス１の上の主メモリ５のアドレス
と主メモリ５の読み取り・書き込みの指示と、書き込み
の場合には書込データがメモリバス３にも同じように送
信されることになり、演算処理装置２から主メモリ５へ
のアクセスが実行される。

く演算処理装置からファイル装置へのアクセス〉一方、
演算処理装置２からファイル装置６へのアクセスが必要
になった場合、従来のように特別な入出力命令を必要と
することなく、主メモリ５へのアクセスと同様の手順に
より、ファイル装置６へのアクセスを実行してよい。す
なわち、主メモリ５とファイル装置６のファイルメモリ
６２のメモリアドレスと、連続したアドレスとして割付
けられており、その分界点アドレスは第３図に示すファ
イル装置６のメモリ分界点レジスタ６１２に設定されて
いる。演算処理装置２は、システムバス１の上にファイ
ルメモリ６２に相当する主メモリアドレスと、主メモリ
の読み取り・書き込みの指示とを送信する。この送信に
先立って、演算処理装置２は、ファイル装置６と主メモ
リ５との間でデータの授受を行うのに必要な語数および
主メモリ５のメモリアドレスとをあらがじめ主メモリ５
の上に設定しておくという点のみが、ファイル装置６の
アクセスと主メモリ５のアクセスとで異なる点である。

この差は、主メモリ５とファイル装置６のファイルメモ
リ６２とのアクセス速度が異なることによるものであり
、演算処理装置２をファイル装置６のアクセスの開停止
させないようにするためのものである。これは、本実施
例の効果になんら影響を与えない。

システムバス１の上に送信された主メモリのアドレスと
、主メモリの読み取り・書き込みの指示は、主メモリ５
へのアクセスと同様にバスアイソレーション機構４のバ
スインターフェース回路４１で受信される。競合回路４
２からの使用許可信号２００がオフの状態であれば、バ
スインターフェース回路４１がスルー状態となってシス
テムバス１の上の情報をメモリバス３に送信する。メモ
リバス３上の情報は、第３図に示すファイル装置６のフ
ァイルメモリ制御装置６１で受信される。

この中で、メモリのメモリアドレスは、ファイル装置６
のファイルメモリ制御装置６１のアドレスバッファレジ
スタ６１１に設定される。アドレスバッファレジスタ６
１１の内容とメモリ分界点レジスタ６１２の内容とは、
比較器６１３で比較される。そして、アドレスバッフア
レシスクロ１１に設定されたメモリバス３上のメモリア
ドレスが、メモリ分界点レジスタ６１２に設定されたメ
モリアドレスの値以上であれば、ファイルメモリ６２へ
のアクセスと識別され、メモリバスインターフェース制
御回路６１４が起動される。メモリバスインターフェー
ス制御回路６１４は、あらかしめ主メモリ５に設定され
た主メモリ５との間で授受を行うに必要な語数および主
メモリ５の転送アドレスを得るために主メモリ５へのア
クセスを行う。この場合、メモリバスインターフェース
制御回路６１４は、主メモリ５の使用要求信号１００を
オンとする。この使用要求信号１００は、バスアイソレ
ーション機構４の競合回路４２で受信される。また、シ
ステムバス１のメモリバス３の使用中表示信号３００が
オフ状態であれば、メモリバスインターフェース制御回
路６１４は、メモリバス３の使用許可信号２００をオン
状態とし、メモリバスインターフェース制御回路６１４
に返送するとともに、バスインターフェース回路４Ｉに
も送る。これにより、バスインターフェース回路４１は
、システムバス１とメモリバス３とを切断（アイソレー
ション状態）にする。

使用許可信号２００を受信したメモリバスインターフェ
ース制御回路６１４は、メモリバス３の上に主メモリ５
のメモリアドレスと主メモリ５の読み出し・書き込みの
指示を送信し、主メモリ５へのアクセスを行うことで、
あらかじめ設定されていた情報を受は取る。その後、メ
モリバスインターフェース制御回路６１４は、デバイス
制御回路６１５への起動信号を送り、ファイルメモリ６
２へのアクセスを開始させる。デバイス制御回路６１５
をしてファイルメモリ６２へのアクセスが実行されると
、主メモリ５とファイルメモリ６２との間でデータ転送
が実行されるが、この時にもメモリバスインターフェー
ス制御回路６１４が使用要求信号１００をバスアイソレ
ーション機構４に送信し、使用許可信号２００を受信し
た後に、メモリハス３を通して主メモリ５へのアクセス
を行うことで、システムバス１とは切り離された状態で
のアクセスが実行できる。

上述した実施例によれば、演算処理装置２の接続された
システムバス１にバスアイソレーション機構４を介して
メモリバス３を接続し、このメモリバス３に主メモリ５
とファイル装置６のファイルメモリ６２とを接続したこ
とにより、システム全体の処理能力を向上させることが
できる。

また、上述した実施例によれば、ファイル装置６に対し
て演算処理装置２から主メモリ５右よびファイル装置６
にアクセスされるアドレスと、主メモリ５、ファイル装
置６の分界点アドレスとを比較して分界点アドレスを超
えたか否かで主メモリ５のアクセスまたはファイル装置
６のアクセスであると判定できる機能を設けたことによ
り、特別の命令を必要とすることなく複数メモリのアク
セスができる。

〔発明の効果〕

本発明は、演算処理装置の接続されたシステムバスにバ
スアイソレーション機構を介してメモリバスを接続し、
このメモリバスに主メモリとファイル装置とを接続し、
ファイル装置に対して演算処理装置から主メモリおよび
ファイル装置にアクセスされるアドレスと主メモリ・フ
ァイル装置の分界点アドレスとを比較して、分界点アド
レスを超えたか否かで主メモリのアクセスまたはファイ
ル装置のアクセスであると判定できる機能を設けたこと
により、システム全体の処理能力を向上させるとともに
、特別の命令を必要とすることなく複数メモリのアクセ
スができるという効果がある。

【図面の簡単な説明】

第１図は本発明の階層化メモリ制御装置の実施例を示す
ブロック図、第２図は同実施例で用いられるバスアイソ
レーション機構の詳細構成を示すブロック図、第３図は
同実施例で用いられるファイル装置の詳細構成を示すブ
ロック図である。 ｌ・・・・・・システムバス、２・・・・・・演算処理
装置、３・・・・・メモリバス、 ４・・・・・・バスアイソレーション機構、５・・・・
・・主メモリ、 ６・・・・・・ファイル装置 ６１・・・・・・ファイルメモリ制御装置６２・・・・
・・ファイルメモリ。 出　願　人　日本電気株式会社 代　理　人　弁理士　山内梅雄

Claims (1)

【特許請求の範囲】
1. システムバスに接続され各種の演算処理を行う演算処理
   装置と、システムバスとメモリバスとの間を使用状態に
   応じて接続・切断するバスアイソレーション機構と、前
   記メモリバスに接続された主メモリと、前記メモリバス
   に接続され主メモリとのデータ転送等を実行できるファ
   イル装置とを備え、前記ファイル装置は、前記演算処理
   装置から主メモリおよびファイル装置にアクセスされる
   アドレスと、主メモリ・ファイル装置の分界点アドレス
   とを比較し、分界点アドレスを超えたか否かで主メモリ
   のアクセスまたはファイル装置のアクセスであると判定
   できる構成としたことを特徴とする階層化メモリ制御装
   置。