JPH0220124A - インタリーブ式エンコーディング方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （関連出願） 本願の主題は、米国特許筒　　　号（１９８７年５月７
日出願の通し番号０４７．６２７号）、「エラー訂正コ
ード用エンコーダ」の主題と関連している。

（産業上の利用分野） 本発明はデジタル処理システムに関し、特に大容量記憶
装置から記憶データを正確に回収するのに有効なエラー
訂正コードを形成するように、データをエンコードする
方法及び装置に関する。

（従来の技術） 大容量記憶装置、特にディスクに記録されるデータ密度
の増加につれ、デジタル処理システムにおけるデータの
エラー訂正コーディングの重要性が大幅に強まってきた
。記録密度が高くなるほど、ディスクの記録表面におけ
る小さい欠陥が記録されたデータを変造し易くなる。こ
のようなデータの喪失を避けるため、名前の通り、誤っ
たデータを訂正するエラー訂正コード（“ＥＣＣ”）が
使われている。

データ記号のストリングがディスクに書き込まれる前に
、ストリングが数学的にエンコードされてＥＥＣ記号を
形成する。そしてＥＥＣ記号が情報つまりブタ−ストリ
ングに付加され、長さがｎ”記号のコードワード−デー
タ記号子ＥＣＣ記号−を形成し、ディスクに書き込まれ
て記憶される。このようなコードワードは、“システマ
ティソク”に書き込まれる、すなわちその最初の“ｋ゛
個の記号がデータストリングの反復で、残りの“ｎ−ｋ
”個の記号かに個のデータ記号用の冗長つまりパリティ
チエツクである。これは数学的に、ｎ＝に＋Ｒと表せる
。但し、“Ｒ″は冗長つまりパリティチエツク記号の数
である。

データがディスクから読み取られる場合、読み取るべき
データ記号を含むコードワードがディスクから検索され
、数学的にデコードされる。デコーディング時、データ
中のエラーが検出され、可能であれば、訂正アルゴリズ
ムに基づ＜　ＥＥＣ記号の処理を通じて訂正される。基
本的に、エラーが検出されると、検索されたデータスト
リングが第２のＥＥＣを形成するように再びエンコード
される。次いで、第２のＥＥＣが最初に発生され記憶さ
れたＥＥＣと比較され、エラーを検出する。

いずれかのエラーが検出されると、訂正アルゴリズムを
ＥＣＣの比較に適用することによって、それらのエラー
が突き止められ訂正される。〔データのエンコーディン
グ及びデコーディングの原理の詳細な説明については、
ＰｅｔｅｒｓｏｎとＷｅｌｄｏｎ著、エラー訂正コード
、第２版、旧Ｔ　Ｐｒｅｓｓ　、　１９７２を参照〕。

記憶されたデジタルデータが、複数の独立したエラーを
含むことがある。複数のエラーの訂正に使われるＥＣＣ
の一種が、Ｒｅｅｄ−Ｓｏｌｏ＠ｏｎコードである。デ
ータ記号のストリングにおける複数のエラーを訂正する
ため、Ｒｅｅｄ−Ｓｏｌｏｍｏｎコードは、“ＧＦ（Ｐ
ｑ）　　”で表され、ガロアのフィールド（Ｇａｌｏｉ
ｓ　Ｆｉｅｌｄｓ）として知られる記号の集合の各種数
学的特性を効率的且つ有効に利用する。但し、Ｐ”は素
数で、　ｑ”はフィールド内における各要素つまり記号
の、Ｐを基数としたデジットの数と考えられる。′Ｐ″
はデジタルコンピュータの応用において通常２の値で、
従って“ｑ”は各記号のビット数である。

Ｒｅｅｄ−Ｓｏｌｏｍｏｎコードに基づ＜ＥＣＣが有効
にエンコード及び訂正、つまり“保護”可能な記号の数
は、選択されたガロアのフィールドのサイズ、すなわち
“Ｐｑ　”個の記号と、コードが訂正可能であるべきエ
ラーの最大数によって制限される。

ＧＦ（Ｐｑ）に関する周期的なＲｅｅｄ−Ｓｏｌｏｍｏ
ｎコードワードの最大長さ“ｎｌｌｌａＭ　　”は、“
ＰＱ−１”個の記号である。つまり、ＥＣＣによって保
護可能で、コードワード内で許容可能なデータ記号の最
大数は“Ｐ”−１−Ｒ”である。但し、“Ｒ”はＥＥＣ
記号の数である。

ガロアのフィールドが大きいほど、コードワードは長く
なり、訂正すべきある最大数のエラーに対してＦＣＣが
保護可能なデータも多くなる。このため、大きいガロア
のフィールドを使えば、それだけ長いストリングのデー
タ記号を保護できる。

しかし、８ビツトのコードワード記号にならなかったり
、８の倍数のビット数を含む記号にならないガロアのフ
ィールドを使うと、はとんどのシステムはそのような長
さのストリングのデータを処理するように構成されてい
るため、システムの回路が複雑化する。従って、前出の
米国特許第号で論じられているように、他の長さのコー
ドワードを使うと、ハードウェアの変更が必要になった
り、コードワードを許容可能な長さのものへ変換するの
に数学的な処理操作が必要となる。

ＧＦ　（２”　）のガロアのフィールドが、８ビツトの
ＥＥＣ記号が得られる好ましいサイズである。

ＧＦ（２’）に基づ＜　ＥＣＣは、一般にデータに付加
される２つの８ピントＥ　Ｅ　Ｃ記号を用い、１つのエ
ラーに対して２５３個までの８ビツトデ一タ記号（バイ
ト）のストリングを保護できる。ＨＣＣが１より多いエ
ラーを訂正すべきであれば、もっと多いＥＣＣ記号（一
般に訂正すべき追加の各エラー毎に２つ）がコードワー
ドで使われねばならない。これは、ある一定長さのり・
−トコートでは、保護可能なデータバイトがそれだけ少
なくなることを意味する。さらに、情°報はしばしば、
５１２または５７６バイトの長さのセクターに分けて磁
気ディスク上に記憶される。このため、Ｇ　Ｆ　（２’
）に基づ＜　ＥＣＣは、コードをさらに処理処理操作し
なければ、セクター全体を保護できない。

ＧＦ（２”）のＥＣＣで５１２または５７６バイトのセ
クター全体を保護するのに使われる手法では、そのセク
ターを複数のインタリ、−ブトストリングの記号（バイ
ト）に分割する必要がある。つまりインクリーブする既
知の手法では、データ記号のストリングを幾つかのもっ
と小さいセグメントまたはブロックに有効に分割し、こ
の各セグメントをエンコードすべきデータ記号のストリ
ームとして処理する。インクリーブする手法の利点とし
て、次の点が挙げられる；　（ｉ）ある一定のコードで
、より多くの数のデータ記号をエンコード可能とする、
及び（ｉｉ　）隣合うデータ記号を、各々が独自のコー
ドワードにエンコードされる異なるデータストリングへ
と含めることによって、エラーバーストを有効に展開つ
まり拡散できる。

数学的に言うと、−ｉ的なインクリ−ブトコードは原コ
ードの“ｉ”個のコードワードを、列毎に記憶される矩
形アレイつまりマトリクスの“Ｌ”個の行ヘアレンジす
ることによって得られる。パラメータ“Ｌ”がコードの
インタリーピング度と呼ばれ、インタリーピングの深さ
を表す。これは、幾つかの点で重要な意味を持つ。例え
ば、元の非インクリ−ブトコードが“む”個までのラン
ダムなエラーを訂正可能なら、インクリ−ブトコードは
、同じランダムエラー訂正能力を持つほか、バーストパ
ターンを各マトリクスエントリ内に現れる分離されたエ
ラーに拡散することによって、Ｌとｔの積に等しいかそ
れより小さいエラーバーストを訂正可能となる。

実際に即して言えば、データストリングをエンコード及
びインクリーブする一般的な従来システムでは、メツセ
ージデータがインタリーブトデータの“Ｌ”個のストリ
ングであるかのように扱われる。これらのストリングは
物理的に分離しており、別々のエンコーダに与えられる
ことによって、各ストリング毎に異なる組のＥＣＣ記号
を発生する。元のメソセージシーケンスは、ディスクに
記録される。各組のＥＣＣ記号がインクリーブされ、同
じくディスクに記録される。ディスクから取り出すとき
も、上記プロセスが繰り返される。このような方式は、
インクリーピング手法を使わないシステムと比べ、追加
のハードウェアを必要とする。あるいは、データストリ
ームが適切なバッファ内にキューされる場合、１つのエ
ンコーダ装置を使って、各々のインクリ−ブトセグメン
トを効率を犠牲にしてその装置に逐次通過させ、１つづ
つ別々に処理するのに使える。

（発明が解決しようとする課題） 従って、本発明の目的は、エラー訂正コードを発生する
改良エンコーダを提供することにある。

本発明の他の目的は、インタリーブトコードワードを１
回通過で発生可能な改良エンコーダを提供することにあ
る。

本発明のさらに別の目的は、従来の装置より少ないオー
バヘッドでよいインタリーブ式エンコーダを提供するこ
とにある。

本発明のもっと一般的な目的は、前述した従来技術の制
限及び欠点をある程度解消した改良インタリーブ式エン
コーダを提供することにある。

本発明の上記以外の目的は、一部自明であり、また一部
は以下明かとなろう。

つまり本発明は、以下の詳細な説明で例示するような構
造、各要素の組合せ及び各部品の構成の特徴からなり、
発明の範囲は特許請求の範囲に記載されている。

（課題を解決するための手段） 要約すれば、本発明を実施するエンコーダは、従来のレ
ジスタの各々を“Ｌ″個のレジスタで置き換える点を除
き、従来の非インタリーブ代エンコーダと同様に設計さ
れている。インクリーブされるデータのシーケンス全体
がデコーダに与えられ、デコーダがインタリーブ方式で
動作し、それぞれ仮想のデータシーケンス毎にインクリ
ーブされたＬ″組のＥＣＣ記号を発生ずることによって
、“Ｌ″の深さまでのＥＣＣインクリーピングを達成す
る。従って、本発明によるエンコーダは、各ストリング
毎に別々のエンコーダと、メソセージのストリームを各
ストリングに分割してインタリーピングを行うインタリ
ーバとを有する従来の構成と同じ結果を達成する。この
ため、インクリーブされたＥＥＣの発生に必要なハード
ウェアの節約が実現される。

また本発明は、変数“Ｘ”の関数として表される生成元
多項式を用いて、データ記号をＲｅｅｄＳｏｌｏｍｏｎ
エラー訂正コードワードへインタリーブ式にエンコード
する方法も含む。要するに、元の生成元多項式のＸの各
累乗に“Ｌ”を乗じた変形生成元多項式が計算される。

但し、“Ｌ”は所望なインクリーピングの深さに等しい
。この変形生成元多項式に従って構成されるエンコーデ
ィング回路は“Ｌ″個のレジスタを有し、これらのレジ
スタがエンコーダによって処理される記号を実質上イン
クリーブして、インクリ−ブトＥＣＣを発生する。

本発明の特徴、利点及び目的のより完全な理解のために
は、以下の詳細な説明と添付の図面が参照されるべきで
ある。

（実施例） 虹Ａ糀糞所 図面を参照すると、第１図はデータ記憶及び回収システ
ムｌＯを示している。図示の供給源１２が、メツセージ
データのストリームを２進の形でエンコーダ１６に供給
する。エンコーダ１６が、各データシーケンスを長さ“
ｎ”のコードワードに変換する。コードワードは記憶装
置２０に供給され、例えば、コードワードはそこでディ
スク上に記憶される。メソセージデータの記憶及び回収
におけるコードワードの検索のため、エラー訂正装置２
２が記憶措置２０から所望のコードワードを得る。エラ
ー訂正装置２２は、検索されたコードワードのメソセー
ジ部分でのエラーを検出するのにエンコーダ、通例エン
コーダ１６を用い、またエラーを訂正して、元のメソセ
ージデータシーケンスを正確に回収するのに追加の回路
（図示せず）を用いる。回収データは、パスを経てユー
ザ２８に供給される。データ記憶及び回収システムＩＯ
の各構成部分の動作と順序付けは、コントローラ３０に
よって制御される。

エラーの検出及び訂正は一般に、検索されたコードワー
ドのメソセージつまりデータ部分の再エンコーディング
を必要とする。再エンコーディングが第２のエラー訂正
コード（Ｅ　ＣＣ）を発生し、これが記憶装置からの最
初のＥＣＣと比較される。

エラーは２つのＥＣＣ間の不一致として現れ、エラーを
含まない形で元のデータシーケンスを回収するように、
一般に周知の手法によって補正可能である。

数学的に言えば、本発明によるエンコーディングプロセ
スでは、ガロアのフィールド“Ｐｑ　″の範囲にわたる
Ｒｅｅｄ　−Ｓｏ　Ｉｏｍｏｎのエラー訂正コード（“
ＥＣＣ”）を使って、ソースつまりメツセージデータの
シーケンスをエンコードし、インタリーブする。このた
め、ソースシーケンスからＥＣＣを発生するのに一定の
生成元多項式が使われる。

ソースシーケンスは、ソースデータのストリームを記述
するガロアのフィールドの各要素に対応した係数を持つ
ソース多項式と考えられる。コードワードを発生するの
に、生成元多項式が使われ、ソース多項式を数学的に処
理つまり演算（すなわち加算、減算、除算または乗算）
する。こうして得られた出力項がソース多項式に付加さ
れ、原メンセージデータのシーケンスとそれについて発
生されたエラー訂正コードの両方に対応した係数を持つ
システマティソクなコードワードを形成する。

本発明によれば、エンコーダ１６は幾つかの異なる実施
例の・うち任意の形で実施できる。しかしここで、エン
コーディング回路はインクリーブされたコードワードを
形成するように特別適応されているものであると認識し
ておくことが重要である。その意味で、エンコーディン
グ回路は所望のインクリーピング深さを考慮に入れるよ
うに、変形仕成元多項弐に従って構成され接続されてい
る。

１−細−硝哉叫 第２図は、Ｌ・　（ｎ、ｋ）個のコードワード、すなわ
ち“ｎＬ”の合計長さを持つインクリーブされたシステ
マティソクなコードワードを発生するためのインクリー
ピング／エンコーディング回路１００を示しており、合
計長さのうち“ｋＬ”個のデータ記号がソースデータの
シーケンスに対応し、ＥＥＣは深さ“Ｌ”にインタリー
ブされている。但し、　ｎＬ”ｋＬ”とＬは正の整数で
ある。回路１００は特に、メツセージデータの記号数の
方がＥＥＣ記号の数を大幅に越えているハイレート（ｈ
ｉｇｈ−ｒａｔｅ）コードに達する。回路１００では、
ｘＬ（ｎ−ｋ）ｕ（ｘ）の形のメンセージデータ入力が
、以下述べるように生成元多項式によって数学的に処理
される。

エンコーディング回路１００は、　ｎ−に″つまり“Ｒ
″組のシリアルに接続された８バイト（ｑ　＝　８）レ
ジスタを含み、そのうち３Ｍｉのレジスタ１０２．１０
４．１０６が図示しである。各組内の図示レジタスはＡ
、Ｂ及びＣで示しである。

また回路１００は、演算処理用サブ回路１０８．１０９
．１１０．１１１も使用する。演算処理用サブ回路１０
８．１０９．１１０はモジュロ２の加算／減算を行う排
他的オアゲート（“ＸＯＲ′）の形の加算Ｈと、パラレ
ルなガロアのフィールド乗算器１２２．１２４．１２６
の１つのバンクをそれぞれ含む。演算処理用サブ回路ｌ
ｉｔは、乗算器１２８を有する。

各組のレジスタ１０２．１０４．１０６は、“シフトレ
ジスタ”を構成する。各シフトレジスタ１０２．１０４
．１０６内の各レジスタＡ、Ｂ、Ｃが記憶つまり遅延装
置を構成し、シフトレジスタのセルまたはユニットと見
なすことができる。

各レジスクタＡ、Ｂ、Ｃの出力は入力と同しだが、例え
ば１つのクロック装置（クロックは１３０で示しである
）によって時間遅延される。本発明によれば、後でさら
に説明するように、各組１０２．１０４．１０６内のレ
ジスタＡ、Ｂ、Ｃの数がインタリーピングの所望深さ“
Ｌ”に等しい。図示の回路１００では、Ｌ−３なので、
各シフトレジスタ１０２．１０４．１０６毎に３つのレ
ジスタが示Ｌ２である。もちろん、インタリーピングの
深さは応用に応し、２以上の任意の実用的な数とし得る
。

実際上、回路１００は複数の段を有し、各段がそれぞれ
１つの演算処理用サブ回路とシフトレジスタで構成され
ている。つまり、段１は演算処理用サブ回路１１０とシ
フトレジスタ１０６を有し、段■は演算処理用サブ回路
１０９とシフトレジスタ１０４を有し一等々となる。図
示のように、Ｘ０ＲＩＬ２が回路１００の人／出力ノー
ドに位置し、各ＸＯＲｌ　１４．１１６．１１８は該当
設のシフトレジスタからの出力を受け取り、次段のシフ
トレジスタ用の一方の人力を与える。各ＸＯＲの他方の
入力は、乗算器１２２−１２８のうち１つの出力である
。

ここでは、９個の記号（すなわちに＝９）のメソセージ
データが、Ｌ＝３の深さにインクリーブされ、４個の記
号（Ｒ＝４）を有するＥＣＣによって保護される単純な
ケースを考えるものとする。

エンコードすべきメンセージシーケンスは、記号ストリ
ングａｏｂ６ｃ＠ａＩｂ１ｃ＋ａｚＥｌｚｃｚ、　、　
、　ａＪｎＣｎで表される。このメソセージが、３つの
インクリーブされたストリングａｏａＩａｚ、−，ａｈ
　、ｂＯｂｌｂ２．、、ｂｎ　ｓ及びＣ，ＣＩＣｇ、　
、　、　Ｃｎとして処理される。つまり、これらストリ
ングの各々が、次式で与えられる生成元多項式を用いて
エンコードされる：ｇ（Ｘ）”ｇｏ＋ｇ＋Ｘ＋ｇｚＸ”
＋、、、０ｇ＋、−ｍ−ｔＸ”−”−’＋Ｘ　ｎ−ｋ　
　（１）（ＧＦ　（２”　）の範囲、但し−ｇ＋＝ｇｔ
）生成元多項式の全ての係数がゼロでないとすれば、３
組のレジスタ１０２．１０４．１０６と３つの乗算器１
２４．１２６．１２Ｂが必要である。

（図中、乗算器１２２を含め回路１００の４１続を示す
想像線はこの例の目的では無視できる。）シフトレジス
タ１０２−１０６の、例えばゼロへの初期設定後、エン
コードすべきメツセージがバス１２９を介して１回に１
バイトづつシリアルに供給され、初めスイッチＳ−１は
閉じている。

スイッチＳ−２が位置（１）にあれば、入力メツセージ
の連続する記号がバス１３２を介してＸ０Ｒ１１２へ、
またバス１３４を介してバッファ１３６へ同時に伝送さ
れる。バッファ１３６は、受け取ったメソセージ信号を
記憶する。クロック１３０からのパルスに応じて、記号
ａ０がゼロであるレジスタ１０２Ｃの内容と加算され（
モジュロ２）、バス１３０を介してガロアのフィールド
乗算器１２２−１２８に伝送され、生成元多項式の係数
で除算されてそこに記憶される（例えば−ｇ　（ａ−ｘ
−＋１　＋ｇｇ＋　　　ｇ’＋及び−ｇｏ）。最初のａ
ｏの商は同時に、各レジスタ１０２Ａ、１０４Ａ、１０
６Ａ（すなわち各組の左側のレジスタ）にも記憶される
。

次のクロックパルスで、記号ｂ０が導入され除算される
。ｂｏの商が各レジスタ１０２　ＡＳ１０４Ａ。

１０６Ａに記憶され、最初のａｏの商は各レジスタ１０
２Ｂ、１０４Ｂ、、１０６Ｂにそれぞれシフトされる。

同様のプロセスが記号Ｃ０について生じると、５０項が
各レジスタ１０２Ｂ、１０４Ｂ、１０６Ｂにシフトされ
、３０項が各レジスタ１０２Ｃ。

１０４ｃ、１０６Ｇ　（図中右側のレジスタ）にシフト
される。

ａｌが回路１００に入力して除算されると、レジスタ１
０２Ｃに記憶されていた最初のａ、の商がバス１３８を
介してＸ０Ｒ１１２に送られ、そこで入力したａ、と加
算される。つまり、Ｘ０Ｒ１１２は回路のフィードバッ
ク構成の一部をなす。

レジスタ１０４Ｃ１１０６Ｃに記憶されていた他のａｏ
の商はＸＯＲ１１６，１１８に送られ、そこでａｔの商
と加算（モジュロ２）された後、得られた項が各レジス
タ１０２Ａ、１０４Ａに記憶される。（実際には、記憶
された係数の符号に応し、フィードバックの接続がレジ
スタ１０２Ｃ１１０４Ｃ，１０６ｃからの供給信号から
係数の商を減算する。

ＡＢＣメツセージシーケンスの全ての記号が入力され、
ＸＯＲｌ　ｌ　２でフィードバック項と組み合わされ（
加算され）、この組合せを表す信号として除算器などに
送られ続ける間、上記のプロセスがＩＩＭする。シフト
レジスタ１０２．１０４．１０６における合計Ｌｋ回の
シフト（すなわちＬ＝３とに＝９で２７回のシフト）後
、Ｃを含めそこまでの全てのメツセージ記号が処理され
る。こうして、多項式による除算が完了する。この時点
でシフトレジスタに残っているものが、特定のメソセー
ジシーケンスに関するＥＣＣを構成する。

次いで、スイッチＳ−１とＳ−２がそれぞれの位置（２
）に移動される。この結果、バス１３０を介した信号路
は遮断され、回路１００はシフトレジスタ１０２．１０
４．１０６の内容を移送可能な状態となる。各組のシフ
トレジスタ１０２．１０４．１０６の内容はパラレルに
、あるいは図示のごとく全ての紐１０２．１０４．１０
６を通じ、バス１４０を経て伝送される８ビツトのＥＣ
Ｃ記号としてシリアルにアンロードされる。バッファ１
３６はＥＣＣ記号をメツセージシーケンスと連結し、ｎ
Ｌ個の符号からなるシステマティックなコードワードを
形成する。

以上から、回路１００はメツセージシーケンスに対して
、ぞれが３つのインタリーブされたストリングａｏａｌ
ａｚ、　、　、　ａａ　％　ｂ、、ｂ、ｂｔ、　、　、
　ｂ、　、及ヒＣ６Ｃ＋Ｃｚ、　、　、　Ｃｎから構成
されているように動作することが理解できよう。これら
３つのストリングの各々が、ＥＣＣの形成時に別々に処
理される。

検査により、従来の回路における各レジスタを“Ｌ”個
のレジスタと置き換えることによって、生成元多項式の
各項における変数が“Ｌ”の累乗の形で表されたかのよ
うに、回路が有効に構成されていることが分かるであろ
う。

従って、エンコーダ１６は、エンコーディング機能とイ
ンタリーピング機能の両方を行う線形のフィードバック
シフトレジスタ回路１００を使用していることが明かで
あろう。この構成は従来の技術と比べ、エンコーディン
グノード及び残余の計算ノード両方のために１つのエン
コードを用い、ＥＣＣを発生するのにメソセージの１回
通過だけでよいという特別の利点を有する。言い換えれ
ば、インタリーピングが望ましいという事実にも拘らず
、エンコーディング時にメツセージデータを複数のサブ
セットに分離する必要がない。従来技術において、イン
タリーピングということは、サブセット毎に別々のエン
コーダを用いること、あるいは同じエンコーダの別々の
反復動作を意味していた。同じことが、残余の計算ノー
ドについても当てはまる。

免ポ」し１虹桝 当業者であれば、発明の原理を上記以外のエンコーダ回
路へ適用することによっても、本発明を実施可能なこと
が自明であろう。例えば、（ヘッダアドレスの訂正の場
合のように）ＥＣＣ記号の数がデータ記号の数をはるか
に越えるローレート（Ｉｏｗ　ｒａｔｅ）コードの場合
には、乗算回路が望ましいことが多い。このような乗算
型インタリーブ式エンコーディング回路が第３図に示し
てあり、２００で表しである。回路２００は、次式で与
えられる再帰的多項式ｈ　（ｘ）としてしばしば知られ
るシリアルな生成光によってＬ　（ｎ、ｋ）コードを発
生する： ｈ（ｘ）＝ｈｏＣ＋）ｈ＋ｘ（＋）、、、、（＋）ｈ＋
＋−＋ｘ”−’（＋）ｘｋ　　（２）ｇ（ｘ）とｈ　（
ｘ）との間の関係は、次式で与えられる：ｇ（ｘ）　・
ｈ（ｘ）＝ｘ″−１（３）回路２００においては、４に
組のレジスタ２０２．２０４．２０６が各々”Ｌ”レジ
スタを含む（例えば図示のように、Ｌ＝３なので、各シ
フトレジスタは３つのレジスタを有する）。

エンコーディング時には、スイッチＳ−３、Ｓ４がそれ
ぞれの位置（１）にあり、まず各組のレジスタ２０２．
２０４．２０６に全てのメソセージデータ記号がロード
される。言い換えれば、上記のメツセージシーケンスを
用いて、一連のクロックパルスがメソセージストリング
全体をシフトする。次いで、スイッチＳ−３、ｌ−４が
それぞれの位置（２）に切り換えられる。その後、連続
するクロックパルス毎に、各組のレジスタ２０２．２０
４．２０６がシフトし、各組内の右側レジスタの内容を
乗算器２１２．２１４．２１６．２１８及びそれぞれ右
側の次の組のレジスタへとパラレルに供給される。

乗算器２１２．２１４．２１６．２１８はそれぞれの入
力に、各々ｈ　（ｘ）の係数の１つの負数である一定の
項を乗算する。乗算器２１２からの出力はＸ０Ｒ２２２
への一人力として与えられ、また乗算器２１４．２１６
．２１８からの出力はＸ０Ｒ２２２，２２４，２２６へ
の入力としてそれぞれ与えられる。

Ｘ０Ｒ２２２，２２４，２２６は相互に接続され、図中
それぞれ右側に位置した乗算器で処理された出力を、該
当乗算器からのそれぞれの入力に順次加算する。Ｘ０Ｒ
２２６からの出力はパラレルに、主出力バス２３０を経
て与えられると共に、フィードバックバス２３２を介し
てシフトレジスタ２０６に与えられる。このプロセスは
、Ｌ　（ｎｋ）個のクロックパルスについて、すなわち
Ｌ（ｎ−ｋ）個のＥＣＣ記号が出力ライン２３０を経て
伝送されるまで継続する。このＥＣＣ出力は、第２図を
参照して前述したように、インタリーブされたコードワ
ードである。

上記の説明は、この発明の特定実施例に制限されている
。しかし、発明の精神を逸脱せずに、変形及び変更が可
能なことは明かであろう。例えば、マルチ入力の乗算器
回路、あるいは乗算及び除算回路も本発明を実施するの
に使える。

従って、上記の説明に含まれたり、または添付の図面に
示された全ての事項は、制限の意味でなく例示として解
釈されるべきで、発明の範囲は特許請求の範囲の項に記
載されている。そのため、特許請求の範囲の意味及びそ
れと等価の範囲に入る変形は全て、発明に包含される。

【図面の簡単な説明】

第１図は本発明によるエラー訂正能力を具体化したコン
ピュータデータ記憶及び回収システムの機能ブロック図
；及び第２及び３図は発明の別の実施例によるインタリ
ーブ式エンコーディング回路の概略図である。 １６　　（１０，；２００）・・・・・・エンコーダ、
１０２−１０６；２０２−２０６・・・・・・シフトレ
ジスタ、１０８−１１１・・・・・・演算処理手法、Ａ
−Ｃ・・・・・・記憶ユニット。

Claims (1)

1. 【特許請求の範囲】 １、“Ｌｋ”個のデータ記号（但し“Ｌ”と“ｋ”は正
   の整数）を、Ｒｅｅｄ−Ｓｏｌｏｍｏｎのエラー訂正コ
   ード（“ＥＣＣ”）を使わなければＬｋ個のデータ記号
   を保護するのに小さすぎるガロアのフィールドの範囲に
   わたるＥＣＣを用い、且つ各項が累乗の形で表された変
   数と乗算される係数を持つ生成元多項式を用いて、イン
   タリーブ式エンコーディングを行うエンコーダにおいて
   ：Ａ、各々が前記生成元多項式の係数によって前記デー
   タ記号を演算処理する複数の演算処理手段：及び Ｂ、各々が“Ｌ”個の記憶ユニットを含む複数のシフト
   レジスタ；を備え、 Ｃ、前記シフトレジスタと前記演算処理手段が、前記生
   成元多項式に基づくフィードバック構成で電気的に接続
   されている；エンコーダ。 ２、前記記憶ユニットが、各々前記データ記号の１つに
   対応する記号を連続的に受け取るように接続され、前記
   演算処理手段が前記各記号を、前記データシーケンス内
   の前記１つの信号から“Ｌ”個の記号だけ離れたデータ
   記号に対応する別の記号と組み合わせる請求項１記載の
   エンコーダ。