JPH02196332A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH02196332A JPH02196332A JP1685389A JP1685389A JPH02196332A JP H02196332 A JPH02196332 A JP H02196332A JP 1685389 A JP1685389 A JP 1685389A JP 1685389 A JP1685389 A JP 1685389A JP H02196332 A JPH02196332 A JP H02196332A
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- Japan
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- csrom
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Links
- 230000010365 information processing Effects 0.000 claims description 10
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 7
- 230000007547 defect Effects 0.000 abstract description 3
- 230000015654 memory Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
舷」dト野
本発明は情報処理装置に関し、特にファームウェア制御
の情報処理装置に関する。
の情報処理装置に関する。
従来技術
従来、この種の情報処理装置においてはファームウェア
命令の格納されている制御記憶はROM(Read 0
nly MeIIlory)テあルコトカ多カッタ。ソ
ノため、そのROMに格納されたファームウェア命令に
不具合があったり、機能変更が必要な場合には、ROM
自体を交換するというバッチ(Patcl+)方法しか
なかった。
命令の格納されている制御記憶はROM(Read 0
nly MeIIlory)テあルコトカ多カッタ。ソ
ノため、そのROMに格納されたファームウェア命令に
不具合があったり、機能変更が必要な場合には、ROM
自体を交換するというバッチ(Patcl+)方法しか
なかった。
従って、ROMに格納されたファームウェア命令を変更
するためのROM交換に費用がかかるという欠点があっ
た。特にユーザへの出荷後の情報処理装置のメンテナン
スには多大なコストを費やすという欠点があった。
するためのROM交換に費用がかかるという欠点があっ
た。特にユーザへの出荷後の情報処理装置のメンテナン
スには多大なコストを費やすという欠点があった。
発明の目的
本発明の目的は、ROM自体を交換せずにファームウェ
ア命令の不具合等に対処することかできる情報処理装置
を提供することである。
ア命令の不具合等に対処することかできる情報処理装置
を提供することである。
発明の構成
本発明による情報処理装置は、ファームウェアが予め格
納されている複数の領域を有する第1の記憶手段と、前
記第1の記憶手段の複数の領域の夫々に対応して設けら
れ、かつその領域が有効か無効かを示すフラグ情報を格
納する格納手段と、第2の記憶手段と、上位装置からの
アドレス情報に応じてアクセスすべき前記第1の記憶手
段の領域に対応するフラグ情報が無効を示したとき前記
アドレス情報の一部を該フラグ情報で置換した情報を用
いて前記第2の記憶手段へのアドレス情報を発生する手
段とを有し、このアドレス情報により指定される前記第
2の記憶手段の記憶領域を前記第1の記憶手段の無効領
域の代わりとして使用するようにしたことを特徴とする
。
納されている複数の領域を有する第1の記憶手段と、前
記第1の記憶手段の複数の領域の夫々に対応して設けら
れ、かつその領域が有効か無効かを示すフラグ情報を格
納する格納手段と、第2の記憶手段と、上位装置からの
アドレス情報に応じてアクセスすべき前記第1の記憶手
段の領域に対応するフラグ情報が無効を示したとき前記
アドレス情報の一部を該フラグ情報で置換した情報を用
いて前記第2の記憶手段へのアドレス情報を発生する手
段とを有し、このアドレス情報により指定される前記第
2の記憶手段の記憶領域を前記第1の記憶手段の無効領
域の代わりとして使用するようにしたことを特徴とする
。
実施例
以下、図面を用いて本発明の詳細な説明する。
第1図は本発明による情報処理装置の一実施例の構成を
示すブロック図である。図において、1はCPU、2は
CS ROM (Control Storage R
OM) 、 3 はCS RAM (Control
5toraqe RへN) 、 4はパッチ用
のパッチRAM、5はC5RAMのアドレスを保持する
レジスタ、6はC5ROMのアドレスを保持するレジス
タ、7はレジスタ5とレジスタ6とのどちらかを選択す
るセレクタである。
示すブロック図である。図において、1はCPU、2は
CS ROM (Control Storage R
OM) 、 3 はCS RAM (Control
5toraqe RへN) 、 4はパッチ用
のパッチRAM、5はC5RAMのアドレスを保持する
レジスタ、6はC5ROMのアドレスを保持するレジス
タ、7はレジスタ5とレジスタ6とのどちらかを選択す
るセレクタである。
また、図において8はC5ROM2とC8RAM3ヘア
ドレスを送るアドレスバス、9はCPU1からC8RA
M3に対するアドレスを出力するアドレスバス、10は
CPU1からC5ROM2に対するアドレスを出力する
アドレスバス、11はCPU1への命令パス、12はC
5ROM2またはC8RAM3からファームウェア命令
を出力するパスである。
ドレスを送るアドレスバス、9はCPU1からC8RA
M3に対するアドレスを出力するアドレスバス、10は
CPU1からC5ROM2に対するアドレスを出力する
アドレスバス、11はCPU1への命令パス、12はC
5ROM2またはC8RAM3からファームウェア命令
を出力するパスである。
C5ROM2及びC5RAM3は制御記憶であり、第2
図に示されているように連続したメモリ空間を構成して
いる。なお、第2図は本発明の一実方也例における制御
記憶のアドレスマツプである。
図に示されているように連続したメモリ空間を構成して
いる。なお、第2図は本発明の一実方也例における制御
記憶のアドレスマツプである。
ハツチRAM4はC8ROM2と同じワード数を持ち、
1ワードが1ビツトの補助記憶である。
1ワードが1ビツトの補助記憶である。
このパッチRAM4の初期値は全ワード「0」とする。
これは、C5ROM2に対しパッチすべきアドレスが1
つも存在しないことを示している。
つも存在しないことを示している。
セレクタ7はCPUIがパス9に対してアドレスを出力
した場合にはレジスタ5を、パス1oに対してアドレス
を出方しな場合にはレジスタ、6を選択するように動作
するものである。
した場合にはレジスタ5を、パス1oに対してアドレス
を出方しな場合にはレジスタ、6を選択するように動作
するものである。
かかる構成において初期状態では、cPUlがらパス9
を介してC5RAM3に対して出力されなアドレスは、
レジスタ5に保持され、セレクタ7においてレジスタ5
の出力が選択されることによって、パス8を経由して制
御記憶へ送られる。
を介してC5RAM3に対して出力されなアドレスは、
レジスタ5に保持され、セレクタ7においてレジスタ5
の出力が選択されることによって、パス8を経由して制
御記憶へ送られる。
一方、cpu、1がらパス1oを介し”(csR。
M2に対して出方されたアドレスは、パッチRAM4に
入力される。パッチRAM4の入力アドレスの最上位ビ
ットはパッチR,AM4の出力1ビツトと置換された後
レジスタ6に保持され、セレクタ7においてレジスタ6
の出方が選択されることによりアドレスが制御記憶へ送
られる。
入力される。パッチRAM4の入力アドレスの最上位ビ
ットはパッチR,AM4の出力1ビツトと置換された後
レジスタ6に保持され、セレクタ7においてレジスタ6
の出方が選択されることによりアドレスが制御記憶へ送
られる。
次に、C5ROM2の不具合等のため、その一部に対し
てパッチを行う場合について説明する。
てパッチを行う場合について説明する。
この場合、パッチを行うべきC8ROM2のアドレスに
対応するパッチRAMd内のワードに「1」を書込む。
対応するパッチRAMd内のワードに「1」を書込む。
さらに、そのC5ROM2のアドレスの最上位ビットを
「1」に置換したアドレスによって示されるC S R
AM B内のワードにパッチ後のファームウェア命令を
格納する。第2図を参照すると、このC3RO,Mにつ
いてのパッチ用のエリアは、図中のC5RAM上の破線
の部分(A)になる。
「1」に置換したアドレスによって示されるC S R
AM B内のワードにパッチ後のファームウェア命令を
格納する。第2図を参照すると、このC3RO,Mにつ
いてのパッチ用のエリアは、図中のC5RAM上の破線
の部分(A)になる。
再び、CPUIよりそのアドレスが出力された場合には
パッチRAM4の対応するワードが「1」であるため、
そのアドレスの最上位ピッ1へが「1」に置換され、C
5ROM2に対するアドレスがC8RAM3に対するア
ドレスへと変換された後、パス8を介して制御記憶へ出
力される。すると、制御記憶からはC8ROM2のファ
ームウェア命令に代わってパッチ後のファームウェア命
令がC3,RA M 3から出力される。
パッチRAM4の対応するワードが「1」であるため、
そのアドレスの最上位ピッ1へが「1」に置換され、C
5ROM2に対するアドレスがC8RAM3に対するア
ドレスへと変換された後、パス8を介して制御記憶へ出
力される。すると、制御記憶からはC8ROM2のファ
ームウェア命令に代わってパッチ後のファームウェア命
令がC3,RA M 3から出力される。
以上の動作により、C5ROM2内のファームウェア命
令の代わりにCS RAM B内のファームウェア命令
をCPUIへ送ることができ、C5ROM内に格納され
たファームウェア命令のパッチを行うことが可能となる
のである。
令の代わりにCS RAM B内のファームウェア命令
をCPUIへ送ることができ、C5ROM内に格納され
たファームウェア命令のパッチを行うことが可能となる
のである。
なお、本実施例においてはアドレスの変換を行う際、ア
ドレスの最上位ビットを置換することによって行ってい
るが、それに限らす、他のビットに対して行っても同様
の効果が得られることは明らかである。つまり、アドレ
スの一部を置換すれば′良いのである。
ドレスの最上位ビットを置換することによって行ってい
るが、それに限らす、他のビットに対して行っても同様
の効果が得られることは明らかである。つまり、アドレ
スの一部を置換すれば′良いのである。
発明の詳細
な説明したように本発明は−CS R,OMと同しワー
ド数を持つパッチRAMを設け、このパッチRAMの出
力によってC5ROMに対するアドレスを置換すること
により、C5ROMに格納されたファームウェア命令に
不具合があったり、機能変更があった場合でも、そのC
5ROM自体を交換せずにパッチを行うことができ、R
OMの交換に関する費用を削滋することができるという
効果がある。
ド数を持つパッチRAMを設け、このパッチRAMの出
力によってC5ROMに対するアドレスを置換すること
により、C5ROMに格納されたファームウェア命令に
不具合があったり、機能変更があった場合でも、そのC
5ROM自体を交換せずにパッチを行うことができ、R
OMの交換に関する費用を削滋することができるという
効果がある。
第1図は本発明の実施例による情報処理装置の構成を示
すブロック図、第2図は第1図の制御記憶のメモリマツ
プである。 主要部分の符号の説明 1・・・・・・CPU 2・・・・・・C5ROM 3・・・・・・C8RAM 4・・・・・・パッチRAM 5.6・・・・・・レジスタ 7・・・・・・セレクタ
すブロック図、第2図は第1図の制御記憶のメモリマツ
プである。 主要部分の符号の説明 1・・・・・・CPU 2・・・・・・C5ROM 3・・・・・・C8RAM 4・・・・・・パッチRAM 5.6・・・・・・レジスタ 7・・・・・・セレクタ
Claims (1)
- (1)ファームウェアが予め格納されている複数の領域
を有する第1の記憶手段と、前記第1の記憶手段の複数
の領域の夫々に対応して設けられ、かつその領域が有効
か無効かを示すフラグ情報を格納する格納手段と、第2
の記憶手段と、上位装置からのアドレス情報に応じてア
クセスすべき前記第1の記憶手段の領域に対応するフラ
グ情報が無効を示したとき前記アドレス情報の一部を該
フラグ情報で置換した情報を用いて前記第2の記憶手段
へのアドレス情報を発生する手段とを有し、このアドレ
ス情報により指定される前記第2の記憶手段の記憶領域
を前記第1の記憶手段の無効領域の代わりとして使用す
るようにしたことを特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1685389A JPH02196332A (ja) | 1989-01-26 | 1989-01-26 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1685389A JPH02196332A (ja) | 1989-01-26 | 1989-01-26 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02196332A true JPH02196332A (ja) | 1990-08-02 |
Family
ID=11927775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1685389A Pending JPH02196332A (ja) | 1989-01-26 | 1989-01-26 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02196332A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4420404B4 (de) * | 1993-06-11 | 2007-12-06 | Pentax Corp. | Verfahren zum Steuern des Betriebes einer elektronisch gesteuerten Kamera |
-
1989
- 1989-01-26 JP JP1685389A patent/JPH02196332A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4420404B4 (de) * | 1993-06-11 | 2007-12-06 | Pentax Corp. | Verfahren zum Steuern des Betriebes einer elektronisch gesteuerten Kamera |
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