JPH02191372A - 集積回路 - Google Patents
集積回路Info
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- JPH02191372A JPH02191372A JP63289052A JP28905288A JPH02191372A JP H02191372 A JPH02191372 A JP H02191372A JP 63289052 A JP63289052 A JP 63289052A JP 28905288 A JP28905288 A JP 28905288A JP H02191372 A JPH02191372 A JP H02191372A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は集積回路に関するものであって、更に詳細には
金属−酸化物一半導体(MOS)技術を用いる集積回路
に関するものである。
金属−酸化物一半導体(MOS)技術を用いる集積回路
に関するものである。
[従来の技術]
モノリシック相補型金属−酸化物一半導体(0MO8)
集積回路は、両方のキャリア型の、すなわちP−チャネ
ルとNチャネルの両方のトランジスタを含んでいる。そ
のようなトランジスタの一方のキャリア型のものは装置
基板中へ1接形成される。例えば、もし基板がN伝導型
にドープされていれば、P−チャネルトランジスタは基
板中へ直接形成される。しかし逆のキャリア型のトラン
ジスタ、すなわちここではN−チャネルトランジスタは
N型基板内に形成されたP型井戸(ウェル)中へ形成さ
れるのが一般的である。
集積回路は、両方のキャリア型の、すなわちP−チャネ
ルとNチャネルの両方のトランジスタを含んでいる。そ
のようなトランジスタの一方のキャリア型のものは装置
基板中へ1接形成される。例えば、もし基板がN伝導型
にドープされていれば、P−チャネルトランジスタは基
板中へ直接形成される。しかし逆のキャリア型のトラン
ジスタ、すなわちここではN−チャネルトランジスタは
N型基板内に形成されたP型井戸(ウェル)中へ形成さ
れるのが一般的である。
このような構成のCMO3集積回路に固有な問題点の1
つは、P型井戸中のN+型拡散領域が寄生的な縦型NP
Nバイポーラトランジスタを構成しつるということであ
る。同様にP”型井戸に隣接するP 型拡散領域は、寄
生的な横型PNPバイポーラトランジスタを構成しつる
。この場合、装置の基板はPNPvJ生装置の各々に対
する共通的ベースとして作用し、NPN寄生トランジス
タに対しては共通的コレクタとして作用する。
つは、P型井戸中のN+型拡散領域が寄生的な縦型NP
Nバイポーラトランジスタを構成しつるということであ
る。同様にP”型井戸に隣接するP 型拡散領域は、寄
生的な横型PNPバイポーラトランジスタを構成しつる
。この場合、装置の基板はPNPvJ生装置の各々に対
する共通的ベースとして作用し、NPN寄生トランジス
タに対しては共通的コレクタとして作用する。
特定の状況下においては、PNPトランジスタのベース
−エミッタ接合は順方向バイアスされて、PNPトラン
ジスタばかりか近辺のNPN寄生トランジスタをも励起
する。2つのそのような励起されたトランジスタでもっ
てシリコン制御整m2g(SCR)が構成され、初期に
PNPトランジスタのベース−エミッタ接合を順方向バ
イアスした状況が取り除かれた後も、そのSCRはター
ンオンしたままとなる。この状態はしばしば「ラッチア
ップ」と呼ばれ、装置の電源から望ましからざる大電流
を引き出し、装置の破壊につながることがある。
−エミッタ接合は順方向バイアスされて、PNPトラン
ジスタばかりか近辺のNPN寄生トランジスタをも励起
する。2つのそのような励起されたトランジスタでもっ
てシリコン制御整m2g(SCR)が構成され、初期に
PNPトランジスタのベース−エミッタ接合を順方向バ
イアスした状況が取り除かれた後も、そのSCRはター
ンオンしたままとなる。この状態はしばしば「ラッチア
ップ」と呼ばれ、装置の電源から望ましからざる大電流
を引き出し、装置の破壊につながることがある。
ラッチアップを防止しようという従来の試みの多くは、
主として、配線や基板や井戸等の電流経路の抵抗を減す
ることに向けられてきた。更に、横型及び縦型寄生バイ
ポーラトランジスタの利得は各種のプロセス技術によっ
て減することができ、それによってSCR構造の不注意
な励起の可能性を減することもできる。例えば、保護リ
ングは基板中の少数キャリアの数を減することができ、
それによって寄生横型トランジスタの等価的利得(β)
を減することができる。しかしながら、装置中に大きい
過渡的1i流が存在するときには、これらの従来技術は
しばしば各種の応用に適用するには不十分かまたは不適
当であることが明らかとなってきた。
主として、配線や基板や井戸等の電流経路の抵抗を減す
ることに向けられてきた。更に、横型及び縦型寄生バイ
ポーラトランジスタの利得は各種のプロセス技術によっ
て減することができ、それによってSCR構造の不注意
な励起の可能性を減することもできる。例えば、保護リ
ングは基板中の少数キャリアの数を減することができ、
それによって寄生横型トランジスタの等価的利得(β)
を減することができる。しかしながら、装置中に大きい
過渡的1i流が存在するときには、これらの従来技術は
しばしば各種の応用に適用するには不十分かまたは不適
当であることが明らかとなってきた。
[発明の要約1
本発明の1つの目的は、ラッチアップの発生が本質的に
排除された集積回路を得ることである。
排除された集積回路を得ることである。
このことは、SCR構造の寄生トランジスタのうちのす
くなくとも1つについてベース−エミッタ接合をモニタ
し、そのベース−エミッタ接合のバイアスを制御して、
そのベース−エミッタ接合が常に逆方向バイアスあるい
は限られた程度の順方向バイアスに留まるようにするこ
とによって達成される。以下に説明される具体例におい
ては、比較器回路が設けられて、SCR作用に関与する
とみられる寄生横型トランジスタの1個または複数個の
ベース−エミッタ接合に隣接する基板の電位を’itr
m’ix圧と比較している。基板電圧が電源電圧に対し
てあらかじめ定められた値以下に降下した場合には、基
板電圧のそれ以上の降下を阻止するための修正操作が施
こされる。例えば1個または複数個のスイッチを流れる
f4ylを制限して、寄生トランジスタが導通しないこ
とが保証されるレベルにまで基板電圧が回復するように
する。また、回路の一部をしゃ断して基板を流れる電流
をIII限することもできる。このようにして、横型ト
ランジスタのベース−エミッタ接合はトランジスタをタ
ーンオンするに十分なまでに順方向バイアスされること
が許容されないので、5CRIIJ造の励起が効果的に
防止され、またラッチアップ状態の励起が防止される。
くなくとも1つについてベース−エミッタ接合をモニタ
し、そのベース−エミッタ接合のバイアスを制御して、
そのベース−エミッタ接合が常に逆方向バイアスあるい
は限られた程度の順方向バイアスに留まるようにするこ
とによって達成される。以下に説明される具体例におい
ては、比較器回路が設けられて、SCR作用に関与する
とみられる寄生横型トランジスタの1個または複数個の
ベース−エミッタ接合に隣接する基板の電位を’itr
m’ix圧と比較している。基板電圧が電源電圧に対し
てあらかじめ定められた値以下に降下した場合には、基
板電圧のそれ以上の降下を阻止するための修正操作が施
こされる。例えば1個または複数個のスイッチを流れる
f4ylを制限して、寄生トランジスタが導通しないこ
とが保証されるレベルにまで基板電圧が回復するように
する。また、回路の一部をしゃ断して基板を流れる電流
をIII限することもできる。このようにして、横型ト
ランジスタのベース−エミッタ接合はトランジスタをタ
ーンオンするに十分なまでに順方向バイアスされること
が許容されないので、5CRIIJ造の励起が効果的に
防止され、またラッチアップ状態の励起が防止される。
これら及びその他の目的と、特徴点は、以下の図面を参
照した詳細な説明からより明らかになるであろう。
照した詳細な説明からより明らかになるであろう。
[実施例]
第1図はラッチアップを起こしやすい、スイッチを備え
たコンデンサ回路1oを示している。この回路10は、
他の型の回路でもラッチアップを起こすことがあること
を例示する目的で示されたものである。この回路10は
コンデンサCを含み、それは一端を入力P−チャネルト
ランジスタスイッチ12によって電源入力ライン14へ
つながれている。N−チャネルトランジスタスイッチ1
6がコンデンサCの他端をアースへつないでいる。
たコンデンサ回路1oを示している。この回路10は、
他の型の回路でもラッチアップを起こすことがあること
を例示する目的で示されたものである。この回路10は
コンデンサCを含み、それは一端を入力P−チャネルト
ランジスタスイッチ12によって電源入力ライン14へ
つながれている。N−チャネルトランジスタスイッチ1
6がコンデンサCの他端をアースへつないでいる。
トランジスタ12と16が両方共ターンオンした時には
、入力電源がコンデン+jCの両端へ印加され、回路の
他の部分(図示されていない)によって使用するために
蓄えられる。
、入力電源がコンデン+jCの両端へ印加され、回路の
他の部分(図示されていない)によって使用するために
蓄えられる。
第2図と第3図は、第1図のスイッチを備えたコンデン
サ回路10を組込んだ東積回路装M20の模式的外観図
である。ここに示されたように、この装置20はN−型
基板22と、基板22内に形成されたN++電極領域2
4を有している。
サ回路10を組込んだ東積回路装M20の模式的外観図
である。ここに示されたように、この装置20はN−型
基板22と、基板22内に形成されたN++電極領域2
4を有している。
P−チャネルトランジスタ12はN−型基板22内に形
成されたP 型ソース拡散領域26を含んでいる。N−
型基板内に形成され、ソース領域26から離れた第2の
P+型拡散領域28はP−チャネルトランジスタ12の
ドレインとして働く。
成されたP 型ソース拡散領域26を含んでいる。N−
型基板内に形成され、ソース領域26から離れた第2の
P+型拡散領域28はP−チャネルトランジスタ12の
ドレインとして働く。
被覆絶縁体とゲート層はわかりゃすいように省略しであ
る。第3のP+型拡敢領域3oが電極32と配I234
によって入力電源へつながれている。
る。第3のP+型拡敢領域3oが電極32と配I234
によって入力電源へつながれている。
配線34はまた35においてN+型Ti電極域に接し、
基板を電源へつないでいる。領域30はこの回路の別の
部分の別のP−チャネルトランジスタ36のソース領域
である。
基板を電源へつないでいる。領域30はこの回路の別の
部分の別のP−チャネルトランジスタ36のソース領域
である。
N−チャネルトランジスタ16は、N−型基板22内に
形成されたP−型井戸42の内に形成された第1のN+
型トドレイン拡散領域4o含んでいる。P−型井戸42
内に形成されてドレイン領域40から離れであるN++
拡散領1i144はトランジスタ16のソース領域とし
て働く。コンデンサC(装置f20の外部)の一端は電
極5oによって、トランジスタ12のドレイン領域28
へつながれている。コンデンサCのもう一方の端子は同
様な電極52によってトランジスタ16のドレイン領域
40へつながれている。トランジスタ16のソースは電
極54によってアースへつながれている。最後に、電源
電圧への配線14は56と58において各々トランジス
タ12のソース領域26とN+型領領域24つながって
いる。
形成されたP−型井戸42の内に形成された第1のN+
型トドレイン拡散領域4o含んでいる。P−型井戸42
内に形成されてドレイン領域40から離れであるN++
拡散領1i144はトランジスタ16のソース領域とし
て働く。コンデンサC(装置f20の外部)の一端は電
極5oによって、トランジスタ12のドレイン領域28
へつながれている。コンデンサCのもう一方の端子は同
様な電極52によってトランジスタ16のドレイン領域
40へつながれている。トランジスタ16のソースは電
極54によってアースへつながれている。最後に、電源
電圧への配線14は56と58において各々トランジス
タ12のソース領域26とN+型領領域24つながって
いる。
第3図から最もよくわかるように、トランジスタ16の
ソース領域44はP−型井戸42の下側部分と基板22
と共に、60で影で示したような寄生縦型NPNバイポ
ーラトランジスタを構成することができる。更に、P+
型ソース領域30は隣接する基板22とP−型井戸42
と共に62で影で示したような寄生横型PNPバイポー
ラトランジスタを構成することができる。このようにP
−型井戸42は寄生NPNトランジスタ60のベースと
、寄生PNPトランジスタ62のコレクタとの両方の働
きをすることができる。同様にして、基板22は寄生P
NPトランジスタ62のベースと、寄生NPNトランジ
スタ62のコレクタの両方の働きをすることができる。
ソース領域44はP−型井戸42の下側部分と基板22
と共に、60で影で示したような寄生縦型NPNバイポ
ーラトランジスタを構成することができる。更に、P+
型ソース領域30は隣接する基板22とP−型井戸42
と共に62で影で示したような寄生横型PNPバイポー
ラトランジスタを構成することができる。このようにP
−型井戸42は寄生NPNトランジスタ60のベースと
、寄生PNPトランジスタ62のコレクタとの両方の働
きをすることができる。同様にして、基板22は寄生P
NPトランジスタ62のベースと、寄生NPNトランジ
スタ62のコレクタの両方の働きをすることができる。
このようにつながれで、寄生トランジスタ60と62は
シリコン制御整流器(SCR)構造を構成することがで
きる。基板がN型でなくP型の場合には、寄生のNPN
トランジスタとPNPトランジスタの配置は逆になる。
シリコン制御整流器(SCR)構造を構成することがで
きる。基板がN型でなくP型の場合には、寄生のNPN
トランジスタとPNPトランジスタの配置は逆になる。
基板22は、電源電圧電極35に隣接して終端する基板
電流系路70に対してRと記した固ub 有の抵抗を有している。電IG!電J工電極58に隣接
して終端する第2の電流経路72は固有の抵抗”sub
を有している。電源電圧入力ライン14にも固有の抵抗
R5があるので、電極58に隣接する基板の電圧は入力
ライン14がらトランジスタスイッチ12へ流れるNl
によって影響される。
電流系路70に対してRと記した固ub 有の抵抗を有している。電IG!電J工電極58に隣接
して終端する第2の電流経路72は固有の抵抗”sub
を有している。電源電圧入力ライン14にも固有の抵抗
R5があるので、電極58に隣接する基板の電圧は入力
ライン14がらトランジスタスイッチ12へ流れるNl
によって影響される。
特定の状況下では、十分大きい過渡的M流が流れること
によって、基板の電位を下げ、ベース−エミッタ接合を
十分に順方向バイアスし寄生PNPバイポーラトランジ
スタ62をターンオンさせることがある。この場合には
次に寄生PNPトランジスタ62がSCR構造の寄生N
PNトランジスタ60をターンオンさせる。寄生SCR
がターンオンすると、横型トランジスタ62を最初ター
ンオンさせた過渡的電流条件がもはや存在しなくなって
も、このSCRはターンオンしたままに残る。
によって、基板の電位を下げ、ベース−エミッタ接合を
十分に順方向バイアスし寄生PNPバイポーラトランジ
スタ62をターンオンさせることがある。この場合には
次に寄生PNPトランジスタ62がSCR構造の寄生N
PNトランジスタ60をターンオンさせる。寄生SCR
がターンオンすると、横型トランジスタ62を最初ター
ンオンさせた過渡的電流条件がもはや存在しなくなって
も、このSCRはターンオンしたままに残る。
この結果、この装置20は過大な吊の電力を引出し、装
置の破壊につなげることが考えられる。
置の破壊につなげることが考えられる。
ラッチアップを防止する従来の一つの方法は、例えば配
線ラインの太さを大きくすることで配線抵抗を減するこ
とであった。しかしこの方法は、常に実用的とは限らず
、特に空間が貴重な場合には利用できない。更に、局部
的な基板電位は常に配線を流れる電流によって影響され
るというわtノでなく、基板自体あるいは拡散井戸を流
れる電流によっても影響される。そのような場合には、
ドーピングによってそのような電流経路の抵抗を減する
試みがなされた。更に別の方法は寄生トランジスタの利
得βを減するために保護リングや他の手段を用いるもの
である。しかし、これらの方法はラッチアップ発生を阻
止するのに常に有効であるわけではなく、また多くの応
用例において常に実用的であるわけでもない。
線ラインの太さを大きくすることで配線抵抗を減するこ
とであった。しかしこの方法は、常に実用的とは限らず
、特に空間が貴重な場合には利用できない。更に、局部
的な基板電位は常に配線を流れる電流によって影響され
るというわtノでなく、基板自体あるいは拡散井戸を流
れる電流によっても影響される。そのような場合には、
ドーピングによってそのような電流経路の抵抗を減する
試みがなされた。更に別の方法は寄生トランジスタの利
得βを減するために保護リングや他の手段を用いるもの
である。しかし、これらの方法はラッチアップ発生を阻
止するのに常に有効であるわけではなく、また多くの応
用例において常に実用的であるわけでもない。
本発明の一つの面において、ラップ−アップは、電源と
基板電極58との間に(影で示した)第2の配線76を
設け、ライン58′を除去することで防止することがで
きる。特に、第2の配線76は基板を通ってトランジス
タ12のソース領域26へ流れる電流を阻止する。更に
、基板とP−チャネルソース領域26の電位は互に独立
である。
基板電極58との間に(影で示した)第2の配線76を
設け、ライン58′を除去することで防止することがで
きる。特に、第2の配線76は基板を通ってトランジス
タ12のソース領域26へ流れる電流を阻止する。更に
、基板とP−チャネルソース領域26の電位は互に独立
である。
最小のii流を運ぶ配I!76は、大きい過渡的電流が
配II!14を流れることによってソース領域26で引
き起こす電圧降下の影響をこうむらない。従って、基板
は本質的に電WA電圧に留まり、PNPトランジスタ6
2のターンオンおよびそれによるラッチアップを防止す
る。
配II!14を流れることによってソース領域26で引
き起こす電圧降下の影響をこうむらない。従って、基板
は本質的に電WA電圧に留まり、PNPトランジスタ6
2のターンオンおよびそれによるラッチアップを防止す
る。
次に第4図と第5図を参照すると、本発明の別の実施例
に従う、スイッチを備えたコンデンサ回路が一般的に1
00で示されている。この回路100は、励起されると
思われるSCR構造に隣接する基板の電位をモニタして
、5CRII313iのターンオンを阻止する適切な修
正操作を滴こすことによって、ラッチアップを回避して
いる。そのような方法は、上述のような付加的な配線が
実用的でないかもしくはラッチアップを阻止するのに有
効でない場合に、適用される。
に従う、スイッチを備えたコンデンサ回路が一般的に1
00で示されている。この回路100は、励起されると
思われるSCR構造に隣接する基板の電位をモニタして
、5CRII313iのターンオンを阻止する適切な修
正操作を滴こすことによって、ラッチアップを回避して
いる。そのような方法は、上述のような付加的な配線が
実用的でないかもしくはラッチアップを阻止するのに有
効でない場合に、適用される。
例示された実施例において、回路100は入力用ill
電圧へつながれた非反転入力と、電極104によって基
板22へつながれた反転入力とを有する比較器102を
含んでいる(第5図)。比較器102は横型寄生トラン
ジスタのベース−エミッタ接合にかかる電位差をモニタ
し、このベース−エミッタ電圧があらかじめ定められた
値以上に順方向バイアスされないように、出力106へ
より正のあるいは論理1の出力信号を供給する。例示し
た実施例において、このあらかじめ定められた値は0.
4ボルトに選ばれ、比較器102はPNPトランジスタ
62が導通点に近づいていることを示すためのより正の
出力を供給する。より正の出力はここでは[論理1J状
態として定義される。
電圧へつながれた非反転入力と、電極104によって基
板22へつながれた反転入力とを有する比較器102を
含んでいる(第5図)。比較器102は横型寄生トラン
ジスタのベース−エミッタ接合にかかる電位差をモニタ
し、このベース−エミッタ電圧があらかじめ定められた
値以上に順方向バイアスされないように、出力106へ
より正のあるいは論理1の出力信号を供給する。例示し
た実施例において、このあらかじめ定められた値は0.
4ボルトに選ばれ、比較器102はPNPトランジスタ
62が導通点に近づいていることを示すためのより正の
出力を供給する。より正の出力はここでは[論理1J状
態として定義される。
第1図のトランジスタスイッチ12を置き換えて、第4
図と第5図の回路100は、第5図に共通のP+型ドレ
イン拡散領域114を共用ように示された1対の並列P
−チャネルトランジスタスイッチ110と112を有し
ている。このトランジスタスイッチ110と112はそ
れぞれ別々のソース拡散領域116と118を有してお
り、また別々のゲート電極(図示されていない)を有し
ている。トランジスタスイッチ112のゲート電極とソ
ース領域118はトランジスタスイッチ110のそれら
よりもかなり小さいため、スイッチ112はより大きい
等価的直列抵抗を有し、そのためスイッチ112を通っ
て流れる電流量は制限される。
図と第5図の回路100は、第5図に共通のP+型ドレ
イン拡散領域114を共用ように示された1対の並列P
−チャネルトランジスタスイッチ110と112を有し
ている。このトランジスタスイッチ110と112はそ
れぞれ別々のソース拡散領域116と118を有してお
り、また別々のゲート電極(図示されていない)を有し
ている。トランジスタスイッチ112のゲート電極とソ
ース領域118はトランジスタスイッチ110のそれら
よりもかなり小さいため、スイッチ112はより大きい
等価的直列抵抗を有し、そのためスイッチ112を通っ
て流れる電流量は制限される。
トランジスタスイッチ112をターンオンするために、
ライン120上の制御信号がトランジスタスイッチ11
2のゲートへ与えられる。回路1oOは、1つの入力が
比較1102の出力106へつながれ、第2の入力が制
御信号ライン120へつながれたORゲート122を含
んでいる。
ライン120上の制御信号がトランジスタスイッチ11
2のゲートへ与えられる。回路1oOは、1つの入力が
比較1102の出力106へつながれ、第2の入力が制
御信号ライン120へつながれたORゲート122を含
んでいる。
ORゲート122の出力はトランジスタスイッチ110
のゲートへつながれている。従って比較器102の出力
が論理1へ変化してPNPトランジスタ62が導通点に
近づいていることを表示した時は、ORゲート122の
出力もまた論理1出力となり、従って制御信号をトラン
ジスタスイッチ110のゲートから排除する。このよう
にして、トランジスタスイッチ110は停止され、その
ためより小さいスイッチ112のみでコンデンサCの充
電がつづけられる。この結果、入力ライン14を通る′
R流は大幅に減じ、ライン中の電圧降下および寄生トラ
ンジスタのベース−エミッタ領域間の電圧降下を減少さ
せ、それによって横型PNP寄生トランジスタによる導
通を阻止する。
のゲートへつながれている。従って比較器102の出力
が論理1へ変化してPNPトランジスタ62が導通点に
近づいていることを表示した時は、ORゲート122の
出力もまた論理1出力となり、従って制御信号をトラン
ジスタスイッチ110のゲートから排除する。このよう
にして、トランジスタスイッチ110は停止され、その
ためより小さいスイッチ112のみでコンデンサCの充
電がつづけられる。この結果、入力ライン14を通る′
R流は大幅に減じ、ライン中の電圧降下および寄生トラ
ンジスタのベース−エミッタ領域間の電圧降下を減少さ
せ、それによって横型PNP寄生トランジスタによる導
通を阻止する。
このようにSCR構造はターンオンすることを許容され
ず、それにより発生するラッチアップは阻止される。
ず、それにより発生するラッチアップは阻止される。
基板の電位が一旦十分上昇して比較器102の出力を変
化させると、トランジスタスイッチ110は再び励起さ
れ、スイッチ110はトランジスタスイッチ112と並
列にコンデンサCを充電し始める。しかしこの時点まで
に、トランジスタスイッチ110の停止を開始させた過
渡的状態は終了しているであろう。もしそうでなければ
、比較器102とORゲート122は、過渡的電流状態
がもはや存在しなくなるまでトランジスタスイッチ11
0を停止させつづけるであろう。
化させると、トランジスタスイッチ110は再び励起さ
れ、スイッチ110はトランジスタスイッチ112と並
列にコンデンサCを充電し始める。しかしこの時点まで
に、トランジスタスイッチ110の停止を開始させた過
渡的状態は終了しているであろう。もしそうでなければ
、比較器102とORゲート122は、過渡的電流状態
がもはや存在しなくなるまでトランジスタスイッチ11
0を停止させつづけるであろう。
上述のことから、PNPトランジスタ62のベース−エ
ミッタ接合は通常は逆方向バイアスか、零バイアスまた
は限定された程度に順方向にバイアスされることが許容
される。比較器102の目的は、寄生トランジスタを導
通させるような過度の順方向バイアスを阻止することで
ある。例示された実施例においては、導通は0.6Vの
順方向バイアスで発生するとみられる。従って、比較器
は0.4Vの順方向バイアス値でトリップするように選
ばれており、これによって0.2Vの裕度が得られる。
ミッタ接合は通常は逆方向バイアスか、零バイアスまた
は限定された程度に順方向にバイアスされることが許容
される。比較器102の目的は、寄生トランジスタを導
通させるような過度の順方向バイアスを阻止することで
ある。例示された実施例においては、導通は0.6Vの
順方向バイアスで発生するとみられる。従って、比較器
は0.4Vの順方向バイアス値でトリップするように選
ばれており、これによって0.2Vの裕度が得られる。
比較器102へ0.4Vの入力オフセットを与えること
は数多くのよく知られた方法で行うことができる。その
中には適切な大きさの入力トランジスタを選ぶことく第
9図)、あるいは選択的に注入を行って入力トランジス
タのMO8Lきい値を変化させることなどの方法が含ま
れる。
は数多くのよく知られた方法で行うことができる。その
中には適切な大きさの入力トランジスタを選ぶことく第
9図)、あるいは選択的に注入を行って入力トランジス
タのMO8Lきい値を変化させることなどの方法が含ま
れる。
更に注意すべきことは、上述の装置において、基板は直
接的に入力電源へつながれていることである。この回路
例が本発明の敗多くの特徴の良い例示である一方で、多
くの応用途においてモノリシック基板は低インピーダン
ス電源へ直接的にはつながれていないことが認められる
。
接的に入力電源へつながれていることである。この回路
例が本発明の敗多くの特徴の良い例示である一方で、多
くの応用途においてモノリシック基板は低インピーダン
ス電源へ直接的にはつながれていないことが認められる
。
以下の例は、電源供給回路とMOSメモリ中で一般的に
出会う、浮遊基板を有する装置への本発明の応用を示し
ている。次に第6図を参照すると、本発明の第2の実施
例に従って修正された、ラッチアップ防止のための2重
電荷ポンプ回路が示されている。一般に200で示され
た2重電荷ポンプ回路はP−型井戸CMOSプロセスを
用いて集積回路(IC)の一部分として作製され、正の
入力型!lA電圧の2倍の正の電源電圧を供給する電荷
ポンプ回路201を含んでいる。更に、2倍の電圧は第
2の電荷ポンプ回路203によって反転されて入力電源
電圧の2倍の大きさの負の電源電圧を供給する。
出会う、浮遊基板を有する装置への本発明の応用を示し
ている。次に第6図を参照すると、本発明の第2の実施
例に従って修正された、ラッチアップ防止のための2重
電荷ポンプ回路が示されている。一般に200で示され
た2重電荷ポンプ回路はP−型井戸CMOSプロセスを
用いて集積回路(IC)の一部分として作製され、正の
入力型!lA電圧の2倍の正の電源電圧を供給する電荷
ポンプ回路201を含んでいる。更に、2倍の電圧は第
2の電荷ポンプ回路203によって反転されて入力電源
電圧の2倍の大きさの負の電源電圧を供給する。
そのようなP−型井戸CMOS回路中の倍化回路は、通
常浮遊基板を有している。それは回路が動作を開始した
ら基板電位が供給電圧に対して変化しなければならない
のが普通だからである。基板は装置に対して共通となっ
ているので、基板電位の変化の効果を分離することは困
難である。この結果、もし基板電位が最も正の電源電位
よりも下がったら、ラッチアップが起りうる。
常浮遊基板を有している。それは回路が動作を開始した
ら基板電位が供給電圧に対して変化しなければならない
のが普通だからである。基板は装置に対して共通となっ
ているので、基板電位の変化の効果を分離することは困
難である。この結果、もし基板電位が最も正の電源電位
よりも下がったら、ラッチアップが起りうる。
他方電圧変換回路はP−型井戸CMOS回路中の浮遊井
戸を必要とするのみである。浮遊井戸は互に分離するこ
とが可能であるため課される設計上の&lJ約はより小
さい。しかし、変換回路は基板上で大きい過渡的電流の
取出し口となりうるため、ラッチアップの機会を大幅に
増大させる。以上により詳しく述べるように、本発明は
、浮遊基板を有する装置においてもラッチアップを排除
することを可能とする。
戸を必要とするのみである。浮遊井戸は互に分離するこ
とが可能であるため課される設計上の&lJ約はより小
さい。しかし、変換回路は基板上で大きい過渡的電流の
取出し口となりうるため、ラッチアップの機会を大幅に
増大させる。以上により詳しく述べるように、本発明は
、浮遊基板を有する装置においてもラッチアップを排除
することを可能とする。
電荷ポンプ回路200はICの外部に4個のコンデンサ
c 、c 、c 、C4を含んでいる。
c 、c 、c 、C4を含んでいる。
ICのV とGNDの端子間に入力電源電圧が印C
加されると、ICの基板は、初期に充電されていないコ
ンデンサC3を通して電源電圧(この例では5ボルト)
まで持上げられる。第1のクロック位相において、入力
電源電圧はP−チャネルトランジスタスイッチ202と
N−チャネルトランジスタスイッチ204を通して第1
の電荷ポンプ回路201のコンデンサC1の両端に印加
され、コンデンサC1を入力電源電圧へ充電する。トラ
ンジスタスイッチ204と202はそれぞれl++11
1I信号B と8信号対によって制御され、それらの制
御 御信号は第7図のクロック回路210によって発せられ
る。クロック回路210の出力波形は第8図に示しであ
る。第8図のクロック位相1の間に、制御信号B1は高
電圧状態をとり、それによって、N−チャネルトランジ
スタスイッチ204をターンオンする。同様に制御信号
B2はクロック位相1において低電圧状態をとり、P−
チャネルトランジスタスイッチ202をターンオンし、
上述のように、電源電圧を外部コンデンサC1の両端へ
印加する。
ンデンサC3を通して電源電圧(この例では5ボルト)
まで持上げられる。第1のクロック位相において、入力
電源電圧はP−チャネルトランジスタスイッチ202と
N−チャネルトランジスタスイッチ204を通して第1
の電荷ポンプ回路201のコンデンサC1の両端に印加
され、コンデンサC1を入力電源電圧へ充電する。トラ
ンジスタスイッチ204と202はそれぞれl++11
1I信号B と8信号対によって制御され、それらの制
御 御信号は第7図のクロック回路210によって発せられ
る。クロック回路210の出力波形は第8図に示しであ
る。第8図のクロック位相1の間に、制御信号B1は高
電圧状態をとり、それによって、N−チャネルトランジ
スタスイッチ204をターンオンする。同様に制御信号
B2はクロック位相1において低電圧状態をとり、P−
チャネルトランジスタスイッチ202をターンオンし、
上述のように、電源電圧を外部コンデンサC1の両端へ
印加する。
次のクロック位相(位相2)において、!II all
信号B と82は状態を変化し、トランジスタスイッチ
202と204はターンオフする。また一対のP−チャ
ネルトランジスタ212と214が第7図のクロック回
路210の制御信号A2によってターンオンし、コンデ
ンサC1を入力Tim’iM圧と直IJノにつなぐ。更
に、コンデンサC1上の電圧がコンデンサC3の両端に
印加され、基板を通してコンデンサC3を充電し多数回
の電荷ポンプサイクルの後に節218における基板電位
を入力型mz圧の2倍に持上げる。このようにして、入
力電源電圧の2倍に等しい電圧が得られ負荷Bのような
負荷に対し電力を供給するために使用可能となる。
信号B と82は状態を変化し、トランジスタスイッチ
202と204はターンオフする。また一対のP−チャ
ネルトランジスタ212と214が第7図のクロック回
路210の制御信号A2によってターンオンし、コンデ
ンサC1を入力Tim’iM圧と直IJノにつなぐ。更
に、コンデンサC1上の電圧がコンデンサC3の両端に
印加され、基板を通してコンデンサC3を充電し多数回
の電荷ポンプサイクルの後に節218における基板電位
を入力型mz圧の2倍に持上げる。このようにして、入
力電源電圧の2倍に等しい電圧が得られ負荷Bのような
負荷に対し電力を供給するために使用可能となる。
第2の電荷ポンプ回路203は外部コンデンサC2を含
み、このコンデンサは初期には一端を節218において
基板へつながれ他端をアースへつながれており、それに
よってコンデンサC2は入力電源電圧の2倍に等しい電
圧へ充電される。この接続は、それぞれvI御倍信号8
と81′によってターンオンさせられるP−チャネル
トランジスタ220とN−チャネルトランジスタ222
によって与えられる。次のクロック位相の間、トランジ
スタスイッチ220と222はターンオフし、一対のN
−チャネルトランジスタ224と226が!II tl
l信号A1によってターンオンさせられ、コンデンサC
と04を並列にアースとV−との間へ接続し、リザーバ
コンデンサC4をV−節において入力電源電圧の負の2
倍(−2vcC)へ充電する。この負の電源電圧は負荷
Aへ電力供給するのに使用できる。
み、このコンデンサは初期には一端を節218において
基板へつながれ他端をアースへつながれており、それに
よってコンデンサC2は入力電源電圧の2倍に等しい電
圧へ充電される。この接続は、それぞれvI御倍信号8
と81′によってターンオンさせられるP−チャネル
トランジスタ220とN−チャネルトランジスタ222
によって与えられる。次のクロック位相の間、トランジ
スタスイッチ220と222はターンオフし、一対のN
−チャネルトランジスタ224と226が!II tl
l信号A1によってターンオンさせられ、コンデンサC
と04を並列にアースとV−との間へ接続し、リザーバ
コンデンサC4をV−節において入力電源電圧の負の2
倍(−2vcC)へ充電する。この負の電源電圧は負荷
Aへ電力供給するのに使用できる。
第6図の集積回路200はN型基板を有している。回8
200のN−チャネルトランジスタ204.222,2
24,226はP−型井戸中に形成される。各N型拡散
領域は下層のP−型井戸及び基板と共に、既に述べたよ
うに電位的に縦型寄生NPNバイポーラトランジスタを
構成できる。
200のN−チャネルトランジスタ204.222,2
24,226はP−型井戸中に形成される。各N型拡散
領域は下層のP−型井戸及び基板と共に、既に述べたよ
うに電位的に縦型寄生NPNバイポーラトランジスタを
構成できる。
そのような寄生NPNトランジスタの1つを240で影
で示しである。同様に、各P+型拡散領域は隣接の基板
及び近辺のP 型井戸と共に電位的に横型寄生PNPト
ランジスタを形成できる。これは例えば242に影で示
しである。
で示しである。同様に、各P+型拡散領域は隣接の基板
及び近辺のP 型井戸と共に電位的に横型寄生PNPト
ランジスタを形成できる。これは例えば242に影で示
しである。
上で述べたように、集積回路200の基板は固定電源電
圧へ直接的につながっておらず、また「固定配線」され
ていない。従って、基板電位は一般的には回路動作によ
って支配される。例えば、第2の電荷ポンプのコンデン
サC2が第1の電荷ポンプのコンデンサC3よりも大き
ければ、第2の電荷ポンプは第1の電気ポンプから過大
な電流を引出すことができ、基板電位を危険なしレベル
にまで下げてしまう。同様に負荷Bは第1の電荷ポンプ
に過大な負荷をかけることができる。この状態は、もし
リザーバコンデンサC2とC4がそれらの完全充電に達
していなければ、実際には起動時に発生する。
圧へ直接的につながっておらず、また「固定配線」され
ていない。従って、基板電位は一般的には回路動作によ
って支配される。例えば、第2の電荷ポンプのコンデン
サC2が第1の電荷ポンプのコンデンサC3よりも大き
ければ、第2の電荷ポンプは第1の電気ポンプから過大
な電流を引出すことができ、基板電位を危険なしレベル
にまで下げてしまう。同様に負荷Bは第1の電荷ポンプ
に過大な負荷をかけることができる。この状態は、もし
リザーバコンデンサC2とC4がそれらの完全充電に達
していなければ、実際には起動時に発生する。
もし基板電位が入力機m電圧以下に下がると、寄生PN
Pトランジスタ242のベース−エミッタ接合はトラン
ジスタ242をターンオンする程度に順方向バイアスさ
れつる。PNPとNPNの寄生トランジスタ242.2
40は互に共用する基板とP−型井戸によってむすばれ
ているため、NPNトランジスタ240もまたターンオ
ンされ、結果としてSCR構造のラッチアップを発生す
る。
Pトランジスタ242のベース−エミッタ接合はトラン
ジスタ242をターンオンする程度に順方向バイアスさ
れつる。PNPとNPNの寄生トランジスタ242.2
40は互に共用する基板とP−型井戸によってむすばれ
ているため、NPNトランジスタ240もまたターンオ
ンされ、結果としてSCR構造のラッチアップを発生す
る。
SCRがラッチアップを起こすのを阻止するために、本
発明に従って、寄生PNPトランジスタ242のベース
−エミッタ接合のバイアスを七二りするために比較器2
60を設けである。特に、比較器260は入力電源電圧
端? V ccへつながる反転入力とIC端子V+を通
して基板へつながる非反転入力を有している。比較器2
60の出力262は負荷Bと基板節218との間のMO
8FETスイッチ264の入力へ与えられる。
発明に従って、寄生PNPトランジスタ242のベース
−エミッタ接合のバイアスを七二りするために比較器2
60を設けである。特に、比較器260は入力電源電圧
端? V ccへつながる反転入力とIC端子V+を通
して基板へつながる非反転入力を有している。比較器2
60の出力262は負荷Bと基板節218との間のMO
8FETスイッチ264の入力へ与えられる。
基板の電位が入力機+11fi圧から0.4vより下が
らないかぎり、比較器260の出力262は論理1状態
に留まり、これによりスイッチ264をターンオンし、
負荷Bを基板節218へつなぐ。しかし、基板の電位が
この値よりも下がると、比較器260はその出力を変化
させて、スイッチをターンオフさせ、それによって負荷
Bを基板及びコンデンサC3から切り離すことになりつ
る。
らないかぎり、比較器260の出力262は論理1状態
に留まり、これによりスイッチ264をターンオンし、
負荷Bを基板節218へつなぐ。しかし、基板の電位が
この値よりも下がると、比較器260はその出力を変化
させて、スイッチをターンオフさせ、それによって負荷
Bを基板及びコンデンサC3から切り離すことになりつ
る。
比較器260の出力262はまたインバータ266によ
ってORゲート268の1人力へつながれている。OR
ゲート268の他の人力へは第7図のクロック回路21
0からの制御信号B2が与えられている。再び、基板の
電位が臨界値以上に留まる限り、制御信号B2はORゲ
ート268を通って(B’のように)伝達され、トラン
ジスタスイッチ220のゲートへ与えられる。しかし、
PNP寄生トランジスタ242の切迫した過大順方向バ
イアスを表わす比較器260の論理O出力はORゲート
268に作用してP−チャネルトランジスタスイッチ2
20への制御信@B2の供給を阻止させる。こうしてト
ランジスタスイッチ220はターンオンを許容されず、
第2の電荷ポンプ回路202を停止させ、第2の電荷ポ
ンプのコンデンサC2による基板とコンデンサc3がら
の電流の取出しを阻止する。基板の電位が十分上昇して
比較器260の論理出力が1となるまでは、第2の電荷
ポンプ回路202は停止したままで、負荷Bは切離され
たままに留まる。このように、寄生PNPトランジスタ
の不注意な過度の順方向バイアスとそれによる寄生SC
R構造のターンオンの回避が得られる。この回路の他の
部分あるいは他の回路のラッチアップの危険性が許容で
きなルX程度に高いと見積られる回路には、同様な比較
器とそれに対応する論理回路を加えることができる。
ってORゲート268の1人力へつながれている。OR
ゲート268の他の人力へは第7図のクロック回路21
0からの制御信号B2が与えられている。再び、基板の
電位が臨界値以上に留まる限り、制御信号B2はORゲ
ート268を通って(B’のように)伝達され、トラン
ジスタスイッチ220のゲートへ与えられる。しかし、
PNP寄生トランジスタ242の切迫した過大順方向バ
イアスを表わす比較器260の論理O出力はORゲート
268に作用してP−チャネルトランジスタスイッチ2
20への制御信@B2の供給を阻止させる。こうしてト
ランジスタスイッチ220はターンオンを許容されず、
第2の電荷ポンプ回路202を停止させ、第2の電荷ポ
ンプのコンデンサC2による基板とコンデンサc3がら
の電流の取出しを阻止する。基板の電位が十分上昇して
比較器260の論理出力が1となるまでは、第2の電荷
ポンプ回路202は停止したままで、負荷Bは切離され
たままに留まる。このように、寄生PNPトランジスタ
の不注意な過度の順方向バイアスとそれによる寄生SC
R構造のターンオンの回避が得られる。この回路の他の
部分あるいは他の回路のラッチアップの危険性が許容で
きなルX程度に高いと見積られる回路には、同様な比較
器とそれに対応する論理回路を加えることができる。
り0ツク制御信号A 、A 、B 、B2を発生
するための第7図のクロック回路210はCMOSフリ
ツブフOツブ300を含み、それはクロック入力信号C
Lとじ下を受信し、出力302と304へそれぞれ出力
信号AとBを発生する。
するための第7図のクロック回路210はCMOSフリ
ツブフOツブ300を含み、それはクロック入力信号C
Lとじ下を受信し、出力302と304へそれぞれ出力
信号AとBを発生する。
制御信号A、Bと入力信号CLとの間の関係は第8図に
示されている。
示されている。
制御信号Aの出力302は、第8図に示された制御信号
A1を発生するCMOSインバータ出力段306の入力
へつながれている。第2のCMOSインバータ出力段3
08は出力段306からA1出力信号を受けとり制御信
号A2を発する。この制御信号A2は第8図に示された
ように、本質的に制御信号A1であるが反転されている
。
A1を発生するCMOSインバータ出力段306の入力
へつながれている。第2のCMOSインバータ出力段3
08は出力段306からA1出力信号を受けとり制御信
号A2を発する。この制御信号A2は第8図に示された
ように、本質的に制御信号A1であるが反転されている
。
同様にして、制御信号B、と8□はそれぞれ出力段31
0.!=312ニヨツrilllll信号8から作り出
される。
0.!=312ニヨツrilllll信号8から作り出
される。
次に第9図を参照すると、第6図の比較器回路260が
詳細に示されている。この比較器260はN−チャネル
入力トランジスタ352と354の差動対を含んでいる
。N−チャネルトランジスタ354のゲートは比較!!
1260の非反転(+)入力を表わし入力電源電圧へつ
ながれている。他方のN−チャネル入力トランジスタ3
52のゲートは反転入力を与え、基板へつながれている
。
詳細に示されている。この比較器260はN−チャネル
入力トランジスタ352と354の差動対を含んでいる
。N−チャネルトランジスタ354のゲートは比較!!
1260の非反転(+)入力を表わし入力電源電圧へつ
ながれている。他方のN−チャネル入力トランジスタ3
52のゲートは反転入力を与え、基板へつながれている
。
比較器260は更に電流源トランジスタ356と、入力
トランジスタ352と354へそれぞれつながれた一対
の電流mar−チャネルトランジスタ360と362を
含んでいる。節366における差動対350の出力はC
MOSインバータ出力段370のP−チャネルトランジ
スタ368のゲートへつながれている。インバータ出力
段370のN−チャネルトランジスタ372のゲートは
差動対350の電流源トランジスタ356のゲートへつ
ながれ、またN−チャネルトランジスタ356と372
へバイアスを与える別のN−チャネルトランジスタ38
0へつながれている。
トランジスタ352と354へそれぞれつながれた一対
の電流mar−チャネルトランジスタ360と362を
含んでいる。節366における差動対350の出力はC
MOSインバータ出力段370のP−チャネルトランジ
スタ368のゲートへつながれている。インバータ出力
段370のN−チャネルトランジスタ372のゲートは
差動対350の電流源トランジスタ356のゲートへつ
ながれ、またN−チャネルトランジスタ356と372
へバイアスを与える別のN−チャネルトランジスタ38
0へつながれている。
動作時には、基板電圧が入力電源電圧よりも高い時は、
比較器は262へ高電圧すなわち論理1を出力する。も
し基板の電位が入力電源電圧よりも0.4Vまたは任意
の適切なオフセット値以下下がると、比較器は低出力す
なわち論理0を発生し、故障状態を表示する。これに応
答して、第6図の論理回路は第2の電荷ポンプを停止さ
せ、負荷を第1の電荷ポンプから切離し、基板Nlfが
入力電源電圧以上のレベルへ回復するのを許容する。
比較器は262へ高電圧すなわち論理1を出力する。も
し基板の電位が入力電源電圧よりも0.4Vまたは任意
の適切なオフセット値以下下がると、比較器は低出力す
なわち論理0を発生し、故障状態を表示する。これに応
答して、第6図の論理回路は第2の電荷ポンプを停止さ
せ、負荷を第1の電荷ポンプから切離し、基板Nlfが
入力電源電圧以上のレベルへ回復するのを許容する。
これと異なる方法として第4図では、同様な比較器によ
って示された故障状態に応答してトランジスタスイッチ
が停止され電流を減少させる。このようにして、集積回
路中のラッチアップが回避できる。
って示された故障状態に応答してトランジスタスイッチ
が停止され電流を減少させる。このようにして、集積回
路中のラッチアップが回避できる。
もちろん、本発明の修正が各種の点において可能である
ことが、当業者にとって明らかであろう。
ことが、当業者にとって明らかであろう。
い(つかのものはすこし学べば明らかであろうし、他の
ものは電子設計の常識として明らかであろう。
ものは電子設計の常識として明らかであろう。
例えば、NPNトランジスタのベース−エミッタ接合の
モニタを行うこともできることは明らかであろう。従っ
てもし井戸が寄生トランジスタのベース−エミッタ接合
が形成されるところにあれば、それの電位をモニタして
もよい。更に、本発明はB 1MO8装置やシリコン、
ガリウムヒ東、ゲルマニウム作製技術などを用いる装置
に適用することができる。更に、本発明はまた、基板と
井戸が異なる電位の間でスイッチングされるところでは
、誘導性スイッチング技術を用いる回路中に適用するこ
とができる。同様に、供給レール(rail)を越える
高電圧入力にさらされる回路もまたラッチアップを起こ
すことが考えられる。他の応用としては、不可避的な高
い寄生バイポーラ利得を有する形状と拡散深さをもつ集
積回路が含まれる。更に他の実施例も可能であり、それ
らの設計仕様は特定の応用に依存する。このように、本
発明の範囲は、ここに述べた特定の実施例に制約されず
、特許請求の範囲によってのみ規定される。
モニタを行うこともできることは明らかであろう。従っ
てもし井戸が寄生トランジスタのベース−エミッタ接合
が形成されるところにあれば、それの電位をモニタして
もよい。更に、本発明はB 1MO8装置やシリコン、
ガリウムヒ東、ゲルマニウム作製技術などを用いる装置
に適用することができる。更に、本発明はまた、基板と
井戸が異なる電位の間でスイッチングされるところでは
、誘導性スイッチング技術を用いる回路中に適用するこ
とができる。同様に、供給レール(rail)を越える
高電圧入力にさらされる回路もまたラッチアップを起こ
すことが考えられる。他の応用としては、不可避的な高
い寄生バイポーラ利得を有する形状と拡散深さをもつ集
積回路が含まれる。更に他の実施例も可能であり、それ
らの設計仕様は特定の応用に依存する。このように、本
発明の範囲は、ここに述べた特定の実施例に制約されず
、特許請求の範囲によってのみ規定される。
第1図はスイッチを備えたコンデンサ回路の模式回路図
、第2図は第1図の回路を採用し、本発明の実施例を採
用した半導体装置の模式的外観図、第3図は第2図の装
置の断面図、第4図は本発明の1つの好適実施例に従う
、スイッチを佑えたコンデンサ回路の模式回路図、第5
図は第4図の回路を採用した半導体装置の模式的外観図
、第6図は本発明の別の1つの実施例に従った2′fv
電荷ポンプ回路の模式的回路図、第7図は第6図の電荷
ポンプ回路用のクロック回路の模式回路図、第8図は第
7図のクロック回路のクロック信号の波形を示すタイミ
ング図、第9図は第6図の電荷ポンプ回路用の比較器の
模式的回路図である。
、第2図は第1図の回路を採用し、本発明の実施例を採
用した半導体装置の模式的外観図、第3図は第2図の装
置の断面図、第4図は本発明の1つの好適実施例に従う
、スイッチを佑えたコンデンサ回路の模式回路図、第5
図は第4図の回路を採用した半導体装置の模式的外観図
、第6図は本発明の別の1つの実施例に従った2′fv
電荷ポンプ回路の模式的回路図、第7図は第6図の電荷
ポンプ回路用のクロック回路の模式回路図、第8図は第
7図のクロック回路のクロック信号の波形を示すタイミ
ング図、第9図は第6図の電荷ポンプ回路用の比較器の
模式的回路図である。
Claims (26)
- (1)縦型バイポーラトランジスタのベース領域と共通
になったコレクタ領域を有する横型バイポーラトランジ
スタを含む寄生シリコン制御整流器(SCR)を有する
集積回路であって、 前記SCRの前記横型及び縦型バイポーラトランジスタ
のうちのすくなくとも一方のベース−エミッタ接合のバ
イアスをモニタする手段、 前記モニタ手段に応答して、前記ベース−エミッタ接合
のバイアスを前記SCRの励起を阻止するような値に保
持するように作用する手段、を含み、これによって前記
集積回路のラッチアップを阻止するようになった、集積
回路。 - (2)請求項1の回路であって、前記モニタ手段が前記
SCRの前記横型バイポーラトランジスタのベース−エ
ミッタ接合のバイアスをモニタするようになった、集積
回路。 - (3)請求項1の回路であって、前記モニタ手段が前記
SCRの縦型バイポーラトランジスタのベース−エミッ
タ接合のバイアスをモニタするようになった、集積回路
。 - (4)請求項1の回路であって、前記モニタ手段が前記
ベース−エミッタ接合の領域の一方の電圧をあらかじめ
定められた電圧と比較するための比較器を含み、また前
記保持するための手段が前記ベース−エミッタ接合の領
域の電圧を変更するように作用する手段を含んでいるよ
うな、集積回路。 - (5)請求項1の回路であって、前記モニタ手段が前記
ベース−エミッタ接合に隣接する基板の電位をあらかじ
め定められた電圧と比較するための比較器を含んでいる
ような、集積回路。 - (6)請求項5の回路であって、前記保持するための手
段が、前記比較器に応答して前記基板への電流を減少さ
せるように作用する手段を含んでいるような、回路。 - (7)請求項1の回路であって、更に前記基板中に形成
されたトランジスタスイッチを含み、前記保持するため
の手段が、前記モニタ手段に応答して、前記トランジス
タスイッチを通る電流を減少させるように作用する手段
を含んでいるような、集積回路。 - (8)請求項5の回路であって、前記保持手段が前記比
較器に応答して前記回路の一部分を停止させて前記基板
上の電流引出し量を減少させるように作用する手段を含
んでいるような、集積回路。 - (9)請求項5の回路であって、前記保持手段が、前記
比較器に応答して前記基板への負荷となる回路の一部分
を基板から切離して前記基板への負荷を減少させるよう
に作用するスイッチ手段を含んでいるような、集積回路
。 - (10)基板と前記基板中に形成された寄生シリコン制
御整流器(SCR)を含む集積回路であって、前記SC
Rが寄生縦型バイポーラトランジスタのベース領域と共
通になったコレクタ領域を有する横型バイポーラトラン
ジスタを含んでおり、前記横型バイポーラトランジスタ
のベース−エミッタ接合のバイアスをモニタして、もし
バイアスがあらかじめ定められた値を越すと信号を供給
するように作用する手段、 前記横型トランジスタの前記ベース及びエミッタ領域の
一方の電位を変化させて、前記ベース−エミッタ接合間
のバイアスが前記SCRの励起を防止するようなあらか
じめ定められた値以下に留まるように作用する手段、 を含む、集積回路。 - (11)電源と共に使用する集積回路であって、前記回
路が浮遊電位基板と前記基板中に形成された寄生シリコ
ン制御整流器(SCR)を含み、前記電源の電位を前記
SCRに隣接する前記基板の電位と比較するための手段
、 前記SCRに隣接する前記基板の電位を変化させて前記
SCRの励起を防止するように作用する手段、 を含む集積回路。 - (12)電源と共に使用するための集積回路であって、
前記回路が基板、井戸、前記基板中に形成された寄生シ
リコン制御整流器(SCR)を含み、前記電源の電位を
前記SCRに隣接する前記井戸の電位と比較するための
手段、 前記SCRに隣接する前記井戸の電位を変化させて前記
SCRの励起を阻止するように作用する手段、 を含む、集積回路。 - (13)CMOS集積回路であって、第1の伝導型の基
板中に形成された1つのキャリア型のトランジスタ、逆
の伝導型のトランジスタを含む逆の伝導型の井戸、寄生
SCR構造を含み、ここで前記基板が、前記1つのキャ
リア型の多数キャリアを有する寄生横型バイポーラトラ
ンジスタのベース領域と、前記逆の多数キャリア型の縦
型寄生バイポーラトランジスタのコレクタ領域とを構成
しており、またここで井戸が縦型トランジスタのコレク
タと横型トランジスタのコレクタ領域とを構成しており
、 前記SCRの前記横型及び縦型トランジスタのうちのす
くなくとも一方のベース−エミッタ接合のバイアスをモ
ニタするための手段、 前記モニタ手段に応答して、前記ベース−エミッタ接合
間のバイアスを制御して、前記ベース−エミッタ接合の
過度な順方向バイアスを阻止し、前記SCRの励起を阻
止するように作用する手段、を含むCMOS集積回路。 - (14)集積回路であって、 供給電圧を受取るように設けられた入力、 第1の伝導型の基板、 前記基板中に形成された第2の伝導型の井戸、前記の井
戸中に形成された第1のキャリア型のMOSトランジス
タ、 前記基板中に形成された第2のキャリア型の第2のMO
Sトランジスタであって、第1及び第2のゲートを有す
る第2のMOSトランジスタ、前記供給電圧を、前記第
2のMOSトランジスタに隣接する前記基板の電位と比
較するための比較器、 前記比較器の出力につながれた論理手段であって、前記
第2のMOSトランジスタのゲートの1つを停止し、前
記基板への電流を減少させ、前記第2のMOSトランジ
スタに隣接する前記基板の電位を増大させ、これによっ
てSCRの励起を阻止するように作用する論理手段、 を含む、集積回路。 - (15)負荷へ電力を供給するための2重電荷ポンプ集
積回路であって、基板を有し、前記基板内に形成されて
入力供給電圧を倍化するための第1の電荷ポンプ回路を
有し、前記基板内に形成されて前記第1の電荷ポンプ回
路の出力を反転するための第2の電荷ポンプ回路を有し
、 寄生SCRのターンオンに関与するとみられる部分にお
いて基板の電位をモニタするための手段、前記モニタ手
段に応答する手段であって、前記基板局部における電位
があらかじめ定められた値に達した時に、前記第2の電
荷ポンプ回路を停止するように作用する手段、 を含む、2重電荷ポンプ集積回路。 - (16)請求項15の回路であって、更に前記モニタ手
段に応答する手段であって、前記基板局部における電位
があらかじめ定められた値に達した時に、負荷を電荷ポ
ンプ回路から切離すように作用する手段を含むような、
集積回路。 - (17)電荷ポンプ集積回路であって、 寄生SCRのターンオンに関与するとみられる部位にお
いて基板の電位をモニタするための手段、前記モニタ手
段に応答する手段であって、前記基板局部における電位
があらかじめ定められた値に達した時に、前記基板から
引出される電流を減少させるように、回路の一部分を停
止させるように作用する手段、 を含む、集積回路。 - (18)縦型バイポーラトランジスタのベース領域と共
通になったコレクタ領域を有する横型バイポーラトラン
ジスタを含む寄生シリコン制御整流器(SCR)を有す
る集積回路中のラッチアップを阻止するための方法であ
って、 前記SCRの横型及び縦型バイポーラトランジスタのう
ちのすくなくとも一方のベース−エミッタ接合のバイア
スをモニタすること、 前記モニタ手段に応答して、前記ベース−エミッタ接合
間のバイアスを前記SCRの励起を阻止する値に保持す
ること、 を含む、方法。 - (19)請求項18の方法であって、前記モニタ工程が
、前記SCRの前記横型バイポーラトランジスタのベー
ス−エミッタ接合のバイアスをモニタするようになった
、方法。 - (20)請求項18の方法であって、前記モニタ工程が
、前記ベース−エミッタ接合の領域の一方の電圧をあら
かじめ定められた電圧と比較することを含み、前記保持
工程が前記ベース−エミッタ接合の領域の電圧を変更す
ることを含むような、方法。 - (21)請求項18の方法であって、前記モニタ工程が
前記ベース−エミッタ接合に隣接する基板の電位をあら
かじめ定められた電圧と比較することを含むような、方
法。 - (22)請求項21の方法であって、前記保持工程が前
記比較器に応答して前記基板への電流を減少させること
を含むような、方法。 - (23)請求項18の方法であって、前記回路が前記基
板中に形成されたトランジスタスイッチを含み、前記保
持工程が前記モニタ工程の結果に応答して前記トランジ
スタスイッチを通る電流を減少させるように作用するこ
とを含むような、方法。 - (24)請求項21の方法であって、前記保持工程が前
記基板から引出される電流を減少させるように、回路の
一部分を停止させるように作用することを含む、方法。 - (25)請求項21の方法であって、前記保持工程が、
前記基板の負荷を減少させるために、前記基板の負荷と
なる回路部分を前記基板から切離すようにすることを含
む、方法。 - (26)集積回路であって、 供給電圧を受取るように設けられた入力、 第1の伝導型の基板、 前記基板中に形成された第2の伝導型の井戸、前記井戸
中に形成された第1のキャリア型のMOSトランジスタ
、 前記基板中に形成された第2のキャリア型の第2のMO
Sトランジスタ、 前記基板中に形成された第2の伝導型の領域、前記第1
の多数キャリア型の寄生縦型バイポーラトランジスタと
前記第2の多数キャリア型の寄生横型バイポーラトラン
ジスタを含む寄生SCR構造であって、前記領域が前記
寄生横型トランジスタのエミッタ領域を構成し、前記基
板が前記寄生横型トランジスタのベース領域と前記寄生
縦型トランジスタのコレクタ領域を構成し、前記井戸が
前記寄生横型トランジスタのコレクタ領域と前記寄生縦
型トランジスタのコレクタを構成しているような、寄生
SCR構造、 前記供給電圧入力を前記第2のMOSトランジスタへつ
なぐ第1の配線、 前記第1の配線と並列に、前記第2のMOSトランジス
タに隣接する前記基板を前記供給電圧入力へつなぐ第2
の配線、 を含む、集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/123,056 US5159204A (en) | 1987-11-18 | 1987-11-18 | Structure and method for preventing latch-up in integrated circuits |
US123056 | 1987-11-18 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02191372A true JPH02191372A (ja) | 1990-07-27 |
Family
ID=22406477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63289052A Pending JPH02191372A (ja) | 1987-11-18 | 1988-11-17 | 集積回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5159204A (ja) |
JP (1) | JPH02191372A (ja) |
DE (1) | DE3838138A1 (ja) |
FR (1) | FR2627325A1 (ja) |
GB (1) | GB2212684A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006041149A (ja) * | 2004-07-27 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
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DE69533619D1 (de) * | 1995-07-31 | 2004-11-11 | St Microelectronics Srl | Elektrisch betätigter Schalter, integrierte Schaltung und elektronische Schaltung unter Verwendung desselben |
US6014053A (en) * | 1997-05-12 | 2000-01-11 | Philips Electronics North America Corporation | Amplifier MOS biasing circuit for a avoiding latch-up |
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KR20170037202A (ko) * | 2015-09-25 | 2017-04-04 | 에스케이하이닉스 주식회사 | 반도체 소자 |
CN112952789B (zh) * | 2021-03-31 | 2024-06-18 | 上海华虹宏力半导体制造有限公司 | 高Latch up能力的失效安全IO电路 |
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-
1988
- 1988-10-28 FR FR8814114A patent/FR2627325A1/fr not_active Withdrawn
- 1988-11-10 DE DE3838138A patent/DE3838138A1/de not_active Withdrawn
- 1988-11-17 GB GB8826920A patent/GB2212684A/en not_active Withdrawn
- 1988-11-17 JP JP63289052A patent/JPH02191372A/ja active Pending
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---|---|---|---|---|
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Publication number | Publication date |
---|---|
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US5159204A (en) | 1992-10-27 |
FR2627325A1 (fr) | 1989-08-18 |
GB8826920D0 (en) | 1988-12-21 |
GB2212684A (en) | 1989-07-26 |
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