JPH02191372A - 集積回路 - Google Patents
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- JPH02191372A JPH02191372A JP63289052A JP28905288A JPH02191372A JP H02191372 A JPH02191372 A JP H02191372A JP 63289052 A JP63289052 A JP 63289052A JP 28905288 A JP28905288 A JP 28905288A JP H02191372 A JPH02191372 A JP H02191372A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
-
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は集積回路に関するものであって、更に詳細には
金属−酸化物一半導体（ＭＯＳ）技術を用いる集積回路
に関するものである。
金属−酸化物一半導体（ＭＯＳ）技術を用いる集積回路
に関するものである。
［従来の技術］
モノリシック相補型金属−酸化物一半導体（０ＭＯ８）
集積回路は、両方のキャリア型の、すなわちＰ−チャネ
ルとＮチャネルの両方のトランジスタを含んでいる。そ
のようなトランジスタの一方のキャリア型のものは装置
基板中へ１接形成される。例えば、もし基板がＮ伝導型
にドープされていれば、Ｐ−チャネルトランジスタは基
板中へ直接形成される。しかし逆のキャリア型のトラン
ジスタ、すなわちここではＮ−チャネルトランジスタは
Ｎ型基板内に形成されたＰ型井戸（ウェル）中へ形成さ
れるのが一般的である。
集積回路は、両方のキャリア型の、すなわちＰ−チャネ
ルとＮチャネルの両方のトランジスタを含んでいる。そ
のようなトランジスタの一方のキャリア型のものは装置
基板中へ１接形成される。例えば、もし基板がＮ伝導型
にドープされていれば、Ｐ−チャネルトランジスタは基
板中へ直接形成される。しかし逆のキャリア型のトラン
ジスタ、すなわちここではＮ−チャネルトランジスタは
Ｎ型基板内に形成されたＰ型井戸（ウェル）中へ形成さ
れるのが一般的である。
このような構成のＣＭＯ３集積回路に固有な問題点の１
つは、Ｐ型井戸中のＮ＋型拡散領域が寄生的な縦型ＮＰ
Ｎバイポーラトランジスタを構成しつるということであ
る。同様にＰ”型井戸に隣接するＰ 型拡散領域は、寄
生的な横型ＰＮＰバイポーラトランジスタを構成しつる
。この場合、装置の基板はＰＮＰｖＪ生装置の各々に対
する共通的ベースとして作用し、ＮＰＮ寄生トランジス
タに対しては共通的コレクタとして作用する。
つは、Ｐ型井戸中のＮ＋型拡散領域が寄生的な縦型ＮＰ
Ｎバイポーラトランジスタを構成しつるということであ
る。同様にＰ”型井戸に隣接するＰ 型拡散領域は、寄
生的な横型ＰＮＰバイポーラトランジスタを構成しつる
。この場合、装置の基板はＰＮＰｖＪ生装置の各々に対
する共通的ベースとして作用し、ＮＰＮ寄生トランジス
タに対しては共通的コレクタとして作用する。
特定の状況下においては、ＰＮＰトランジスタのベース
−エミッタ接合は順方向バイアスされて、ＰＮＰトラン
ジスタばかりか近辺のＮＰＮ寄生トランジスタをも励起
する。２つのそのような励起されたトランジスタでもっ
てシリコン制御整ｍ２ｇ（ＳＣＲ）が構成され、初期に
ＰＮＰトランジスタのベース−エミッタ接合を順方向バ
イアスした状況が取り除かれた後も、そのＳＣＲはター
ンオンしたままとなる。この状態はしばしば「ラッチア
ップ」と呼ばれ、装置の電源から望ましからざる大電流
を引き出し、装置の破壊につながることがある。
−エミッタ接合は順方向バイアスされて、ＰＮＰトラン
ジスタばかりか近辺のＮＰＮ寄生トランジスタをも励起
する。２つのそのような励起されたトランジスタでもっ
てシリコン制御整ｍ２ｇ（ＳＣＲ）が構成され、初期に
ＰＮＰトランジスタのベース−エミッタ接合を順方向バ
イアスした状況が取り除かれた後も、そのＳＣＲはター
ンオンしたままとなる。この状態はしばしば「ラッチア
ップ」と呼ばれ、装置の電源から望ましからざる大電流
を引き出し、装置の破壊につながることがある。
ラッチアップを防止しようという従来の試みの多くは、
主として、配線や基板や井戸等の電流経路の抵抗を減す
ることに向けられてきた。更に、横型及び縦型寄生バイ
ポーラトランジスタの利得は各種のプロセス技術によっ
て減することができ、それによってＳＣＲ構造の不注意
な励起の可能性を減することもできる。例えば、保護リ
ングは基板中の少数キャリアの数を減することができ、
それによって寄生横型トランジスタの等価的利得（β）
を減することができる。しかしながら、装置中に大きい
過渡的１ｉ流が存在するときには、これらの従来技術は
しばしば各種の応用に適用するには不十分かまたは不適
当であることが明らかとなってきた。
主として、配線や基板や井戸等の電流経路の抵抗を減す
ることに向けられてきた。更に、横型及び縦型寄生バイ
ポーラトランジスタの利得は各種のプロセス技術によっ
て減することができ、それによってＳＣＲ構造の不注意
な励起の可能性を減することもできる。例えば、保護リ
ングは基板中の少数キャリアの数を減することができ、
それによって寄生横型トランジスタの等価的利得（β）
を減することができる。しかしながら、装置中に大きい
過渡的１ｉ流が存在するときには、これらの従来技術は
しばしば各種の応用に適用するには不十分かまたは不適
当であることが明らかとなってきた。
［発明の要約１
本発明の１つの目的は、ラッチアップの発生が本質的に
排除された集積回路を得ることである。
排除された集積回路を得ることである。
このことは、ＳＣＲ構造の寄生トランジスタのうちのす
くなくとも１つについてベース−エミッタ接合をモニタ
し、そのベース−エミッタ接合のバイアスを制御して、
そのベース−エミッタ接合が常に逆方向バイアスあるい
は限られた程度の順方向バイアスに留まるようにするこ
とによって達成される。以下に説明される具体例におい
ては、比較器回路が設けられて、ＳＣＲ作用に関与する
とみられる寄生横型トランジスタの１個または複数個の
ベース−エミッタ接合に隣接する基板の電位を’ｉｔｒ
ｍ’ｉｘ圧と比較している。基板電圧が電源電圧に対し
てあらかじめ定められた値以下に降下した場合には、基
板電圧のそれ以上の降下を阻止するための修正操作が施
こされる。例えば１個または複数個のスイッチを流れる
ｆ４ｙｌを制限して、寄生トランジスタが導通しないこ
とが保証されるレベルにまで基板電圧が回復するように
する。また、回路の一部をしゃ断して基板を流れる電流
をＩＩＩ限することもできる。このようにして、横型ト
ランジスタのベース−エミッタ接合はトランジスタをタ
ーンオンするに十分なまでに順方向バイアスされること
が許容されないので、５ＣＲＩＩＪ造の励起が効果的に
防止され、またラッチアップ状態の励起が防止される。
くなくとも１つについてベース−エミッタ接合をモニタ
し、そのベース−エミッタ接合のバイアスを制御して、
そのベース−エミッタ接合が常に逆方向バイアスあるい
は限られた程度の順方向バイアスに留まるようにするこ
とによって達成される。以下に説明される具体例におい
ては、比較器回路が設けられて、ＳＣＲ作用に関与する
とみられる寄生横型トランジスタの１個または複数個の
ベース−エミッタ接合に隣接する基板の電位を’ｉｔｒ
ｍ’ｉｘ圧と比較している。基板電圧が電源電圧に対し
てあらかじめ定められた値以下に降下した場合には、基
板電圧のそれ以上の降下を阻止するための修正操作が施
こされる。例えば１個または複数個のスイッチを流れる
ｆ４ｙｌを制限して、寄生トランジスタが導通しないこ
とが保証されるレベルにまで基板電圧が回復するように
する。また、回路の一部をしゃ断して基板を流れる電流
をＩＩＩ限することもできる。このようにして、横型ト
ランジスタのベース−エミッタ接合はトランジスタをタ
ーンオンするに十分なまでに順方向バイアスされること
が許容されないので、５ＣＲＩＩＪ造の励起が効果的に
防止され、またラッチアップ状態の励起が防止される。
これら及びその他の目的と、特徴点は、以下の図面を参
照した詳細な説明からより明らかになるであろう。
照した詳細な説明からより明らかになるであろう。
［実施例］
第１図はラッチアップを起こしやすい、スイッチを備え
たコンデンサ回路１ｏを示している。この回路１０は、
他の型の回路でもラッチアップを起こすことがあること
を例示する目的で示されたものである。この回路１０は
コンデンサＣを含み、それは一端を入力Ｐ−チャネルト
ランジスタスイッチ１２によって電源入力ライン１４へ
つながれている。Ｎ−チャネルトランジスタスイッチ１
６がコンデンサＣの他端をアースへつないでいる。
たコンデンサ回路１ｏを示している。この回路１０は、
他の型の回路でもラッチアップを起こすことがあること
を例示する目的で示されたものである。この回路１０は
コンデンサＣを含み、それは一端を入力Ｐ−チャネルト
ランジスタスイッチ１２によって電源入力ライン１４へ
つながれている。Ｎ−チャネルトランジスタスイッチ１
６がコンデンサＣの他端をアースへつないでいる。
トランジスタ１２と１６が両方共ターンオンした時には
、入力電源がコンデン＋ｊＣの両端へ印加され、回路の
他の部分（図示されていない）によって使用するために
蓄えられる。
、入力電源がコンデン＋ｊＣの両端へ印加され、回路の
他の部分（図示されていない）によって使用するために
蓄えられる。
第２図と第３図は、第１図のスイッチを備えたコンデン
サ回路１０を組込んだ東積回路装Ｍ２０の模式的外観図
である。ここに示されたように、この装置２０はＮ−型
基板２２と、基板２２内に形成されたＮ＋＋電極領域２
４を有している。
サ回路１０を組込んだ東積回路装Ｍ２０の模式的外観図
である。ここに示されたように、この装置２０はＮ−型
基板２２と、基板２２内に形成されたＮ＋＋電極領域２
４を有している。
Ｐ−チャネルトランジスタ１２はＮ−型基板２２内に形
成されたＰ 型ソース拡散領域２６を含んでいる。Ｎ−
型基板内に形成され、ソース領域２６から離れた第２の
Ｐ＋型拡散領域２８はＰ−チャネルトランジスタ１２の
ドレインとして働く。
成されたＰ 型ソース拡散領域２６を含んでいる。Ｎ−
型基板内に形成され、ソース領域２６から離れた第２の
Ｐ＋型拡散領域２８はＰ−チャネルトランジスタ１２の
ドレインとして働く。
被覆絶縁体とゲート層はわかりゃすいように省略しであ
る。第３のＰ＋型拡敢領域３ｏが電極３２と配Ｉ２３４
によって入力電源へつながれている。
る。第３のＰ＋型拡敢領域３ｏが電極３２と配Ｉ２３４
によって入力電源へつながれている。
配線３４はまた３５においてＮ＋型Ｔｉ電極域に接し、
基板を電源へつないでいる。領域３０はこの回路の別の
部分の別のＰ−チャネルトランジスタ３６のソース領域
である。
基板を電源へつないでいる。領域３０はこの回路の別の
部分の別のＰ−チャネルトランジスタ３６のソース領域
である。
Ｎ−チャネルトランジスタ１６は、Ｎ−型基板２２内に
形成されたＰ−型井戸４２の内に形成された第１のＮ＋
型トドレイン拡散領域４ｏ含んでいる。Ｐ−型井戸４２
内に形成されてドレイン領域４０から離れであるＮ＋＋
拡散領１ｉ１４４はトランジスタ１６のソース領域とし
て働く。コンデンサＣ（装置ｆ２０の外部）の一端は電
極５ｏによって、トランジスタ１２のドレイン領域２８
へつながれている。コンデンサＣのもう一方の端子は同
様な電極５２によってトランジスタ１６のドレイン領域
４０へつながれている。トランジスタ１６のソースは電
極５４によってアースへつながれている。最後に、電源
電圧への配線１４は５６と５８において各々トランジス
タ１２のソース領域２６とＮ＋型領領域２４つながって
いる。
形成されたＰ−型井戸４２の内に形成された第１のＮ＋
型トドレイン拡散領域４ｏ含んでいる。Ｐ−型井戸４２
内に形成されてドレイン領域４０から離れであるＮ＋＋
拡散領１ｉ１４４はトランジスタ１６のソース領域とし
て働く。コンデンサＣ（装置ｆ２０の外部）の一端は電
極５ｏによって、トランジスタ１２のドレイン領域２８
へつながれている。コンデンサＣのもう一方の端子は同
様な電極５２によってトランジスタ１６のドレイン領域
４０へつながれている。トランジスタ１６のソースは電
極５４によってアースへつながれている。最後に、電源
電圧への配線１４は５６と５８において各々トランジス
タ１２のソース領域２６とＮ＋型領領域２４つながって
いる。
第３図から最もよくわかるように、トランジスタ１６の
ソース領域４４はＰ−型井戸４２の下側部分と基板２２
と共に、６０で影で示したような寄生縦型ＮＰＮバイポ
ーラトランジスタを構成することができる。更に、Ｐ＋
型ソース領域３０は隣接する基板２２とＰ−型井戸４２
と共に６２で影で示したような寄生横型ＰＮＰバイポー
ラトランジスタを構成することができる。このようにＰ
−型井戸４２は寄生ＮＰＮトランジスタ６０のベースと
、寄生ＰＮＰトランジスタ６２のコレクタとの両方の働
きをすることができる。同様にして、基板２２は寄生Ｐ
ＮＰトランジスタ６２のベースと、寄生ＮＰＮトランジ
スタ６２のコレクタの両方の働きをすることができる。
ソース領域４４はＰ−型井戸４２の下側部分と基板２２
と共に、６０で影で示したような寄生縦型ＮＰＮバイポ
ーラトランジスタを構成することができる。更に、Ｐ＋
型ソース領域３０は隣接する基板２２とＰ−型井戸４２
と共に６２で影で示したような寄生横型ＰＮＰバイポー
ラトランジスタを構成することができる。このようにＰ
−型井戸４２は寄生ＮＰＮトランジスタ６０のベースと
、寄生ＰＮＰトランジスタ６２のコレクタとの両方の働
きをすることができる。同様にして、基板２２は寄生Ｐ
ＮＰトランジスタ６２のベースと、寄生ＮＰＮトランジ
スタ６２のコレクタの両方の働きをすることができる。
このようにつながれで、寄生トランジスタ６０と６２は
シリコン制御整流器（ＳＣＲ）構造を構成することがで
きる。基板がＮ型でなくＰ型の場合には、寄生のＮＰＮ
トランジスタとＰＮＰトランジスタの配置は逆になる。
シリコン制御整流器（ＳＣＲ）構造を構成することがで
きる。基板がＮ型でなくＰ型の場合には、寄生のＮＰＮ
トランジスタとＰＮＰトランジスタの配置は逆になる。
基板２２は、電源電圧電極３５に隣接して終端する基板
電流系路７０に対してＲと記した固ｕｂ 有の抵抗を有している。電ＩＧ！電Ｊ工電極５８に隣接
して終端する第２の電流経路７２は固有の抵抗”ｓｕｂ
を有している。電源電圧入力ライン１４にも固有の抵抗
Ｒ５があるので、電極５８に隣接する基板の電圧は入力
ライン１４がらトランジスタスイッチ１２へ流れるＮｌ
によって影響される。
電流系路７０に対してＲと記した固ｕｂ 有の抵抗を有している。電ＩＧ！電Ｊ工電極５８に隣接
して終端する第２の電流経路７２は固有の抵抗”ｓｕｂ
を有している。電源電圧入力ライン１４にも固有の抵抗
Ｒ５があるので、電極５８に隣接する基板の電圧は入力
ライン１４がらトランジスタスイッチ１２へ流れるＮｌ
によって影響される。
特定の状況下では、十分大きい過渡的Ｍ流が流れること
によって、基板の電位を下げ、ベース−エミッタ接合を
十分に順方向バイアスし寄生ＰＮＰバイポーラトランジ
スタ６２をターンオンさせることがある。この場合には
次に寄生ＰＮＰトランジスタ６２がＳＣＲ構造の寄生Ｎ
ＰＮトランジスタ６０をターンオンさせる。寄生ＳＣＲ
がターンオンすると、横型トランジスタ６２を最初ター
ンオンさせた過渡的電流条件がもはや存在しなくなって
も、このＳＣＲはターンオンしたままに残る。
によって、基板の電位を下げ、ベース−エミッタ接合を
十分に順方向バイアスし寄生ＰＮＰバイポーラトランジ
スタ６２をターンオンさせることがある。この場合には
次に寄生ＰＮＰトランジスタ６２がＳＣＲ構造の寄生Ｎ
ＰＮトランジスタ６０をターンオンさせる。寄生ＳＣＲ
がターンオンすると、横型トランジスタ６２を最初ター
ンオンさせた過渡的電流条件がもはや存在しなくなって
も、このＳＣＲはターンオンしたままに残る。
この結果、この装置２０は過大な吊の電力を引出し、装
置の破壊につなげることが考えられる。
置の破壊につなげることが考えられる。
ラッチアップを防止する従来の一つの方法は、例えば配
線ラインの太さを大きくすることで配線抵抗を減するこ
とであった。しかしこの方法は、常に実用的とは限らず
、特に空間が貴重な場合には利用できない。更に、局部
的な基板電位は常に配線を流れる電流によって影響され
るというわｔノでなく、基板自体あるいは拡散井戸を流
れる電流によっても影響される。そのような場合には、
ドーピングによってそのような電流経路の抵抗を減する
試みがなされた。更に別の方法は寄生トランジスタの利
得βを減するために保護リングや他の手段を用いるもの
である。しかし、これらの方法はラッチアップ発生を阻
止するのに常に有効であるわけではなく、また多くの応
用例において常に実用的であるわけでもない。
線ラインの太さを大きくすることで配線抵抗を減するこ
とであった。しかしこの方法は、常に実用的とは限らず
、特に空間が貴重な場合には利用できない。更に、局部
的な基板電位は常に配線を流れる電流によって影響され
るというわｔノでなく、基板自体あるいは拡散井戸を流
れる電流によっても影響される。そのような場合には、
ドーピングによってそのような電流経路の抵抗を減する
試みがなされた。更に別の方法は寄生トランジスタの利
得βを減するために保護リングや他の手段を用いるもの
である。しかし、これらの方法はラッチアップ発生を阻
止するのに常に有効であるわけではなく、また多くの応
用例において常に実用的であるわけでもない。
本発明の一つの面において、ラップ−アップは、電源と
基板電極５８との間に（影で示した）第２の配線７６を
設け、ライン５８′を除去することで防止することがで
きる。特に、第２の配線７６は基板を通ってトランジス
タ１２のソース領域２６へ流れる電流を阻止する。更に
、基板とＰ−チャネルソース領域２６の電位は互に独立
である。
基板電極５８との間に（影で示した）第２の配線７６を
設け、ライン５８′を除去することで防止することがで
きる。特に、第２の配線７６は基板を通ってトランジス
タ１２のソース領域２６へ流れる電流を阻止する。更に
、基板とＰ−チャネルソース領域２６の電位は互に独立
である。
最小のｉｉ流を運ぶ配Ｉ！７６は、大きい過渡的電流が
配ＩＩ！１４を流れることによってソース領域２６で引
き起こす電圧降下の影響をこうむらない。従って、基板
は本質的に電ＷＡ電圧に留まり、ＰＮＰトランジスタ６
２のターンオンおよびそれによるラッチアップを防止す
る。
配ＩＩ！１４を流れることによってソース領域２６で引
き起こす電圧降下の影響をこうむらない。従って、基板
は本質的に電ＷＡ電圧に留まり、ＰＮＰトランジスタ６
２のターンオンおよびそれによるラッチアップを防止す
る。
次に第４図と第５図を参照すると、本発明の別の実施例
に従う、スイッチを備えたコンデンサ回路が一般的に１
００で示されている。この回路１００は、励起されると
思われるＳＣＲ構造に隣接する基板の電位をモニタして
、５ＣＲＩＩ３１３ｉのターンオンを阻止する適切な修
正操作を滴こすことによって、ラッチアップを回避して
いる。そのような方法は、上述のような付加的な配線が
実用的でないかもしくはラッチアップを阻止するのに有
効でない場合に、適用される。
に従う、スイッチを備えたコンデンサ回路が一般的に１
００で示されている。この回路１００は、励起されると
思われるＳＣＲ構造に隣接する基板の電位をモニタして
、５ＣＲＩＩ３１３ｉのターンオンを阻止する適切な修
正操作を滴こすことによって、ラッチアップを回避して
いる。そのような方法は、上述のような付加的な配線が
実用的でないかもしくはラッチアップを阻止するのに有
効でない場合に、適用される。
例示された実施例において、回路１００は入力用ｉｌｌ
電圧へつながれた非反転入力と、電極１０４によって基
板２２へつながれた反転入力とを有する比較器１０２を
含んでいる（第５図）。比較器１０２は横型寄生トラン
ジスタのベース−エミッタ接合にかかる電位差をモニタ
し、このベース−エミッタ電圧があらかじめ定められた
値以上に順方向バイアスされないように、出力１０６へ
より正のあるいは論理１の出力信号を供給する。例示し
た実施例において、このあらかじめ定められた値は０．
４ボルトに選ばれ、比較器１０２はＰＮＰトランジスタ
６２が導通点に近づいていることを示すためのより正の
出力を供給する。より正の出力はここでは［論理１Ｊ状
態として定義される。
電圧へつながれた非反転入力と、電極１０４によって基
板２２へつながれた反転入力とを有する比較器１０２を
含んでいる（第５図）。比較器１０２は横型寄生トラン
ジスタのベース−エミッタ接合にかかる電位差をモニタ
し、このベース−エミッタ電圧があらかじめ定められた
値以上に順方向バイアスされないように、出力１０６へ
より正のあるいは論理１の出力信号を供給する。例示し
た実施例において、このあらかじめ定められた値は０．
４ボルトに選ばれ、比較器１０２はＰＮＰトランジスタ
６２が導通点に近づいていることを示すためのより正の
出力を供給する。より正の出力はここでは［論理１Ｊ状
態として定義される。
第１図のトランジスタスイッチ１２を置き換えて、第４
図と第５図の回路１００は、第５図に共通のＰ＋型ドレ
イン拡散領域１１４を共用ように示された１対の並列Ｐ
−チャネルトランジスタスイッチ１１０と１１２を有し
ている。このトランジスタスイッチ１１０と１１２はそ
れぞれ別々のソース拡散領域１１６と１１８を有してお
り、また別々のゲート電極（図示されていない）を有し
ている。トランジスタスイッチ１１２のゲート電極とソ
ース領域１１８はトランジスタスイッチ１１０のそれら
よりもかなり小さいため、スイッチ１１２はより大きい
等価的直列抵抗を有し、そのためスイッチ１１２を通っ
て流れる電流量は制限される。
図と第５図の回路１００は、第５図に共通のＰ＋型ドレ
イン拡散領域１１４を共用ように示された１対の並列Ｐ
−チャネルトランジスタスイッチ１１０と１１２を有し
ている。このトランジスタスイッチ１１０と１１２はそ
れぞれ別々のソース拡散領域１１６と１１８を有してお
り、また別々のゲート電極（図示されていない）を有し
ている。トランジスタスイッチ１１２のゲート電極とソ
ース領域１１８はトランジスタスイッチ１１０のそれら
よりもかなり小さいため、スイッチ１１２はより大きい
等価的直列抵抗を有し、そのためスイッチ１１２を通っ
て流れる電流量は制限される。
トランジスタスイッチ１１２をターンオンするために、
ライン１２０上の制御信号がトランジスタスイッチ１１
２のゲートへ与えられる。回路１ｏＯは、１つの入力が
比較１１０２の出力１０６へつながれ、第２の入力が制
御信号ライン１２０へつながれたＯＲゲート１２２を含
んでいる。
ライン１２０上の制御信号がトランジスタスイッチ１１
２のゲートへ与えられる。回路１ｏＯは、１つの入力が
比較１１０２の出力１０６へつながれ、第２の入力が制
御信号ライン１２０へつながれたＯＲゲート１２２を含
んでいる。
ＯＲゲート１２２の出力はトランジスタスイッチ１１０
のゲートへつながれている。従って比較器１０２の出力
が論理１へ変化してＰＮＰトランジスタ６２が導通点に
近づいていることを表示した時は、ＯＲゲート１２２の
出力もまた論理１出力となり、従って制御信号をトラン
ジスタスイッチ１１０のゲートから排除する。このよう
にして、トランジスタスイッチ１１０は停止され、その
ためより小さいスイッチ１１２のみでコンデンサＣの充
電がつづけられる。この結果、入力ライン１４を通る′
Ｒ流は大幅に減じ、ライン中の電圧降下および寄生トラ
ンジスタのベース−エミッタ領域間の電圧降下を減少さ
せ、それによって横型ＰＮＰ寄生トランジスタによる導
通を阻止する。
のゲートへつながれている。従って比較器１０２の出力
が論理１へ変化してＰＮＰトランジスタ６２が導通点に
近づいていることを表示した時は、ＯＲゲート１２２の
出力もまた論理１出力となり、従って制御信号をトラン
ジスタスイッチ１１０のゲートから排除する。このよう
にして、トランジスタスイッチ１１０は停止され、その
ためより小さいスイッチ１１２のみでコンデンサＣの充
電がつづけられる。この結果、入力ライン１４を通る′
Ｒ流は大幅に減じ、ライン中の電圧降下および寄生トラ
ンジスタのベース−エミッタ領域間の電圧降下を減少さ
せ、それによって横型ＰＮＰ寄生トランジスタによる導
通を阻止する。
このようにＳＣＲ構造はターンオンすることを許容され
ず、それにより発生するラッチアップは阻止される。
ず、それにより発生するラッチアップは阻止される。
基板の電位が一旦十分上昇して比較器１０２の出力を変
化させると、トランジスタスイッチ１１０は再び励起さ
れ、スイッチ１１０はトランジスタスイッチ１１２と並
列にコンデンサＣを充電し始める。しかしこの時点まで
に、トランジスタスイッチ１１０の停止を開始させた過
渡的状態は終了しているであろう。もしそうでなければ
、比較器１０２とＯＲゲート１２２は、過渡的電流状態
がもはや存在しなくなるまでトランジスタスイッチ１１
０を停止させつづけるであろう。
化させると、トランジスタスイッチ１１０は再び励起さ
れ、スイッチ１１０はトランジスタスイッチ１１２と並
列にコンデンサＣを充電し始める。しかしこの時点まで
に、トランジスタスイッチ１１０の停止を開始させた過
渡的状態は終了しているであろう。もしそうでなければ
、比較器１０２とＯＲゲート１２２は、過渡的電流状態
がもはや存在しなくなるまでトランジスタスイッチ１１
０を停止させつづけるであろう。
上述のことから、ＰＮＰトランジスタ６２のベース−エ
ミッタ接合は通常は逆方向バイアスか、零バイアスまた
は限定された程度に順方向にバイアスされることが許容
される。比較器１０２の目的は、寄生トランジスタを導
通させるような過度の順方向バイアスを阻止することで
ある。例示された実施例においては、導通は０．６Ｖの
順方向バイアスで発生するとみられる。従って、比較器
は０．４Ｖの順方向バイアス値でトリップするように選
ばれており、これによって０．２Ｖの裕度が得られる。
ミッタ接合は通常は逆方向バイアスか、零バイアスまた
は限定された程度に順方向にバイアスされることが許容
される。比較器１０２の目的は、寄生トランジスタを導
通させるような過度の順方向バイアスを阻止することで
ある。例示された実施例においては、導通は０．６Ｖの
順方向バイアスで発生するとみられる。従って、比較器
は０．４Ｖの順方向バイアス値でトリップするように選
ばれており、これによって０．２Ｖの裕度が得られる。
比較器１０２へ０．４Ｖの入力オフセットを与えること
は数多くのよく知られた方法で行うことができる。その
中には適切な大きさの入力トランジスタを選ぶことく第
９図）、あるいは選択的に注入を行って入力トランジス
タのＭＯ８Ｌきい値を変化させることなどの方法が含ま
れる。
は数多くのよく知られた方法で行うことができる。その
中には適切な大きさの入力トランジスタを選ぶことく第
９図）、あるいは選択的に注入を行って入力トランジス
タのＭＯ８Ｌきい値を変化させることなどの方法が含ま
れる。
更に注意すべきことは、上述の装置において、基板は直
接的に入力電源へつながれていることである。この回路
例が本発明の敗多くの特徴の良い例示である一方で、多
くの応用途においてモノリシック基板は低インピーダン
ス電源へ直接的にはつながれていないことが認められる
。
接的に入力電源へつながれていることである。この回路
例が本発明の敗多くの特徴の良い例示である一方で、多
くの応用途においてモノリシック基板は低インピーダン
ス電源へ直接的にはつながれていないことが認められる
。
以下の例は、電源供給回路とＭＯＳメモリ中で一般的に
出会う、浮遊基板を有する装置への本発明の応用を示し
ている。次に第６図を参照すると、本発明の第２の実施
例に従って修正された、ラッチアップ防止のための２重
電荷ポンプ回路が示されている。一般に２００で示され
た２重電荷ポンプ回路はＰ−型井戸ＣＭＯＳプロセスを
用いて集積回路（ＩＣ）の一部分として作製され、正の
入力型！ｌＡ電圧の２倍の正の電源電圧を供給する電荷
ポンプ回路２０１を含んでいる。更に、２倍の電圧は第
２の電荷ポンプ回路２０３によって反転されて入力電源
電圧の２倍の大きさの負の電源電圧を供給する。
出会う、浮遊基板を有する装置への本発明の応用を示し
ている。次に第６図を参照すると、本発明の第２の実施
例に従って修正された、ラッチアップ防止のための２重
電荷ポンプ回路が示されている。一般に２００で示され
た２重電荷ポンプ回路はＰ−型井戸ＣＭＯＳプロセスを
用いて集積回路（ＩＣ）の一部分として作製され、正の
入力型！ｌＡ電圧の２倍の正の電源電圧を供給する電荷
ポンプ回路２０１を含んでいる。更に、２倍の電圧は第
２の電荷ポンプ回路２０３によって反転されて入力電源
電圧の２倍の大きさの負の電源電圧を供給する。
そのようなＰ−型井戸ＣＭＯＳ回路中の倍化回路は、通
常浮遊基板を有している。それは回路が動作を開始した
ら基板電位が供給電圧に対して変化しなければならない
のが普通だからである。基板は装置に対して共通となっ
ているので、基板電位の変化の効果を分離することは困
難である。この結果、もし基板電位が最も正の電源電位
よりも下がったら、ラッチアップが起りうる。
常浮遊基板を有している。それは回路が動作を開始した
ら基板電位が供給電圧に対して変化しなければならない
のが普通だからである。基板は装置に対して共通となっ
ているので、基板電位の変化の効果を分離することは困
難である。この結果、もし基板電位が最も正の電源電位
よりも下がったら、ラッチアップが起りうる。
他方電圧変換回路はＰ−型井戸ＣＭＯＳ回路中の浮遊井
戸を必要とするのみである。浮遊井戸は互に分離するこ
とが可能であるため課される設計上の＆ｌＪ約はより小
さい。しかし、変換回路は基板上で大きい過渡的電流の
取出し口となりうるため、ラッチアップの機会を大幅に
増大させる。以上により詳しく述べるように、本発明は
、浮遊基板を有する装置においてもラッチアップを排除
することを可能とする。
戸を必要とするのみである。浮遊井戸は互に分離するこ
とが可能であるため課される設計上の＆ｌＪ約はより小
さい。しかし、変換回路は基板上で大きい過渡的電流の
取出し口となりうるため、ラッチアップの機会を大幅に
増大させる。以上により詳しく述べるように、本発明は
、浮遊基板を有する装置においてもラッチアップを排除
することを可能とする。
電荷ポンプ回路２００はＩＣの外部に４個のコンデンサ
ｃ 、ｃ 、ｃ 、Ｃ４を含んでいる。
ｃ 、ｃ 、ｃ 、Ｃ４を含んでいる。
ＩＣのＶ とＧＮＤの端子間に入力電源電圧が印Ｃ
加されると、ＩＣの基板は、初期に充電されていないコ
ンデンサＣ３を通して電源電圧（この例では５ボルト）
まで持上げられる。第１のクロック位相において、入力
電源電圧はＰ−チャネルトランジスタスイッチ２０２と
Ｎ−チャネルトランジスタスイッチ２０４を通して第１
の電荷ポンプ回路２０１のコンデンサＣ１の両端に印加
され、コンデンサＣ１を入力電源電圧へ充電する。トラ
ンジスタスイッチ２０４と２０２はそれぞれｌ＋＋１１
１Ｉ信号Ｂ と８信号対によって制御され、それらの制
御 御信号は第７図のクロック回路２１０によって発せられ
る。クロック回路２１０の出力波形は第８図に示しであ
る。第８図のクロック位相１の間に、制御信号Ｂ１は高
電圧状態をとり、それによって、Ｎ−チャネルトランジ
スタスイッチ２０４をターンオンする。同様に制御信号
Ｂ２はクロック位相１において低電圧状態をとり、Ｐ−
チャネルトランジスタスイッチ２０２をターンオンし、
上述のように、電源電圧を外部コンデンサＣ１の両端へ
印加する。
ンデンサＣ３を通して電源電圧（この例では５ボルト）
まで持上げられる。第１のクロック位相において、入力
電源電圧はＰ−チャネルトランジスタスイッチ２０２と
Ｎ−チャネルトランジスタスイッチ２０４を通して第１
の電荷ポンプ回路２０１のコンデンサＣ１の両端に印加
され、コンデンサＣ１を入力電源電圧へ充電する。トラ
ンジスタスイッチ２０４と２０２はそれぞれｌ＋＋１１
１Ｉ信号Ｂ と８信号対によって制御され、それらの制
御 御信号は第７図のクロック回路２１０によって発せられ
る。クロック回路２１０の出力波形は第８図に示しであ
る。第８図のクロック位相１の間に、制御信号Ｂ１は高
電圧状態をとり、それによって、Ｎ−チャネルトランジ
スタスイッチ２０４をターンオンする。同様に制御信号
Ｂ２はクロック位相１において低電圧状態をとり、Ｐ−
チャネルトランジスタスイッチ２０２をターンオンし、
上述のように、電源電圧を外部コンデンサＣ１の両端へ
印加する。
次のクロック位相（位相２）において、！ＩＩ ａｌｌ
信号Ｂ と８２は状態を変化し、トランジスタスイッチ
２０２と２０４はターンオフする。また一対のＰ−チャ
ネルトランジスタ２１２と２１４が第７図のクロック回
路２１０の制御信号Ａ２によってターンオンし、コンデ
ンサＣ１を入力Ｔｉｍ’ｉＭ圧と直ＩＪノにつなぐ。更
に、コンデンサＣ１上の電圧がコンデンサＣ３の両端に
印加され、基板を通してコンデンサＣ３を充電し多数回
の電荷ポンプサイクルの後に節２１８における基板電位
を入力型ｍｚ圧の２倍に持上げる。このようにして、入
力電源電圧の２倍に等しい電圧が得られ負荷Ｂのような
負荷に対し電力を供給するために使用可能となる。
信号Ｂ と８２は状態を変化し、トランジスタスイッチ
２０２と２０４はターンオフする。また一対のＰ−チャ
ネルトランジスタ２１２と２１４が第７図のクロック回
路２１０の制御信号Ａ２によってターンオンし、コンデ
ンサＣ１を入力Ｔｉｍ’ｉＭ圧と直ＩＪノにつなぐ。更
に、コンデンサＣ１上の電圧がコンデンサＣ３の両端に
印加され、基板を通してコンデンサＣ３を充電し多数回
の電荷ポンプサイクルの後に節２１８における基板電位
を入力型ｍｚ圧の２倍に持上げる。このようにして、入
力電源電圧の２倍に等しい電圧が得られ負荷Ｂのような
負荷に対し電力を供給するために使用可能となる。
第２の電荷ポンプ回路２０３は外部コンデンサＣ２を含
み、このコンデンサは初期には一端を節２１８において
基板へつながれ他端をアースへつながれており、それに
よってコンデンサＣ２は入力電源電圧の２倍に等しい電
圧へ充電される。この接続は、それぞれｖＩ御倍信号８
と８１′によってターンオンさせられるＰ−チャネル
トランジスタ２２０とＮ−チャネルトランジスタ２２２
によって与えられる。次のクロック位相の間、トランジ
スタスイッチ２２０と２２２はターンオフし、一対のＮ
−チャネルトランジスタ２２４と２２６が！ＩＩ ｔｌ
ｌ信号Ａ１によってターンオンさせられ、コンデンサＣ
と０４を並列にアースとＶ−との間へ接続し、リザーバ
コンデンサＣ４をＶ−節において入力電源電圧の負の２
倍（−２ｖｃＣ）へ充電する。この負の電源電圧は負荷
Ａへ電力供給するのに使用できる。
み、このコンデンサは初期には一端を節２１８において
基板へつながれ他端をアースへつながれており、それに
よってコンデンサＣ２は入力電源電圧の２倍に等しい電
圧へ充電される。この接続は、それぞれｖＩ御倍信号８
と８１′によってターンオンさせられるＰ−チャネル
トランジスタ２２０とＮ−チャネルトランジスタ２２２
によって与えられる。次のクロック位相の間、トランジ
スタスイッチ２２０と２２２はターンオフし、一対のＮ
−チャネルトランジスタ２２４と２２６が！ＩＩ ｔｌ
ｌ信号Ａ１によってターンオンさせられ、コンデンサＣ
と０４を並列にアースとＶ−との間へ接続し、リザーバ
コンデンサＣ４をＶ−節において入力電源電圧の負の２
倍（−２ｖｃＣ）へ充電する。この負の電源電圧は負荷
Ａへ電力供給するのに使用できる。
第６図の集積回路２００はＮ型基板を有している。回８
２００のＮ−チャネルトランジスタ２０４．２２２，２
２４，２２６はＰ−型井戸中に形成される。各Ｎ型拡散
領域は下層のＰ−型井戸及び基板と共に、既に述べたよ
うに電位的に縦型寄生ＮＰＮバイポーラトランジスタを
構成できる。
２００のＮ−チャネルトランジスタ２０４．２２２，２
２４，２２６はＰ−型井戸中に形成される。各Ｎ型拡散
領域は下層のＰ−型井戸及び基板と共に、既に述べたよ
うに電位的に縦型寄生ＮＰＮバイポーラトランジスタを
構成できる。
そのような寄生ＮＰＮトランジスタの１つを２４０で影
で示しである。同様に、各Ｐ＋型拡散領域は隣接の基板
及び近辺のＰ 型井戸と共に電位的に横型寄生ＰＮＰト
ランジスタを形成できる。これは例えば２４２に影で示
しである。
で示しである。同様に、各Ｐ＋型拡散領域は隣接の基板
及び近辺のＰ 型井戸と共に電位的に横型寄生ＰＮＰト
ランジスタを形成できる。これは例えば２４２に影で示
しである。
上で述べたように、集積回路２００の基板は固定電源電
圧へ直接的につながっておらず、また「固定配線」され
ていない。従って、基板電位は一般的には回路動作によ
って支配される。例えば、第２の電荷ポンプのコンデン
サＣ２が第１の電荷ポンプのコンデンサＣ３よりも大き
ければ、第２の電荷ポンプは第１の電気ポンプから過大
な電流を引出すことができ、基板電位を危険なしレベル
にまで下げてしまう。同様に負荷Ｂは第１の電荷ポンプ
に過大な負荷をかけることができる。この状態は、もし
リザーバコンデンサＣ２とＣ４がそれらの完全充電に達
していなければ、実際には起動時に発生する。
圧へ直接的につながっておらず、また「固定配線」され
ていない。従って、基板電位は一般的には回路動作によ
って支配される。例えば、第２の電荷ポンプのコンデン
サＣ２が第１の電荷ポンプのコンデンサＣ３よりも大き
ければ、第２の電荷ポンプは第１の電気ポンプから過大
な電流を引出すことができ、基板電位を危険なしレベル
にまで下げてしまう。同様に負荷Ｂは第１の電荷ポンプ
に過大な負荷をかけることができる。この状態は、もし
リザーバコンデンサＣ２とＣ４がそれらの完全充電に達
していなければ、実際には起動時に発生する。
もし基板電位が入力機ｍ電圧以下に下がると、寄生ＰＮ
Ｐトランジスタ２４２のベース−エミッタ接合はトラン
ジスタ２４２をターンオンする程度に順方向バイアスさ
れつる。ＰＮＰとＮＰＮの寄生トランジスタ２４２．２
４０は互に共用する基板とＰ−型井戸によってむすばれ
ているため、ＮＰＮトランジスタ２４０もまたターンオ
ンされ、結果としてＳＣＲ構造のラッチアップを発生す
る。
Ｐトランジスタ２４２のベース−エミッタ接合はトラン
ジスタ２４２をターンオンする程度に順方向バイアスさ
れつる。ＰＮＰとＮＰＮの寄生トランジスタ２４２．２
４０は互に共用する基板とＰ−型井戸によってむすばれ
ているため、ＮＰＮトランジスタ２４０もまたターンオ
ンされ、結果としてＳＣＲ構造のラッチアップを発生す
る。
ＳＣＲがラッチアップを起こすのを阻止するために、本
発明に従って、寄生ＰＮＰトランジスタ２４２のベース
−エミッタ接合のバイアスを七二りするために比較器２
６０を設けである。特に、比較器２６０は入力電源電圧
端？ Ｖ ｃｃへつながる反転入力とＩＣ端子Ｖ＋を通
して基板へつながる非反転入力を有している。比較器２
６０の出力２６２は負荷Ｂと基板節２１８との間のＭＯ
８ＦＥＴスイッチ２６４の入力へ与えられる。
発明に従って、寄生ＰＮＰトランジスタ２４２のベース
−エミッタ接合のバイアスを七二りするために比較器２
６０を設けである。特に、比較器２６０は入力電源電圧
端？ Ｖ ｃｃへつながる反転入力とＩＣ端子Ｖ＋を通
して基板へつながる非反転入力を有している。比較器２
６０の出力２６２は負荷Ｂと基板節２１８との間のＭＯ
８ＦＥＴスイッチ２６４の入力へ与えられる。
基板の電位が入力機＋１１ｆｉ圧から０．４ｖより下が
らないかぎり、比較器２６０の出力２６２は論理１状態
に留まり、これによりスイッチ２６４をターンオンし、
負荷Ｂを基板節２１８へつなぐ。しかし、基板の電位が
この値よりも下がると、比較器２６０はその出力を変化
させて、スイッチをターンオフさせ、それによって負荷
Ｂを基板及びコンデンサＣ３から切り離すことになりつ
る。
らないかぎり、比較器２６０の出力２６２は論理１状態
に留まり、これによりスイッチ２６４をターンオンし、
負荷Ｂを基板節２１８へつなぐ。しかし、基板の電位が
この値よりも下がると、比較器２６０はその出力を変化
させて、スイッチをターンオフさせ、それによって負荷
Ｂを基板及びコンデンサＣ３から切り離すことになりつ
る。
比較器２６０の出力２６２はまたインバータ２６６によ
ってＯＲゲート２６８の１人力へつながれている。ＯＲ
ゲート２６８の他の人力へは第７図のクロック回路２１
０からの制御信号Ｂ２が与えられている。再び、基板の
電位が臨界値以上に留まる限り、制御信号Ｂ２はＯＲゲ
ート２６８を通って（Ｂ’のように）伝達され、トラン
ジスタスイッチ２２０のゲートへ与えられる。しかし、
ＰＮＰ寄生トランジスタ２４２の切迫した過大順方向バ
イアスを表わす比較器２６０の論理Ｏ出力はＯＲゲート
２６８に作用してＰ−チャネルトランジスタスイッチ２
２０への制御信＠Ｂ２の供給を阻止させる。こうしてト
ランジスタスイッチ２２０はターンオンを許容されず、
第２の電荷ポンプ回路２０２を停止させ、第２の電荷ポ
ンプのコンデンサＣ２による基板とコンデンサｃ３がら
の電流の取出しを阻止する。基板の電位が十分上昇して
比較器２６０の論理出力が１となるまでは、第２の電荷
ポンプ回路２０２は停止したままで、負荷Ｂは切離され
たままに留まる。このように、寄生ＰＮＰトランジスタ
の不注意な過度の順方向バイアスとそれによる寄生ＳＣ
Ｒ構造のターンオンの回避が得られる。この回路の他の
部分あるいは他の回路のラッチアップの危険性が許容で
きなルＸ程度に高いと見積られる回路には、同様な比較
器とそれに対応する論理回路を加えることができる。
ってＯＲゲート２６８の１人力へつながれている。ＯＲ
ゲート２６８の他の人力へは第７図のクロック回路２１
０からの制御信号Ｂ２が与えられている。再び、基板の
電位が臨界値以上に留まる限り、制御信号Ｂ２はＯＲゲ
ート２６８を通って（Ｂ’のように）伝達され、トラン
ジスタスイッチ２２０のゲートへ与えられる。しかし、
ＰＮＰ寄生トランジスタ２４２の切迫した過大順方向バ
イアスを表わす比較器２６０の論理Ｏ出力はＯＲゲート
２６８に作用してＰ−チャネルトランジスタスイッチ２
２０への制御信＠Ｂ２の供給を阻止させる。こうしてト
ランジスタスイッチ２２０はターンオンを許容されず、
第２の電荷ポンプ回路２０２を停止させ、第２の電荷ポ
ンプのコンデンサＣ２による基板とコンデンサｃ３がら
の電流の取出しを阻止する。基板の電位が十分上昇して
比較器２６０の論理出力が１となるまでは、第２の電荷
ポンプ回路２０２は停止したままで、負荷Ｂは切離され
たままに留まる。このように、寄生ＰＮＰトランジスタ
の不注意な過度の順方向バイアスとそれによる寄生ＳＣ
Ｒ構造のターンオンの回避が得られる。この回路の他の
部分あるいは他の回路のラッチアップの危険性が許容で
きなルＸ程度に高いと見積られる回路には、同様な比較
器とそれに対応する論理回路を加えることができる。
り０ツク制御信号Ａ 、Ａ 、Ｂ 、Ｂ２を発生
するための第７図のクロック回路２１０はＣＭＯＳフリ
ツブフＯツブ３００を含み、それはクロック入力信号Ｃ
Ｌとじ下を受信し、出力３０２と３０４へそれぞれ出力
信号ＡとＢを発生する。
するための第７図のクロック回路２１０はＣＭＯＳフリ
ツブフＯツブ３００を含み、それはクロック入力信号Ｃ
Ｌとじ下を受信し、出力３０２と３０４へそれぞれ出力
信号ＡとＢを発生する。
制御信号Ａ、Ｂと入力信号ＣＬとの間の関係は第８図に
示されている。
示されている。
制御信号Ａの出力３０２は、第８図に示された制御信号
Ａ１を発生するＣＭＯＳインバータ出力段３０６の入力
へつながれている。第２のＣＭＯＳインバータ出力段３
０８は出力段３０６からＡ１出力信号を受けとり制御信
号Ａ２を発する。この制御信号Ａ２は第８図に示された
ように、本質的に制御信号Ａ１であるが反転されている
。
Ａ１を発生するＣＭＯＳインバータ出力段３０６の入力
へつながれている。第２のＣＭＯＳインバータ出力段３
０８は出力段３０６からＡ１出力信号を受けとり制御信
号Ａ２を発する。この制御信号Ａ２は第８図に示された
ように、本質的に制御信号Ａ１であるが反転されている
。
同様にして、制御信号Ｂ、と８□はそれぞれ出力段３１
０．！＝３１２ニヨツｒｉｌｌｌｌｌ信号８から作り出
される。
０．！＝３１２ニヨツｒｉｌｌｌｌｌ信号８から作り出
される。
次に第９図を参照すると、第６図の比較器回路２６０が
詳細に示されている。この比較器２６０はＮ−チャネル
入力トランジスタ３５２と３５４の差動対を含んでいる
。Ｎ−チャネルトランジスタ３５４のゲートは比較！！
１２６０の非反転（＋）入力を表わし入力電源電圧へつ
ながれている。他方のＮ−チャネル入力トランジスタ３
５２のゲートは反転入力を与え、基板へつながれている
。
詳細に示されている。この比較器２６０はＮ−チャネル
入力トランジスタ３５２と３５４の差動対を含んでいる
。Ｎ−チャネルトランジスタ３５４のゲートは比較！！
１２６０の非反転（＋）入力を表わし入力電源電圧へつ
ながれている。他方のＮ−チャネル入力トランジスタ３
５２のゲートは反転入力を与え、基板へつながれている
。
比較器２６０は更に電流源トランジスタ３５６と、入力
トランジスタ３５２と３５４へそれぞれつながれた一対
の電流ｍａｒ−チャネルトランジスタ３６０と３６２を
含んでいる。節３６６における差動対３５０の出力はＣ
ＭＯＳインバータ出力段３７０のＰ−チャネルトランジ
スタ３６８のゲートへつながれている。インバータ出力
段３７０のＮ−チャネルトランジスタ３７２のゲートは
差動対３５０の電流源トランジスタ３５６のゲートへつ
ながれ、またＮ−チャネルトランジスタ３５６と３７２
へバイアスを与える別のＮ−チャネルトランジスタ３８
０へつながれている。
トランジスタ３５２と３５４へそれぞれつながれた一対
の電流ｍａｒ−チャネルトランジスタ３６０と３６２を
含んでいる。節３６６における差動対３５０の出力はＣ
ＭＯＳインバータ出力段３７０のＰ−チャネルトランジ
スタ３６８のゲートへつながれている。インバータ出力
段３７０のＮ−チャネルトランジスタ３７２のゲートは
差動対３５０の電流源トランジスタ３５６のゲートへつ
ながれ、またＮ−チャネルトランジスタ３５６と３７２
へバイアスを与える別のＮ−チャネルトランジスタ３８
０へつながれている。
動作時には、基板電圧が入力電源電圧よりも高い時は、
比較器は２６２へ高電圧すなわち論理１を出力する。も
し基板の電位が入力電源電圧よりも０．４Ｖまたは任意
の適切なオフセット値以下下がると、比較器は低出力す
なわち論理０を発生し、故障状態を表示する。これに応
答して、第６図の論理回路は第２の電荷ポンプを停止さ
せ、負荷を第１の電荷ポンプから切離し、基板Ｎｌｆが
入力電源電圧以上のレベルへ回復するのを許容する。
比較器は２６２へ高電圧すなわち論理１を出力する。も
し基板の電位が入力電源電圧よりも０．４Ｖまたは任意
の適切なオフセット値以下下がると、比較器は低出力す
なわち論理０を発生し、故障状態を表示する。これに応
答して、第６図の論理回路は第２の電荷ポンプを停止さ
せ、負荷を第１の電荷ポンプから切離し、基板Ｎｌｆが
入力電源電圧以上のレベルへ回復するのを許容する。
これと異なる方法として第４図では、同様な比較器によ
って示された故障状態に応答してトランジスタスイッチ
が停止され電流を減少させる。このようにして、集積回
路中のラッチアップが回避できる。
って示された故障状態に応答してトランジスタスイッチ
が停止され電流を減少させる。このようにして、集積回
路中のラッチアップが回避できる。
もちろん、本発明の修正が各種の点において可能である
ことが、当業者にとって明らかであろう。
ことが、当業者にとって明らかであろう。
い（つかのものはすこし学べば明らかであろうし、他の
ものは電子設計の常識として明らかであろう。
ものは電子設計の常識として明らかであろう。
例えば、ＮＰＮトランジスタのベース−エミッタ接合の
モニタを行うこともできることは明らかであろう。従っ
てもし井戸が寄生トランジスタのベース−エミッタ接合
が形成されるところにあれば、それの電位をモニタして
もよい。更に、本発明はＢ １ＭＯ８装置やシリコン、
ガリウムヒ東、ゲルマニウム作製技術などを用いる装置
に適用することができる。更に、本発明はまた、基板と
井戸が異なる電位の間でスイッチングされるところでは
、誘導性スイッチング技術を用いる回路中に適用するこ
とができる。同様に、供給レール（ｒａｉｌ）を越える
高電圧入力にさらされる回路もまたラッチアップを起こ
すことが考えられる。他の応用としては、不可避的な高
い寄生バイポーラ利得を有する形状と拡散深さをもつ集
積回路が含まれる。更に他の実施例も可能であり、それ
らの設計仕様は特定の応用に依存する。このように、本
発明の範囲は、ここに述べた特定の実施例に制約されず
、特許請求の範囲によってのみ規定される。
モニタを行うこともできることは明らかであろう。従っ
てもし井戸が寄生トランジスタのベース−エミッタ接合
が形成されるところにあれば、それの電位をモニタして
もよい。更に、本発明はＢ １ＭＯ８装置やシリコン、
ガリウムヒ東、ゲルマニウム作製技術などを用いる装置
に適用することができる。更に、本発明はまた、基板と
井戸が異なる電位の間でスイッチングされるところでは
、誘導性スイッチング技術を用いる回路中に適用するこ
とができる。同様に、供給レール（ｒａｉｌ）を越える
高電圧入力にさらされる回路もまたラッチアップを起こ
すことが考えられる。他の応用としては、不可避的な高
い寄生バイポーラ利得を有する形状と拡散深さをもつ集
積回路が含まれる。更に他の実施例も可能であり、それ
らの設計仕様は特定の応用に依存する。このように、本
発明の範囲は、ここに述べた特定の実施例に制約されず
、特許請求の範囲によってのみ規定される。
第１図はスイッチを備えたコンデンサ回路の模式回路図
、第２図は第１図の回路を採用し、本発明の実施例を採
用した半導体装置の模式的外観図、第３図は第２図の装
置の断面図、第４図は本発明の１つの好適実施例に従う
、スイッチを佑えたコンデンサ回路の模式回路図、第５
図は第４図の回路を採用した半導体装置の模式的外観図
、第６図は本発明の別の１つの実施例に従った２′ｆｖ
電荷ポンプ回路の模式的回路図、第７図は第６図の電荷
ポンプ回路用のクロック回路の模式回路図、第８図は第
７図のクロック回路のクロック信号の波形を示すタイミ
ング図、第９図は第６図の電荷ポンプ回路用の比較器の
模式的回路図である。
、第２図は第１図の回路を採用し、本発明の実施例を採
用した半導体装置の模式的外観図、第３図は第２図の装
置の断面図、第４図は本発明の１つの好適実施例に従う
、スイッチを佑えたコンデンサ回路の模式回路図、第５
図は第４図の回路を採用した半導体装置の模式的外観図
、第６図は本発明の別の１つの実施例に従った２′ｆｖ
電荷ポンプ回路の模式的回路図、第７図は第６図の電荷
ポンプ回路用のクロック回路の模式回路図、第８図は第
７図のクロック回路のクロック信号の波形を示すタイミ
ング図、第９図は第６図の電荷ポンプ回路用の比較器の
模式的回路図である。
Claims (26)
- （１）縦型バイポーラトランジスタのベース領域と共通
になったコレクタ領域を有する横型バイポーラトランジ
スタを含む寄生シリコン制御整流器（ＳＣＲ）を有する
集積回路であって、 前記ＳＣＲの前記横型及び縦型バイポーラトランジスタ
のうちのすくなくとも一方のベース−エミッタ接合のバ
イアスをモニタする手段、 前記モニタ手段に応答して、前記ベース−エミッタ接合
のバイアスを前記ＳＣＲの励起を阻止するような値に保
持するように作用する手段、を含み、これによって前記
集積回路のラッチアップを阻止するようになった、集積
回路。 - （２）請求項１の回路であって、前記モニタ手段が前記
ＳＣＲの前記横型バイポーラトランジスタのベース−エ
ミッタ接合のバイアスをモニタするようになった、集積
回路。 - （３）請求項１の回路であって、前記モニタ手段が前記
ＳＣＲの縦型バイポーラトランジスタのベース−エミッ
タ接合のバイアスをモニタするようになった、集積回路
。 - （４）請求項１の回路であって、前記モニタ手段が前記
ベース−エミッタ接合の領域の一方の電圧をあらかじめ
定められた電圧と比較するための比較器を含み、また前
記保持するための手段が前記ベース−エミッタ接合の領
域の電圧を変更するように作用する手段を含んでいるよ
うな、集積回路。 - （５）請求項１の回路であって、前記モニタ手段が前記
ベース−エミッタ接合に隣接する基板の電位をあらかじ
め定められた電圧と比較するための比較器を含んでいる
ような、集積回路。 - （６）請求項５の回路であって、前記保持するための手
段が、前記比較器に応答して前記基板への電流を減少さ
せるように作用する手段を含んでいるような、回路。 - （７）請求項１の回路であって、更に前記基板中に形成
されたトランジスタスイッチを含み、前記保持するため
の手段が、前記モニタ手段に応答して、前記トランジス
タスイッチを通る電流を減少させるように作用する手段
を含んでいるような、集積回路。 - （８）請求項５の回路であって、前記保持手段が前記比
較器に応答して前記回路の一部分を停止させて前記基板
上の電流引出し量を減少させるように作用する手段を含
んでいるような、集積回路。 - （９）請求項５の回路であって、前記保持手段が、前記
比較器に応答して前記基板への負荷となる回路の一部分
を基板から切離して前記基板への負荷を減少させるよう
に作用するスイッチ手段を含んでいるような、集積回路
。 - （１０）基板と前記基板中に形成された寄生シリコン制
御整流器（ＳＣＲ）を含む集積回路であって、前記ＳＣ
Ｒが寄生縦型バイポーラトランジスタのベース領域と共
通になったコレクタ領域を有する横型バイポーラトラン
ジスタを含んでおり、前記横型バイポーラトランジスタ
のベース−エミッタ接合のバイアスをモニタして、もし
バイアスがあらかじめ定められた値を越すと信号を供給
するように作用する手段、 前記横型トランジスタの前記ベース及びエミッタ領域の
一方の電位を変化させて、前記ベース−エミッタ接合間
のバイアスが前記ＳＣＲの励起を防止するようなあらか
じめ定められた値以下に留まるように作用する手段、 を含む、集積回路。 - （１１）電源と共に使用する集積回路であって、前記回
路が浮遊電位基板と前記基板中に形成された寄生シリコ
ン制御整流器（ＳＣＲ）を含み、前記電源の電位を前記
ＳＣＲに隣接する前記基板の電位と比較するための手段
、 前記ＳＣＲに隣接する前記基板の電位を変化させて前記
ＳＣＲの励起を防止するように作用する手段、 を含む集積回路。 - （１２）電源と共に使用するための集積回路であって、
前記回路が基板、井戸、前記基板中に形成された寄生シ
リコン制御整流器（ＳＣＲ）を含み、前記電源の電位を
前記ＳＣＲに隣接する前記井戸の電位と比較するための
手段、 前記ＳＣＲに隣接する前記井戸の電位を変化させて前記
ＳＣＲの励起を阻止するように作用する手段、 を含む、集積回路。 - （１３）ＣＭＯＳ集積回路であって、第１の伝導型の基
板中に形成された１つのキャリア型のトランジスタ、逆
の伝導型のトランジスタを含む逆の伝導型の井戸、寄生
ＳＣＲ構造を含み、ここで前記基板が、前記１つのキャ
リア型の多数キャリアを有する寄生横型バイポーラトラ
ンジスタのベース領域と、前記逆の多数キャリア型の縦
型寄生バイポーラトランジスタのコレクタ領域とを構成
しており、またここで井戸が縦型トランジスタのコレク
タと横型トランジスタのコレクタ領域とを構成しており
、 前記ＳＣＲの前記横型及び縦型トランジスタのうちのす
くなくとも一方のベース−エミッタ接合のバイアスをモ
ニタするための手段、 前記モニタ手段に応答して、前記ベース−エミッタ接合
間のバイアスを制御して、前記ベース−エミッタ接合の
過度な順方向バイアスを阻止し、前記ＳＣＲの励起を阻
止するように作用する手段、を含むＣＭＯＳ集積回路。 - （１４）集積回路であって、 供給電圧を受取るように設けられた入力、 第１の伝導型の基板、 前記基板中に形成された第２の伝導型の井戸、前記の井
戸中に形成された第１のキャリア型のＭＯＳトランジス
タ、 前記基板中に形成された第２のキャリア型の第２のＭＯ
Ｓトランジスタであって、第１及び第２のゲートを有す
る第２のＭＯＳトランジスタ、前記供給電圧を、前記第
２のＭＯＳトランジスタに隣接する前記基板の電位と比
較するための比較器、 前記比較器の出力につながれた論理手段であって、前記
第２のＭＯＳトランジスタのゲートの１つを停止し、前
記基板への電流を減少させ、前記第２のＭＯＳトランジ
スタに隣接する前記基板の電位を増大させ、これによっ
てＳＣＲの励起を阻止するように作用する論理手段、 を含む、集積回路。 - （１５）負荷へ電力を供給するための２重電荷ポンプ集
積回路であって、基板を有し、前記基板内に形成されて
入力供給電圧を倍化するための第１の電荷ポンプ回路を
有し、前記基板内に形成されて前記第１の電荷ポンプ回
路の出力を反転するための第２の電荷ポンプ回路を有し
、 寄生ＳＣＲのターンオンに関与するとみられる部分にお
いて基板の電位をモニタするための手段、前記モニタ手
段に応答する手段であって、前記基板局部における電位
があらかじめ定められた値に達した時に、前記第２の電
荷ポンプ回路を停止するように作用する手段、 を含む、２重電荷ポンプ集積回路。 - （１６）請求項１５の回路であって、更に前記モニタ手
段に応答する手段であって、前記基板局部における電位
があらかじめ定められた値に達した時に、負荷を電荷ポ
ンプ回路から切離すように作用する手段を含むような、
集積回路。 - （１７）電荷ポンプ集積回路であって、 寄生ＳＣＲのターンオンに関与するとみられる部位にお
いて基板の電位をモニタするための手段、前記モニタ手
段に応答する手段であって、前記基板局部における電位
があらかじめ定められた値に達した時に、前記基板から
引出される電流を減少させるように、回路の一部分を停
止させるように作用する手段、 を含む、集積回路。 - （１８）縦型バイポーラトランジスタのベース領域と共
通になったコレクタ領域を有する横型バイポーラトラン
ジスタを含む寄生シリコン制御整流器（ＳＣＲ）を有す
る集積回路中のラッチアップを阻止するための方法であ
って、 前記ＳＣＲの横型及び縦型バイポーラトランジスタのう
ちのすくなくとも一方のベース−エミッタ接合のバイア
スをモニタすること、 前記モニタ手段に応答して、前記ベース−エミッタ接合
間のバイアスを前記ＳＣＲの励起を阻止する値に保持す
ること、 を含む、方法。 - （１９）請求項１８の方法であって、前記モニタ工程が
、前記ＳＣＲの前記横型バイポーラトランジスタのベー
ス−エミッタ接合のバイアスをモニタするようになった
、方法。 - （２０）請求項１８の方法であって、前記モニタ工程が
、前記ベース−エミッタ接合の領域の一方の電圧をあら
かじめ定められた電圧と比較することを含み、前記保持
工程が前記ベース−エミッタ接合の領域の電圧を変更す
ることを含むような、方法。 - （２１）請求項１８の方法であって、前記モニタ工程が
前記ベース−エミッタ接合に隣接する基板の電位をあら
かじめ定められた電圧と比較することを含むような、方
法。 - （２２）請求項２１の方法であって、前記保持工程が前
記比較器に応答して前記基板への電流を減少させること
を含むような、方法。 - （２３）請求項１８の方法であって、前記回路が前記基
板中に形成されたトランジスタスイッチを含み、前記保
持工程が前記モニタ工程の結果に応答して前記トランジ
スタスイッチを通る電流を減少させるように作用するこ
とを含むような、方法。 - （２４）請求項２１の方法であって、前記保持工程が前
記基板から引出される電流を減少させるように、回路の
一部分を停止させるように作用することを含む、方法。 - （２５）請求項２１の方法であって、前記保持工程が、
前記基板の負荷を減少させるために、前記基板の負荷と
なる回路部分を前記基板から切離すようにすることを含
む、方法。 - （２６）集積回路であって、 供給電圧を受取るように設けられた入力、 第１の伝導型の基板、 前記基板中に形成された第２の伝導型の井戸、前記井戸
中に形成された第１のキャリア型のＭＯＳトランジスタ
、 前記基板中に形成された第２のキャリア型の第２のＭＯ
Ｓトランジスタ、 前記基板中に形成された第２の伝導型の領域、前記第１
の多数キャリア型の寄生縦型バイポーラトランジスタと
前記第２の多数キャリア型の寄生横型バイポーラトラン
ジスタを含む寄生ＳＣＲ構造であって、前記領域が前記
寄生横型トランジスタのエミッタ領域を構成し、前記基
板が前記寄生横型トランジスタのベース領域と前記寄生
縦型トランジスタのコレクタ領域を構成し、前記井戸が
前記寄生横型トランジスタのコレクタ領域と前記寄生縦
型トランジスタのコレクタを構成しているような、寄生
ＳＣＲ構造、 前記供給電圧入力を前記第２のＭＯＳトランジスタへつ
なぐ第１の配線、 前記第１の配線と並列に、前記第２のＭＯＳトランジス
タに隣接する前記基板を前記供給電圧入力へつなぐ第２
の配線、 を含む、集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/123,056 US5159204A (en) | 1987-11-18 | 1987-11-18 | Structure and method for preventing latch-up in integrated circuits |
| US123056 | 1987-11-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02191372A true JPH02191372A (ja) | 1990-07-27 |
Family
ID=22406477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289052A Pending JPH02191372A (ja) | 1987-11-18 | 1988-11-17 | 集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5159204A (ja) |
| JP (1) | JPH02191372A (ja) |
| DE (1) | DE3838138A1 (ja) |
| FR (1) | FR2627325A1 (ja) |
| GB (1) | GB2212684A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041149A (ja) * | 2004-07-27 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
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| DE69533619D1 (de) * | 1995-07-31 | 2004-11-11 | St Microelectronics Srl | Elektrisch betätigter Schalter, integrierte Schaltung und elektronische Schaltung unter Verwendung desselben |
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| KR20170037202A (ko) * | 2015-09-25 | 2017-04-04 | 에스케이하이닉스 주식회사 | 반도체 소자 |
| CN112952789B (zh) * | 2021-03-31 | 2024-06-18 | 上海华虹宏力半导体制造有限公司 | 高Latch up能力的失效安全IO电路 |
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- 1987-11-18 US US07/123,056 patent/US5159204A/en not_active Expired - Lifetime
-
1988
- 1988-10-28 FR FR8814114A patent/FR2627325A1/fr not_active Withdrawn
- 1988-11-10 DE DE3838138A patent/DE3838138A1/de not_active Withdrawn
- 1988-11-17 GB GB8826920A patent/GB2212684A/en not_active Withdrawn
- 1988-11-17 JP JP63289052A patent/JPH02191372A/ja active Pending
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|---|---|---|---|---|
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|---|---|
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| US5159204A (en) | 1992-10-27 |
| FR2627325A1 (fr) | 1989-08-18 |
| GB8826920D0 (en) | 1988-12-21 |
| GB2212684A (en) | 1989-07-26 |
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