JPH02189946A - 半導体集積回路装置のテスト方法 - Google Patents
半導体集積回路装置のテスト方法Info
- Publication number
- JPH02189946A JPH02189946A JP1009023A JP902389A JPH02189946A JP H02189946 A JPH02189946 A JP H02189946A JP 1009023 A JP1009023 A JP 1009023A JP 902389 A JP902389 A JP 902389A JP H02189946 A JPH02189946 A JP H02189946A
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- JP
- Japan
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- chips
- wafer
- probe
- probe card
- testing
- Prior art date
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- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000523 sample Substances 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims description 4
- 238000003491 array Methods 0.000 abstract 1
- 238000004904 shortening Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 17
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置のテスト方法に関するも
のである。
のである。
第3図は従来の半導体集積回路の平面図で、図において
、(1)はICチップ、(2)は入出力パッドである。
、(1)はICチップ、(2)は入出力パッドである。
第4図はICチップをウェハ状態でテストする状態を示
した平面図で、図において、(1)はウェハ上の1個の
ICチップ、(2)はICチップ(1)内の入出力パッ
ド、qvはプローブカード、@はプローブである。
した平面図で、図において、(1)はウェハ上の1個の
ICチップ、(2)はICチップ(1)内の入出力パッ
ド、qvはプローブカード、@はプローブである。
次に動作について説明する。プローブカードQυ内のプ
ローブQ匂を通してそのプローブ(6)が接触している
ICチップ(1)の入出力パッド(2)に、テストに必
要な入カバターンが印加され、その入力に対するICチ
ップの応答をプローブ04を介して観測することにより
、ICチップ(1)のウェハテストが完了する。その後
、プローブカードQυ’1fl(7)ICチップに移動
して同様にウェハテストが繰り返される。
ローブQ匂を通してそのプローブ(6)が接触している
ICチップ(1)の入出力パッド(2)に、テストに必
要な入カバターンが印加され、その入力に対するICチ
ップの応答をプローブ04を介して観測することにより
、ICチップ(1)のウェハテストが完了する。その後
、プローブカードQυ’1fl(7)ICチップに移動
して同様にウェハテストが繰り返される。
従来の半導体集積回路装置のテスト方法は以上のように
構成されていたので、■Cウェハのテストは1チツプ毎
に行なうことが必要で、そのためにテスト時間が多くか
かり、又、同時に複数のICチップをウェハテストする
場合にはプローブカードの作成が困難であるなどの問題
点があった。
構成されていたので、■Cウェハのテストは1チツプ毎
に行なうことが必要で、そのためにテスト時間が多くか
かり、又、同時に複数のICチップをウェハテストする
場合にはプローブカードの作成が困難であるなどの問題
点があった。
この発明は上記のような問題点を解消するためになされ
たもので、複数のICチップを同時にウェハテストがで
きかつプローブカードも容易に作成ができる半導体集積
回路装置のテスト方法を得ることを目的とする。
たもので、複数のICチップを同時にウェハテストがで
きかつプローブカードも容易に作成ができる半導体集積
回路装置のテスト方法を得ることを目的とする。
この発明に係る半導体集積回路装置のテスト方法はウェ
ハ上の隣接して一方向に並ぶ複数のICチップを上記一
方向とは垂直の方向にたんざく状に直線でスキャンした
時、その直線上にパッドが2個以下しか存在しないよう
にすることにより、複数のICチップの入出力パッドが
2つの群に分かれ、各2つの入出力パッド群lこ両サイ
ドから、プローブが接触するようにブローブヵ〜ドを構
成することにより、1枚のプローブカードで同時に複数
の隣接するICチップに接触ができるようにしたICチ
ップとそのテスト用治工具を用いたものである。
ハ上の隣接して一方向に並ぶ複数のICチップを上記一
方向とは垂直の方向にたんざく状に直線でスキャンした
時、その直線上にパッドが2個以下しか存在しないよう
にすることにより、複数のICチップの入出力パッドが
2つの群に分かれ、各2つの入出力パッド群lこ両サイ
ドから、プローブが接触するようにブローブヵ〜ドを構
成することにより、1枚のプローブカードで同時に複数
の隣接するICチップに接触ができるようにしたICチ
ップとそのテスト用治工具を用いたものである。
この発明における半導体集積回路装置のテスト方法は1
枚のプローブカードで同時に複数のICチップに接触で
きるようにしたので、複数チップのウェハテストか同時
に実施ができまたテスト時間が短縮できる。
枚のプローブカードで同時に複数のICチップに接触で
きるようにしたので、複数チップのウェハテストか同時
に実施ができまたテスト時間が短縮できる。
以下、この発明の一実施例を図について説明する。第1
図において、(])はウェハ上の1個のICチップ、(
2)はICチップ(1)上の入出力パッドで、ICチッ
プ(])を横方向になんざく状に直線でスキャンして見
ると、横方向の直線上には2個以下のパッドしか存在し
ないために、パッド列(3)が左右に2つできている。
図において、(])はウェハ上の1個のICチップ、(
2)はICチップ(1)上の入出力パッドで、ICチッ
プ(])を横方向になんざく状に直線でスキャンして見
ると、横方向の直線上には2個以下のパッドしか存在し
ないために、パッド列(3)が左右に2つできている。
第2図は第1図のICチップ(1)を4個同時にウェハ
テストする場合を示したテスト状態の平面図で、図にお
いて、(la)〜(1d)はそれぞれICチップ、(2
)は入出力パッド、(11)はプローブカード、q功は
プローブで、プローブカード0υ上にはプローブ列0椴
の並びが左右に2組あり、それぞれ第1図に示すパッド
列(3)に対し、隣接する複数のICチップ(1a)〜
(1d)にまたがって接触できるようにしている。
テストする場合を示したテスト状態の平面図で、図にお
いて、(la)〜(1d)はそれぞれICチップ、(2
)は入出力パッド、(11)はプローブカード、q功は
プローブで、プローブカード0υ上にはプローブ列0椴
の並びが左右に2組あり、それぞれ第1図に示すパッド
列(3)に対し、隣接する複数のICチップ(1a)〜
(1d)にまたがって接触できるようにしている。
次に動作について説明する。4個のICチップ(1a)
〜(1d)は同時にプローブカードaηのプローブ列α
葎に接触しているので、ウェハテストに必要な入カバタ
ーンを同時に4個のICチップ(1a)〜(1d)に印
加することができる。その後、4個のICチップ(1a
)〜(1d)の応答を観測することにより、4個のIC
チップを同時にウェハテストが実施できる。その後側の
4個のICチップにプローブカードを移動して同様にウ
ェハテストを実施する。
〜(1d)は同時にプローブカードaηのプローブ列α
葎に接触しているので、ウェハテストに必要な入カバタ
ーンを同時に4個のICチップ(1a)〜(1d)に印
加することができる。その後、4個のICチップ(1a
)〜(1d)の応答を観測することにより、4個のIC
チップを同時にウェハテストが実施できる。その後側の
4個のICチップにプローブカードを移動して同様にウ
ェハテストを実施する。
なお、上記実施例では4個のICチップ(1a)〜(1
d)を同時にウェハテストをする場合を示したが、プロ
ーブカードのプローブの並び個数を増減することにより
、任意の個数のICチップを同時にウェハテストできる
。
d)を同時にウェハテストをする場合を示したが、プロ
ーブカードのプローブの並び個数を増減することにより
、任意の個数のICチップを同時にウェハテストできる
。
以上のようにこの発明によれば、複数個のICチップを
同時にウェハテストできるようにしたので、テスト時間
を短縮できるとともに製造コストが安価になるという効
果が得られる。
同時にウェハテストできるようにしたので、テスト時間
を短縮できるとともに製造コストが安価になるという効
果が得られる。
第1図、第2図はこの発明の一実施例を示した図で、第
1図はICチップの平面図、第2図はICチップのテス
ト状態を示す平面図、第3図、第4図は従来のICチッ
プおよびICチップのテスト状態を示すそれぞれ平面図
である。図(こおいて、(1) 、 (la) 〜(l
d)はICチップ、(2)ハ入出力ハッド、(3)はパ
ッド列、(]1)はプローブカード、o4はプローブ、
(1■はプローブ列を示す。 図中、 同一符号は同−又は相等部分を示す。 代 理 人 大 岩 増 雄
1図はICチップの平面図、第2図はICチップのテス
ト状態を示す平面図、第3図、第4図は従来のICチッ
プおよびICチップのテスト状態を示すそれぞれ平面図
である。図(こおいて、(1) 、 (la) 〜(l
d)はICチップ、(2)ハ入出力ハッド、(3)はパ
ッド列、(]1)はプローブカード、o4はプローブ、
(1■はプローブ列を示す。 図中、 同一符号は同−又は相等部分を示す。 代 理 人 大 岩 増 雄
Claims (1)
- 互いに隣接し、一方向(以下方向Aと言う)に並ぶ複数
のLSIチップが、ウェハ上に、同一の向きでしきつめ
られ、該複数のLSIチップ上のウェハテストに使用す
るパッドは、2つのパッド群に分れ、前記ウェハ上の、
前記方向Aと垂直な方向Bに前記複数のLSIチップを
たんざく状に直線でスライスするごとく、スキャンして
みた時、該直線上にはパッドが2個か、又はそれ以下し
か存在せず、該2個のパッドは各々、前記2つのパッド
群の内、異なるものに属するようにパッドが配置された
LSIと、2つのプローブ群が互いに対向するように配
置され、該2つのプローブ群は、上記複数のLSIチッ
プの上記2つのパッド群に対応し、上記2つのプローブ
群の先端が、該対応するパッド群に同時に接触できるよ
うに構成されたプローブカードを用いて、上記ウェハの
テストにおいて、上記複数のLSIチップを同時にテス
トすることを特徴とする半導体集積回路装置のテスト方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1009023A JPH02189946A (ja) | 1989-01-18 | 1989-01-18 | 半導体集積回路装置のテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1009023A JPH02189946A (ja) | 1989-01-18 | 1989-01-18 | 半導体集積回路装置のテスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02189946A true JPH02189946A (ja) | 1990-07-25 |
Family
ID=11709061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1009023A Pending JPH02189946A (ja) | 1989-01-18 | 1989-01-18 | 半導体集積回路装置のテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02189946A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001237440A (ja) * | 2000-02-22 | 2001-08-31 | Kanegafuchi Chem Ind Co Ltd | 太陽電池モジュールの逆バイアス処理装置 |
US6449740B1 (en) | 1998-08-05 | 2002-09-10 | Nec Corporation | Conductive paths controllably coupling pad groups arranged along one edge to CPU and to EEPROM in test mode |
CN101943709A (zh) * | 2009-07-07 | 2011-01-12 | 瑞萨电子株式会社 | 探针卡、测试装置和测试方法 |
-
1989
- 1989-01-18 JP JP1009023A patent/JPH02189946A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6449740B1 (en) | 1998-08-05 | 2002-09-10 | Nec Corporation | Conductive paths controllably coupling pad groups arranged along one edge to CPU and to EEPROM in test mode |
JP2001237440A (ja) * | 2000-02-22 | 2001-08-31 | Kanegafuchi Chem Ind Co Ltd | 太陽電池モジュールの逆バイアス処理装置 |
CN101943709A (zh) * | 2009-07-07 | 2011-01-12 | 瑞萨电子株式会社 | 探针卡、测试装置和测试方法 |
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