JPH02189946A - 半導体集積回路装置のテスト方法 - Google Patents
半導体集積回路装置のテスト方法Info
- Publication number
- JPH02189946A JPH02189946A JP1009023A JP902389A JPH02189946A JP H02189946 A JPH02189946 A JP H02189946A JP 1009023 A JP1009023 A JP 1009023A JP 902389 A JP902389 A JP 902389A JP H02189946 A JPH02189946 A JP H02189946A
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- JP
- Japan
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- chips
- wafer
- probe
- probe card
- testing
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- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000523 sample Substances 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims description 4
- 238000003491 array Methods 0.000 abstract 1
- 238000004904 shortening Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 17
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置のテスト方法に関するも
のである。
のである。
第３図は従来の半導体集積回路の平面図で、図において
、（１）はＩＣチップ、（２）は入出力パッドである。
、（１）はＩＣチップ、（２）は入出力パッドである。
第４図はＩＣチップをウェハ状態でテストする状態を示
した平面図で、図において、（１）はウェハ上の１個の
ＩＣチップ、（２）はＩＣチップ（１）内の入出力パッ
ド、ｑｖはプローブカード、＠はプローブである。
した平面図で、図において、（１）はウェハ上の１個の
ＩＣチップ、（２）はＩＣチップ（１）内の入出力パッ
ド、ｑｖはプローブカード、＠はプローブである。
次に動作について説明する。プローブカードＱυ内のプ
ローブＱ匂を通してそのプローブ（６）が接触している
ＩＣチップ（１）の入出力パッド（２）に、テストに必
要な入カバターンが印加され、その入力に対するＩＣチ
ップの応答をプローブ０４を介して観測することにより
、ＩＣチップ（１）のウェハテストが完了する。その後
、プローブカードＱυ’１ｆｌ（７）ＩＣチップに移動
して同様にウェハテストが繰り返される。
ローブＱ匂を通してそのプローブ（６）が接触している
ＩＣチップ（１）の入出力パッド（２）に、テストに必
要な入カバターンが印加され、その入力に対するＩＣチ
ップの応答をプローブ０４を介して観測することにより
、ＩＣチップ（１）のウェハテストが完了する。その後
、プローブカードＱυ’１ｆｌ（７）ＩＣチップに移動
して同様にウェハテストが繰り返される。
従来の半導体集積回路装置のテスト方法は以上のように
構成されていたので、■Ｃウェハのテストは１チツプ毎
に行なうことが必要で、そのためにテスト時間が多くか
かり、又、同時に複数のＩＣチップをウェハテストする
場合にはプローブカードの作成が困難であるなどの問題
点があった。
構成されていたので、■Ｃウェハのテストは１チツプ毎
に行なうことが必要で、そのためにテスト時間が多くか
かり、又、同時に複数のＩＣチップをウェハテストする
場合にはプローブカードの作成が困難であるなどの問題
点があった。
この発明は上記のような問題点を解消するためになされ
たもので、複数のＩＣチップを同時にウェハテストがで
きかつプローブカードも容易に作成ができる半導体集積
回路装置のテスト方法を得ることを目的とする。
たもので、複数のＩＣチップを同時にウェハテストがで
きかつプローブカードも容易に作成ができる半導体集積
回路装置のテスト方法を得ることを目的とする。
この発明に係る半導体集積回路装置のテスト方法はウェ
ハ上の隣接して一方向に並ぶ複数のＩＣチップを上記一
方向とは垂直の方向にたんざく状に直線でスキャンした
時、その直線上にパッドが２個以下しか存在しないよう
にすることにより、複数のＩＣチップの入出力パッドが
２つの群に分かれ、各２つの入出力パッド群ｌこ両サイ
ドから、プローブが接触するようにブローブヵ〜ドを構
成することにより、１枚のプローブカードで同時に複数
の隣接するＩＣチップに接触ができるようにしたＩＣチ
ップとそのテスト用治工具を用いたものである。
ハ上の隣接して一方向に並ぶ複数のＩＣチップを上記一
方向とは垂直の方向にたんざく状に直線でスキャンした
時、その直線上にパッドが２個以下しか存在しないよう
にすることにより、複数のＩＣチップの入出力パッドが
２つの群に分かれ、各２つの入出力パッド群ｌこ両サイ
ドから、プローブが接触するようにブローブヵ〜ドを構
成することにより、１枚のプローブカードで同時に複数
の隣接するＩＣチップに接触ができるようにしたＩＣチ
ップとそのテスト用治工具を用いたものである。
この発明における半導体集積回路装置のテスト方法は１
枚のプローブカードで同時に複数のＩＣチップに接触で
きるようにしたので、複数チップのウェハテストか同時
に実施ができまたテスト時間が短縮できる。
枚のプローブカードで同時に複数のＩＣチップに接触で
きるようにしたので、複数チップのウェハテストか同時
に実施ができまたテスト時間が短縮できる。
以下、この発明の一実施例を図について説明する。第１
図において、（］）はウェハ上の１個のＩＣチップ、（
２）はＩＣチップ（１）上の入出力パッドで、ＩＣチッ
プ（］）を横方向になんざく状に直線でスキャンして見
ると、横方向の直線上には２個以下のパッドしか存在し
ないために、パッド列（３）が左右に２つできている。
図において、（］）はウェハ上の１個のＩＣチップ、（
２）はＩＣチップ（１）上の入出力パッドで、ＩＣチッ
プ（］）を横方向になんざく状に直線でスキャンして見
ると、横方向の直線上には２個以下のパッドしか存在し
ないために、パッド列（３）が左右に２つできている。
第２図は第１図のＩＣチップ（１）を４個同時にウェハ
テストする場合を示したテスト状態の平面図で、図にお
いて、（ｌａ）〜（１ｄ）はそれぞれＩＣチップ、（２
）は入出力パッド、（１１）はプローブカード、ｑ功は
プローブで、プローブカード０υ上にはプローブ列０椴
の並びが左右に２組あり、それぞれ第１図に示すパッド
列（３）に対し、隣接する複数のＩＣチップ（１ａ）〜
（１ｄ）にまたがって接触できるようにしている。
テストする場合を示したテスト状態の平面図で、図にお
いて、（ｌａ）〜（１ｄ）はそれぞれＩＣチップ、（２
）は入出力パッド、（１１）はプローブカード、ｑ功は
プローブで、プローブカード０υ上にはプローブ列０椴
の並びが左右に２組あり、それぞれ第１図に示すパッド
列（３）に対し、隣接する複数のＩＣチップ（１ａ）〜
（１ｄ）にまたがって接触できるようにしている。
次に動作について説明する。４個のＩＣチップ（１ａ）
〜（１ｄ）は同時にプローブカードａηのプローブ列α
葎に接触しているので、ウェハテストに必要な入カバタ
ーンを同時に４個のＩＣチップ（１ａ）〜（１ｄ）に印
加することができる。その後、４個のＩＣチップ（１ａ
）〜（１ｄ）の応答を観測することにより、４個のＩＣ
チップを同時にウェハテストが実施できる。その後側の
４個のＩＣチップにプローブカードを移動して同様にウ
ェハテストを実施する。
〜（１ｄ）は同時にプローブカードａηのプローブ列α
葎に接触しているので、ウェハテストに必要な入カバタ
ーンを同時に４個のＩＣチップ（１ａ）〜（１ｄ）に印
加することができる。その後、４個のＩＣチップ（１ａ
）〜（１ｄ）の応答を観測することにより、４個のＩＣ
チップを同時にウェハテストが実施できる。その後側の
４個のＩＣチップにプローブカードを移動して同様にウ
ェハテストを実施する。
なお、上記実施例では４個のＩＣチップ（１ａ）〜（１
ｄ）を同時にウェハテストをする場合を示したが、プロ
ーブカードのプローブの並び個数を増減することにより
、任意の個数のＩＣチップを同時にウェハテストできる
。
ｄ）を同時にウェハテストをする場合を示したが、プロ
ーブカードのプローブの並び個数を増減することにより
、任意の個数のＩＣチップを同時にウェハテストできる
。
以上のようにこの発明によれば、複数個のＩＣチップを
同時にウェハテストできるようにしたので、テスト時間
を短縮できるとともに製造コストが安価になるという効
果が得られる。
同時にウェハテストできるようにしたので、テスト時間
を短縮できるとともに製造コストが安価になるという効
果が得られる。
第１図、第２図はこの発明の一実施例を示した図で、第
１図はＩＣチップの平面図、第２図はＩＣチップのテス
ト状態を示す平面図、第３図、第４図は従来のＩＣチッ
プおよびＩＣチップのテスト状態を示すそれぞれ平面図
である。図（こおいて、（１） 、 （ｌａ） 〜（ｌ
ｄ）はＩＣチップ、（２）ハ入出力ハッド、（３）はパ
ッド列、（］１）はプローブカード、ｏ４はプローブ、
（１■はプローブ列を示す。 図中、 同一符号は同−又は相等部分を示す。 代 理 人 大 岩 増 雄
１図はＩＣチップの平面図、第２図はＩＣチップのテス
ト状態を示す平面図、第３図、第４図は従来のＩＣチッ
プおよびＩＣチップのテスト状態を示すそれぞれ平面図
である。図（こおいて、（１） 、 （ｌａ） 〜（ｌ
ｄ）はＩＣチップ、（２）ハ入出力ハッド、（３）はパ
ッド列、（］１）はプローブカード、ｏ４はプローブ、
（１■はプローブ列を示す。 図中、 同一符号は同−又は相等部分を示す。 代 理 人 大 岩 増 雄
Claims (1)
- 互いに隣接し、一方向（以下方向Ａと言う）に並ぶ複数
のＬＳＩチップが、ウェハ上に、同一の向きでしきつめ
られ、該複数のＬＳＩチップ上のウェハテストに使用す
るパッドは、２つのパッド群に分れ、前記ウェハ上の、
前記方向Ａと垂直な方向Ｂに前記複数のＬＳＩチップを
たんざく状に直線でスライスするごとく、スキャンして
みた時、該直線上にはパッドが２個か、又はそれ以下し
か存在せず、該２個のパッドは各々、前記２つのパッド
群の内、異なるものに属するようにパッドが配置された
ＬＳＩと、２つのプローブ群が互いに対向するように配
置され、該２つのプローブ群は、上記複数のＬＳＩチッ
プの上記２つのパッド群に対応し、上記２つのプローブ
群の先端が、該対応するパッド群に同時に接触できるよ
うに構成されたプローブカードを用いて、上記ウェハの
テストにおいて、上記複数のＬＳＩチップを同時にテス
トすることを特徴とする半導体集積回路装置のテスト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009023A JPH02189946A (ja) | 1989-01-18 | 1989-01-18 | 半導体集積回路装置のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009023A JPH02189946A (ja) | 1989-01-18 | 1989-01-18 | 半導体集積回路装置のテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189946A true JPH02189946A (ja) | 1990-07-25 |
Family
ID=11709061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009023A Pending JPH02189946A (ja) | 1989-01-18 | 1989-01-18 | 半導体集積回路装置のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189946A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001237440A (ja) * | 2000-02-22 | 2001-08-31 | Kanegafuchi Chem Ind Co Ltd | 太陽電池モジュールの逆バイアス処理装置 |
| US6449740B1 (en) | 1998-08-05 | 2002-09-10 | Nec Corporation | Conductive paths controllably coupling pad groups arranged along one edge to CPU and to EEPROM in test mode |
| CN101943709A (zh) * | 2009-07-07 | 2011-01-12 | 瑞萨电子株式会社 | 探针卡、测试装置和测试方法 |
-
1989
- 1989-01-18 JP JP1009023A patent/JPH02189946A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6449740B1 (en) | 1998-08-05 | 2002-09-10 | Nec Corporation | Conductive paths controllably coupling pad groups arranged along one edge to CPU and to EEPROM in test mode |
| JP2001237440A (ja) * | 2000-02-22 | 2001-08-31 | Kanegafuchi Chem Ind Co Ltd | 太陽電池モジュールの逆バイアス処理装置 |
| CN101943709A (zh) * | 2009-07-07 | 2011-01-12 | 瑞萨电子株式会社 | 探针卡、测试装置和测试方法 |
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