JPH02187829A - ディジタル信号処理プロセッサ - Google Patents
ディジタル信号処理プロセッサInfo
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- JPH02187829A JPH02187829A JP1006806A JP680689A JPH02187829A JP H02187829 A JPH02187829 A JP H02187829A JP 1006806 A JP1006806 A JP 1006806A JP 680689 A JP680689 A JP 680689A JP H02187829 A JPH02187829 A JP H02187829A
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- repeat
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- Pending
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- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 4
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、主に信号系列を対象とした演算処理を実行
するディジタル信号処理プロセッサに関するものである
。
するディジタル信号処理プロセッサに関するものである
。
第４図は例えば昭和６１年度電子通信学会通信部門全国
大会シンポジュウム予稿（ＮａＳ１０−１）に示された
、主に音声信号処理プロセッサ（ＤＳＳＰＩ）の構成を
示す簡略化されたブロック図であり、図において、（１
）は命令語が記憶された命令メモリ、（２）は命令語の
解読及び演算などの動作制御を行う命令実行制御部、（
３）は命令アドレスを保持するプログラムカウンタ、（
４）はサブルーチン処理、割り込み時の戻り先アドレス
を退避させるＰＣスタックであり、このＰＣスタック（
４）は割り込み直前のプログラムカウンタ（３）から出
力された命令アドレス（３０１）を割り込み処理終了時
まで退避させる。（５）は制御機能全体を担当するシー
ケンス制御部、（６）はシーケンス制御部（５）との間
でループ／リピート時の計数処理を担当するリピート制
御部、（７）はリピート命令実行中にリピート回数をカ
ウントするリピートカウンタ、（８）はデコードされた
制御データの転送を行うプログラムバス、（９）は主デ
ータ転送を行うデータバス、（１０）はプログラムバス
（８）とデータバス（９）の接続を行うバスインターフ
ェイスレジスタ、（１１）は演算データを記憶させるデ
ータメモリ、（１２）は加減乗除などの演算を実行する
演算処理回路、（１３）は割り込み処理の起動を行なう
割り込み制御部、（１４）は外部割り込み要求信号、（
１５）は外部割り込み許可信号である。
大会シンポジュウム予稿（ＮａＳ１０−１）に示された
、主に音声信号処理プロセッサ（ＤＳＳＰＩ）の構成を
示す簡略化されたブロック図であり、図において、（１
）は命令語が記憶された命令メモリ、（２）は命令語の
解読及び演算などの動作制御を行う命令実行制御部、（
３）は命令アドレスを保持するプログラムカウンタ、（
４）はサブルーチン処理、割り込み時の戻り先アドレス
を退避させるＰＣスタックであり、このＰＣスタック（
４）は割り込み直前のプログラムカウンタ（３）から出
力された命令アドレス（３０１）を割り込み処理終了時
まで退避させる。（５）は制御機能全体を担当するシー
ケンス制御部、（６）はシーケンス制御部（５）との間
でループ／リピート時の計数処理を担当するリピート制
御部、（７）はリピート命令実行中にリピート回数をカ
ウントするリピートカウンタ、（８）はデコードされた
制御データの転送を行うプログラムバス、（９）は主デ
ータ転送を行うデータバス、（１０）はプログラムバス
（８）とデータバス（９）の接続を行うバスインターフ
ェイスレジスタ、（１１）は演算データを記憶させるデ
ータメモリ、（１２）は加減乗除などの演算を実行する
演算処理回路、（１３）は割り込み処理の起動を行なう
割り込み制御部、（１４）は外部割り込み要求信号、（
１５）は外部割り込み許可信号である。
次に動作について説明する。−船釣に信号処理プロセッ
サは処理速度の向上を計る目的としてパイプライン構造
となっており、例えば図示の場合、３ステージ・パイプ
ライン構造となっている。よって、ここでは、パイプラ
イン処理に基づいた説明を行う。
サは処理速度の向上を計る目的としてパイプライン構造
となっており、例えば図示の場合、３ステージ・パイプ
ライン構造となっている。よって、ここでは、パイプラ
イン処理に基づいた説明を行う。
パイプラインの第１ステージでは、プログラムカウンタ
（３）から出力される命令アドレス（３０１）により指
定された命令語（１０１）が、命令メモリ（１）から読
出されて命令実行制御部（２）に入力される。
（３）から出力される命令アドレス（３０１）により指
定された命令語（１０１）が、命令メモリ（１）から読
出されて命令実行制御部（２）に入力される。
パイプラインの第２ステージでは、命令実行制御部（２
）により解読された制御信号及びデータが各部へ送られ
る。
）により解読された制御信号及びデータが各部へ送られ
る。
パイプラインの第３ステージでは、制御信号によってデ
ータメモリ（１１）から演算データ（１１１）のデータ
バス（９）への読出しおよび該ブタバスから該データメ
モリへの書き込み、演算処理回路（１２）での演算処理
などの各種動作の制御が行われる。
ータメモリ（１１）から演算データ（１１１）のデータ
バス（９）への読出しおよび該ブタバスから該データメ
モリへの書き込み、演算処理回路（１２）での演算処理
などの各種動作の制御が行われる。
割り込み制御部（１３）にはＲＥＳＥＴ以外に３レベル
の割り込み機能がある。ＲＥＳＥＴはプログラムカウン
タ（３）のリセットをはじめとして、スティタスレジス
タ（ＳＲ）、フラグレジスタ（ＦＲ）、割り込み、バス
コントロール等の制御系のレジスタを初期化する。
の割り込み機能がある。ＲＥＳＥＴはプログラムカウン
タ（３）のリセットをはじめとして、スティタスレジス
タ（ＳＲ）、フラグレジスタ（ＦＲ）、割り込み、バス
コントロール等の制御系のレジスタを初期化する。
割り込み０ （ＩＮＴＲＯ）はノンマスカブルであり、
ｌＮＴＲ０信号が入力されると、プログラムカウンタ（
３）は１番地にセットされる。
ｌＮＴＲ０信号が入力されると、プログラムカウンタ（
３）は１番地にセットされる。
割り込み１（ＩＮＴＲＩ）ではマスカブルであり、ＲＥ
ＳＥＴ、ｌＮＴＲ０１Ｉ ＮＴＲ１のいずれかが受付け
られた場合、または、プログラムでの指定によりマスク
される。マスクの解除はプログラムで行い、この割り込
みが受付けられると、プログラムカウンタ（３）は２番
地にセットされる。
ＳＥＴ、ｌＮＴＲ０１Ｉ ＮＴＲ１のいずれかが受付け
られた場合、または、プログラムでの指定によりマスク
される。マスクの解除はプログラムで行い、この割り込
みが受付けられると、プログラムカウンタ（３）は２番
地にセットされる。
割り込み２ （ｌＮＴＲ２）はマスカブルであり、アク
ノリッジ機能付きの通常の割り込みである。
ノリッジ機能付きの通常の割り込みである。
ＲＥＳＥＴ、ｌＮＴＲ０，ＩＮＴＲＩおよびｌＮＴＲ２
が受付けられた場合、あるいは、プログラムでの設定に
よりマスクされる。マスクの解除はプログラムで行い、
この割り込み信号が受付けられるとアクノリッジ信号（
Ｉ ＮＴＡ ２ ）が出力され、プログラムカウンタ（
３）には３番地がセットされる。
が受付けられた場合、あるいは、プログラムでの設定に
よりマスクされる。マスクの解除はプログラムで行い、
この割り込み信号が受付けられるとアクノリッジ信号（
Ｉ ＮＴＡ ２ ）が出力され、プログラムカウンタ（
３）には３番地がセットされる。
さて、通常実行された命令語の次に実行される命令語は
、実行された命令語が記憶されていた命令アドレス（３
０１）にｒｌＪだけ加算したアドレスに記憶されている
。
、実行された命令語が記憶されていた命令アドレス（３
０１）にｒｌＪだけ加算したアドレスに記憶されている
。
したがって、バイブライン第１ステージでは、プログラ
ムカウンタ（３）から出力された命令アドレス（３０１
）が加算器により「＋１」され、命令アドレス（３０１
）に「１」加算したアドレスが作られる。
ムカウンタ（３）から出力された命令アドレス（３０１
）が加算器により「＋１」され、命令アドレス（３０１
）に「１」加算したアドレスが作られる。
一般にバイブライン構造を持ったプロセッサは、命令実
行を完了するまでにバイブラインによる遅延が生じる。
行を完了するまでにバイブラインによる遅延が生じる。
例えば第５図に示すように、時刻Ｔｎのマシンサイクル
において、外部からＨ／Ｗ割り込み要求信号（１４）が
割り込み制御部（１３）に人力される。
において、外部からＨ／Ｗ割り込み要求信号（１４）が
割り込み制御部（１３）に人力される。
上記の入力により、割り込み制御部（１３）から外部割
り込み許可信号（１５）が出力された場合、命令アドレ
スＰＣ（ｎ）で指定した命令語が読出されるが、割り込
み信号が受は付けられているので、時刻Ｔｎ＋１のマシ
ンサイクルでは命令実行制御部（２）にあるｎ番地に記
憶されている命令語を無効とし、同もしない命令（ｎ
ｏ ｐ）に置き換えられる。
り込み許可信号（１５）が出力された場合、命令アドレ
スＰＣ（ｎ）で指定した命令語が読出されるが、割り込
み信号が受は付けられているので、時刻Ｔｎ＋１のマシ
ンサイクルでは命令実行制御部（２）にあるｎ番地に記
憶されている命令語を無効とし、同もしない命令（ｎ
ｏ ｐ）に置き換えられる。
また、プログラムカウンタ（３）は時刻Ｔｎのマシンサ
イクルで３番地にセットされて割り込み処理が実行され
る。この割り込み処理が実行される以前に、ＰＣ（ｎ−
１）、ＰＣ（ｎ）で指定された命令語の実行が完了して
ないことやプログラム・カウンタ（３）および各キーレ
ジスタの割り込み時、退避を行なわないために、割り込
みからの完全復帰は不可能である。
イクルで３番地にセットされて割り込み処理が実行され
る。この割り込み処理が実行される以前に、ＰＣ（ｎ−
１）、ＰＣ（ｎ）で指定された命令語の実行が完了して
ないことやプログラム・カウンタ（３）および各キーレ
ジスタの割り込み時、退避を行なわないために、割り込
みからの完全復帰は不可能である。
従来のバイブライン構造となっているディジタル信号処
理プロセッサは以上のように構成されているので、通常
の命令実行中に外部割り込みが入ると、割り込み以前の
正確なデータは保証されず、リピート中に割り込みが行
なわれると、残りのリピート命令は実行されない。この
ことは、外部Ｈ／Ｗ割り込みを実行するとともに、多量
のデータを高速に処理し、正確な演算結果を必要とする
画像信号処理の分野において、処理効率の低下を招くな
どの問題点があった。
理プロセッサは以上のように構成されているので、通常
の命令実行中に外部割り込みが入ると、割り込み以前の
正確なデータは保証されず、リピート中に割り込みが行
なわれると、残りのリピート命令は実行されない。この
ことは、外部Ｈ／Ｗ割り込みを実行するとともに、多量
のデータを高速に処理し、正確な演算結果を必要とする
画像信号処理の分野において、処理効率の低下を招くな
どの問題点があった。
この発明は上記のような問題点を解消することを課題と
してなされたもので、処理速度の低下や命令ステップ数
の増加をおさえ、割り込み復帰時、割り込み時に退避し
た各レジスタ値を各レジスタに転送して完全復帰できる
ようにしたディジタル信号処理プロセッサを得ることを
目的とする。
してなされたもので、処理速度の低下や命令ステップ数
の増加をおさえ、割り込み復帰時、割り込み時に退避し
た各レジスタ値を各レジスタに転送して完全復帰できる
ようにしたディジタル信号処理プロセッサを得ることを
目的とする。
この発明に係るディジタル信号処理プロセッサは、割り
込みが実行されると、各レジスタ・データが退避する複
数のレジスタ退避用メモリと、割り込み復帰時に各レジ
スタに正確なデータ転送を可能とするとともに、リピー
ト中の割り込み復帰後でも残りのリピート数だけ実行を
再開して割り込み処理からの完全復帰を制御する割り込
み制御部と、割り込み処理中以外でもＨ／Ｗ割り込みを
禁止する割り込み禁止期間を設けた割り込みイネーブル
制御部とを具備したものである。
込みが実行されると、各レジスタ・データが退避する複
数のレジスタ退避用メモリと、割り込み復帰時に各レジ
スタに正確なデータ転送を可能とするとともに、リピー
ト中の割り込み復帰後でも残りのリピート数だけ実行を
再開して割り込み処理からの完全復帰を制御する割り込
み制御部と、割り込み処理中以外でもＨ／Ｗ割り込みを
禁止する割り込み禁止期間を設けた割り込みイネーブル
制御部とを具備したものである。
この発明におけるレジスタ退避用メモリは、割り込みの
入った時、すでに実行されている命令を完了してから各
レジスタのレジスタ値を書き込み、割り込み制御部は割
り込み終了時に上記レジスタ退避用メモリに書き込んだ
レジスタ値を各レジスタに復帰するとともに、リピート
命令実行中の割り込み時でも復帰後に残りのリピート回
数だけリピート命令実行を可能とし、イネーブル制御部
は外部データメモリアクセス中のメモリウェイト時、分
岐命令・復帰命令・ソフトウェア・インクラブド命令の
デコードおよび実行時における外部割り込みを禁止する
割り込み禁止期間を設けたことにより、ディジタル信号
処理プロセッサにおける処理能力を向上させることを可
能とする。
入った時、すでに実行されている命令を完了してから各
レジスタのレジスタ値を書き込み、割り込み制御部は割
り込み終了時に上記レジスタ退避用メモリに書き込んだ
レジスタ値を各レジスタに復帰するとともに、リピート
命令実行中の割り込み時でも復帰後に残りのリピート回
数だけリピート命令実行を可能とし、イネーブル制御部
は外部データメモリアクセス中のメモリウェイト時、分
岐命令・復帰命令・ソフトウェア・インクラブド命令の
デコードおよび実行時における外部割り込みを禁止する
割り込み禁止期間を設けたことにより、ディジタル信号
処理プロセッサにおける処理能力を向上させることを可
能とする。
以下、この発明の一実施例を図について説明する。第１
図において、前記第４図と同一または相当部分には同一
符号を付して重複説明を省略する。
図において、前記第４図と同一または相当部分には同一
符号を付して重複説明を省略する。
（１６）は割り込み実行時、各レジスタのデータが退避
する退避するレジスタ退避用メモリ、（１７）はリピー
ト命令実行中を示すリピートフラグレジスタ（ｒｆｒ）
、（１８）は割り込みが受け付けられた時の退避用とし
てのリピートフラグスタック（ｒｆｓｋ）、（１９）は
リピート初期回数保持のための裏リピートカウンタ（ｒ
ｃｈ）、（２０）は割り込み起動時の割り込みの自動デ
ィスエーブル処理を行う割り込みイネーブル制御部であ
る。
する退避するレジスタ退避用メモリ、（１７）はリピー
ト命令実行中を示すリピートフラグレジスタ（ｒｆｒ）
、（１８）は割り込みが受け付けられた時の退避用とし
てのリピートフラグスタック（ｒｆｓｋ）、（１９）は
リピート初期回数保持のための裏リピートカウンタ（ｒ
ｃｈ）、（２０）は割り込み起動時の割り込みの自動デ
ィスエーブル処理を行う割り込みイネーブル制御部であ
る。
上記レジスタ退避用メモリ（１６）は割り込み処理ルー
チンで退避させる必要があるレジスタのレジスタ値だけ
を適宜、保持しておくメモリである。また、割り込みイ
ネーブル制御部（２０）は外部データメモリアクセス中
および分岐命令・復帰命令・Ｓ／Ｗ割り込み命令の実行
中のＨ／Ｗ割り込みを自動的に禁止する制御部である。
チンで退避させる必要があるレジスタのレジスタ値だけ
を適宜、保持しておくメモリである。また、割り込みイ
ネーブル制御部（２０）は外部データメモリアクセス中
および分岐命令・復帰命令・Ｓ／Ｗ割り込み命令の実行
中のＨ／Ｗ割り込みを自動的に禁止する制御部である。
次に第１図に基づきＨ／Ｗ割り込み処理の動作を説明す
る。外部デバイスにおいて、割り込み要求が発生した場
合、外部デバイスは割り込み要求信号（１４）により割
り込み制御部（１３）に割り込みの発生を知らせる。
る。外部デバイスにおいて、割り込み要求が発生した場
合、外部デバイスは割り込み要求信号（１４）により割
り込み制御部（１３）に割り込みの発生を知らせる。
割り込みが受付けられると、割り込み制御部（１３）か
らシーケンス制御部（５）に対して割り込み要求が出さ
れる。この割り込み要求を受けると、命令実行制御部（
２）に何もしない命令をセットするとともにプログラム
カウンタ（３）の更新を禁止する。
らシーケンス制御部（５）に対して割り込み要求が出さ
れる。この割り込み要求を受けると、命令実行制御部（
２）に何もしない命令をセットするとともにプログラム
カウンタ（３）の更新を禁止する。
次に割り込み制御部（１３）では外部デバイスに割り込
み許可信号（１５）を発信し、基本的に割り込み処理中
のＨ／Ｗ割り込みを禁止する。
み許可信号（１５）を発信し、基本的に割り込み処理中
のＨ／Ｗ割り込みを禁止する。
なお、シーケンサ制御部（５）で何もしない命令に置き
換えられる。割り込み処理中以外に外部データメモリア
クセス中のメモリウェイトサイクルおよび分岐命令・復
帰命令・Ｓ／Ｗインタラブドのデコードおよび実行中の
割り込みを割り込みイネーブル制御部（２０）によって
自動的にディスエーブル処理を行う。
換えられる。割り込み処理中以外に外部データメモリア
クセス中のメモリウェイトサイクルおよび分岐命令・復
帰命令・Ｓ／Ｗインタラブドのデコードおよび実行中の
割り込みを割り込みイネーブル制御部（２０）によって
自動的にディスエーブル処理を行う。
割り込みが受付けられると、命令実行制御部（２）に何
もしない命令をセットし、ＰＣスタック（４）にプログ
ラムカウンタ（３）のカウント値を自動的にブシュする
とともに該プログラムカウンタに割り込み番地をセット
する。
もしない命令をセットし、ＰＣスタック（４）にプログ
ラムカウンタ（３）のカウント値を自動的にブシュする
とともに該プログラムカウンタに割り込み番地をセット
する。
リピート中の割り込みの場合は更にその時のピートフラ
グレジスタ（１７）の状態を記憶しておく必要があり、
リピート命令実行中においても割り込み受付が可能とな
るように、リピートフラグレジスタ（］７）のレジスタ
値をリピートフラグスタック（１８）に自動的に退避す
る。
グレジスタ（１７）の状態を記憶しておく必要があり、
リピート命令実行中においても割り込み受付が可能とな
るように、リピートフラグレジスタ（］７）のレジスタ
値をリピートフラグスタック（１８）に自動的に退避す
る。
割り込み処理ルーチンにおいて使用されるレジスタのレ
ジスタ値退避は、割り込み番地光で行い、レジスタ退避
命令（ｐｕｓｈ）によって行う。割り込みからの復帰は
復帰命令（ｒ ｔ ｉ）によって行うがこの復帰命令の
前に、割り込み番地光でレジスタ値復帰命令（ｐ ｏ
ｐ）によって、割り込み処理ルーチン前のレジスタ値を
各レジスタにセットする。
ジスタ値退避は、割り込み番地光で行い、レジスタ退避
命令（ｐｕｓｈ）によって行う。割り込みからの復帰は
復帰命令（ｒ ｔ ｉ）によって行うがこの復帰命令の
前に、割り込み番地光でレジスタ値復帰命令（ｐ ｏ
ｐ）によって、割り込み処理ルーチン前のレジスタ値を
各レジスタにセットする。
この後、復帰命令により割り込みから復帰する。
この時、ＰＣスタック（４）からプログラムカウンタ（
３）のカウント値をポツプし、命令実行制御部（２）に
何もしない命令をセットし、その後リピートフラグスタ
ック（１８）からリピートフラグレジスタ（１７）のレ
ジスタ値を復帰させる。
３）のカウント値をポツプし、命令実行制御部（２）に
何もしない命令をセットし、その後リピートフラグスタ
ック（１８）からリピートフラグレジスタ（１７）のレ
ジスタ値を復帰させる。
第２図は通常割り込み動作を説明するためのタイミング
チャート図である。第３図はリピート命令実行中の割り
込み動作を説明するためのタイミングチャート図であり
、リピート命令の第２ステージでリピートフラグレジス
タ（１７）のレジスタ値に「１」をセットし、裏リピー
トカウンタ（１９）を「１」減算してリピートセットす
る。
チャート図である。第３図はリピート命令実行中の割り
込み動作を説明するためのタイミングチャート図であり
、リピート命令の第２ステージでリピートフラグレジス
タ（１７）のレジスタ値に「１」をセットし、裏リピー
トカウンタ（１９）を「１」減算してリピートセットす
る。
この時、命令アドレスＰＣ（ｎ＋１）で指定された命令
語の第１ステージではプログラムカウンタ（３）の更新
は行わない。また、第２ステージではリピートフラグレ
ジスタ（１７）に「１」がセットされていると、裏リピ
ートカウンタ（１９）のカウント値を「１」減算して０
かどうかをテストする。０であれば、同命令を実行する
。
語の第１ステージではプログラムカウンタ（３）の更新
は行わない。また、第２ステージではリピートフラグレ
ジスタ（１７）に「１」がセットされていると、裏リピ
ートカウンタ（１９）のカウント値を「１」減算して０
かどうかをテストする。０であれば、同命令を実行する
。
割り込みが受付けられると、命令実行制御部（２）に何
もしない命令がセットされ、リピートフラグレジスタ（
１７）のレジスタ値はリピートフラグスタック（１８）
に退避され、ＰＣ（ｎ＋１）はＰＣスタック（４）に退
避される。そして、割り込み後に、レジスタ退避用メモ
リ（１６）にレジスタ退避命令によって、リピートカウ
ンタ（７）のカウント値を退避させる。
もしない命令がセットされ、リピートフラグレジスタ（
１７）のレジスタ値はリピートフラグスタック（１８）
に退避され、ＰＣ（ｎ＋１）はＰＣスタック（４）に退
避される。そして、割り込み後に、レジスタ退避用メモ
リ（１６）にレジスタ退避命令によって、リピートカウ
ンタ（７）のカウント値を退避させる。
割り込み処理ルーチンが完了する前に、退避したリピー
トカウンタ（７）のカウント値および各レジスタ値をレ
ジスタ値復帰命令によって各レジスタにセットする。割
り込みからの復帰では、Ｓ／Ｗリターン命令によってプ
ログラムカウンタスタック（４）からプログラムカウン
タ（３）に命令アドレスＰＣ（ｎ＋１）がポツプされ、
また、次命令として命令実行制御部（２）に何もしない
命令がセットされる。その後リピートフラグスタック（
１８）からリピートフラグレジスタ（１７）に割り込み
前データをポツプする。
トカウンタ（７）のカウント値および各レジスタ値をレ
ジスタ値復帰命令によって各レジスタにセットする。割
り込みからの復帰では、Ｓ／Ｗリターン命令によってプ
ログラムカウンタスタック（４）からプログラムカウン
タ（３）に命令アドレスＰＣ（ｎ＋１）がポツプされ、
また、次命令として命令実行制御部（２）に何もしない
命令がセットされる。その後リピートフラグスタック（
１８）からリピートフラグレジスタ（１７）に割り込み
前データをポツプする。
これにより、リピートフラグレジスタ（１７）に「１」
がセットされ−Ｃいるため、リピートカウンタ（７）は
「１」減算されて「１」となり、リピー］・命令が再実
行される。
がセットされ−Ｃいるため、リピートカウンタ（７）は
「１」減算されて「１」となり、リピー］・命令が再実
行される。
以上、外部Ｈ／Ｗ割り込みにおいて、本実施例のような
処理を行うことにより、通常割り込みおよびリピート命
令実行中の割り込みにおいても、プロセッサの完全復帰
が可能となり、プロセッサ処理効率の低下を防止できる
。
処理を行うことにより、通常割り込みおよびリピート命
令実行中の割り込みにおいても、プロセッサの完全復帰
が可能となり、プロセッサ処理効率の低下を防止できる
。
なお、上記実施例ではリピート回数を４回とし、リピー
ト途中に割り込みを行っているが、リピート命令実行直
後、および終了直前においても割り込みからの完全復帰
を可能にしたので、割り込み禁止時以外はどこで割り込
みをかけてもよい。
ト途中に割り込みを行っているが、リピート命令実行直
後、および終了直前においても割り込みからの完全復帰
を可能にしたので、割り込み禁止時以外はどこで割り込
みをかけてもよい。
また、上記実施例の細部の仕様はこの発明の本質とは無
関係であり、この発明の内容を限定するものでないこと
は明らかである。
関係であり、この発明の内容を限定するものでないこと
は明らかである。
以上のように、この発明によれば、割り込み処理ルーチ
ン前にプログラムカウンタ、リピートフラグスタックお
よび各レジスタのカウント値およびレジスタ値を退避す
るように構成したので、通常およびリピート命令実行中
の割り込みからの完全復帰を可能にし、割り込み禁止期
間は割り込みイネーブル制御部によって自動的に禁止す
ることができ、ディジタル信号処理プロセッサにおける
処理能力を向上させることが可能となるという効果があ
る。
ン前にプログラムカウンタ、リピートフラグスタックお
よび各レジスタのカウント値およびレジスタ値を退避す
るように構成したので、通常およびリピート命令実行中
の割り込みからの完全復帰を可能にし、割り込み禁止期
間は割り込みイネーブル制御部によって自動的に禁止す
ることができ、ディジタル信号処理プロセッサにおける
処理能力を向上させることが可能となるという効果があ
る。
第１図はこの発明の一実施例によるディジタル信号処理
プロセッサの構成を示すブロック図、第２図はこの発明
の通常割り込み動作を説明するためのタイミングチャー
ト、第３図はこの発明のリピート命令実行中の割り込み
動作を説明するためのタイミングチャート、第４図は従
来のディジタル信号処理プロセッサの構成を示すブロッ
ク図、第５図は従来のディジタル信号処理プロセッサに
よる通常割り込み動作を説明するためのタイミングチャ
ートである。 図において、（１）は命令メモリ、（２）は命令実行制
御部、（３）はプログラムカウンタ、（４）はＰＣスタ
ック、（７）はリピートカウンタ、（１１）はデータメ
モリ、（１３）は割り込み制御部、（１６）はレジスタ
退避用メモリ、（１７）はリピートフラグレジスタ、（
１８）は１ビートフラグスタップ、（１９）は裏リピー
トカウンタ、（２０）はイネーブル制御部、（３０１）
は命令アドレスである。 なお、図中、同一７１号は同一または相当部分を示す。 代理人 弁理士 大 岩 増 雄 （外２名） 復 帰 リター７命令 ｎｏｐ命令 ｐｃ（ｎ〒１） ４Ｎ割り込み動作のタイミングテヤ ト図 第２ 図 ｐｃ−割り込み番地 ｒｆｒ←ｒｆｓｋポツプ（−１） リタ ／命令 ＰＣ（ｎ＋１） ｐｃ（口中２） ＰＣ（ｎ＋３）トーーーーー リビ ト命令実行中の割り込み動作のタイミングチャト図 第３ 図 「 手続補正書 （自発） 補正の対象 明細書の特許請求の範囲及び発明の詳細な説明の欄。 ６、補正の内容 ２、発明の名称 ディジタル信号処理プロセッサ ３、補正をする者 名 祢 （６０１）三菱電機株式会社 代表者 志 岐 守 哉 ４、代 理 住所 人 東京都千代田区丸の内二丁目２番３号 以 上 特許請求の範囲 種々の内部動作を指示する命令語が予め記憶された命令
メモリと、 前記命令語で指示された演算などの動作制御を行う命令
実行制御部と、 演算データを記憶させるデータメモリと、前記演算デー
タに対して前記命令語で指示された演算を行ない演算の
結果と状態を出力する演算部と、 命令アドレスが保持されたプログラムカウンタと、 前記プログラムカウンタのカウント値を割り込み処理時
に退避させるＰＣスタックと、リピート命令実行中にリ
ピート回数をカウントとするリピートカウンタと、 前記リピート命令実行中を指示するリピートフラグレジ
スタと、 前記リピートフラグレジスタのレジスタ値を割り込み処
理時に退避させるリピートフラグスタックと、 前記割り込み処理時に各レジスタのレジスタ値を退避さ
せる複数のレジスタ退避用メモリと、前記割り込み処理
時、リピート命令が実行されている場合、予め前記リピ
ートカウンタのカウント値およびリピートフラグレジス
タのレジスタ値を退避させることにより、割り込みから
の完全復帰を実現し、前記割り込み処理時、通常命令が
実行されている場合、予め命令アドレスを退避し、ユー
ザが割り込み処理ルーチンで使用する各レジスタのレジ
スタ値の退避を行うことにより、割り込み処理からの完
全復帰を制御する割り込み制御部と、 外部データメモリアクセス中のメモリウェイトサイクル
時および分岐命令復帰命令・Ｓ／Ｗ割り込み命令のデコ
ードおよび実行時のＨ／Ｗ割り込みを禁止する割り込み
イネーブル制御部と、を備えたディジタル信号処理プロ
セッサ。
プロセッサの構成を示すブロック図、第２図はこの発明
の通常割り込み動作を説明するためのタイミングチャー
ト、第３図はこの発明のリピート命令実行中の割り込み
動作を説明するためのタイミングチャート、第４図は従
来のディジタル信号処理プロセッサの構成を示すブロッ
ク図、第５図は従来のディジタル信号処理プロセッサに
よる通常割り込み動作を説明するためのタイミングチャ
ートである。 図において、（１）は命令メモリ、（２）は命令実行制
御部、（３）はプログラムカウンタ、（４）はＰＣスタ
ック、（７）はリピートカウンタ、（１１）はデータメ
モリ、（１３）は割り込み制御部、（１６）はレジスタ
退避用メモリ、（１７）はリピートフラグレジスタ、（
１８）は１ビートフラグスタップ、（１９）は裏リピー
トカウンタ、（２０）はイネーブル制御部、（３０１）
は命令アドレスである。 なお、図中、同一７１号は同一または相当部分を示す。 代理人 弁理士 大 岩 増 雄 （外２名） 復 帰 リター７命令 ｎｏｐ命令 ｐｃ（ｎ〒１） ４Ｎ割り込み動作のタイミングテヤ ト図 第２ 図 ｐｃ−割り込み番地 ｒｆｒ←ｒｆｓｋポツプ（−１） リタ ／命令 ＰＣ（ｎ＋１） ｐｃ（口中２） ＰＣ（ｎ＋３）トーーーーー リビ ト命令実行中の割り込み動作のタイミングチャト図 第３ 図 「 手続補正書 （自発） 補正の対象 明細書の特許請求の範囲及び発明の詳細な説明の欄。 ６、補正の内容 ２、発明の名称 ディジタル信号処理プロセッサ ３、補正をする者 名 祢 （６０１）三菱電機株式会社 代表者 志 岐 守 哉 ４、代 理 住所 人 東京都千代田区丸の内二丁目２番３号 以 上 特許請求の範囲 種々の内部動作を指示する命令語が予め記憶された命令
メモリと、 前記命令語で指示された演算などの動作制御を行う命令
実行制御部と、 演算データを記憶させるデータメモリと、前記演算デー
タに対して前記命令語で指示された演算を行ない演算の
結果と状態を出力する演算部と、 命令アドレスが保持されたプログラムカウンタと、 前記プログラムカウンタのカウント値を割り込み処理時
に退避させるＰＣスタックと、リピート命令実行中にリ
ピート回数をカウントとするリピートカウンタと、 前記リピート命令実行中を指示するリピートフラグレジ
スタと、 前記リピートフラグレジスタのレジスタ値を割り込み処
理時に退避させるリピートフラグスタックと、 前記割り込み処理時に各レジスタのレジスタ値を退避さ
せる複数のレジスタ退避用メモリと、前記割り込み処理
時、リピート命令が実行されている場合、予め前記リピ
ートカウンタのカウント値およびリピートフラグレジス
タのレジスタ値を退避させることにより、割り込みから
の完全復帰を実現し、前記割り込み処理時、通常命令が
実行されている場合、予め命令アドレスを退避し、ユー
ザが割り込み処理ルーチンで使用する各レジスタのレジ
スタ値の退避を行うことにより、割り込み処理からの完
全復帰を制御する割り込み制御部と、 外部データメモリアクセス中のメモリウェイトサイクル
時および分岐命令復帰命令・Ｓ／Ｗ割り込み命令のデコ
ードおよび実行時のＨ／Ｗ割り込みを禁止する割り込み
イネーブル制御部と、を備えたディジタル信号処理プロ
セッサ。
Claims (1)
- 【特許請求の範囲】 種々の内部動作を指示する命令語が予め記憶された命令
メモリと、 前記命令語で指示された演算などの動作制御を行う命令
実行制御部と、 演算データを記憶させるデータメモリと、 前記演算データに対して前記命令語で指示された演算を
行ない演算の結果と状態を出力する演算部と、 命令アドレスが保持されたプログラムカウンタと、 前記プログラムカウンタのカウント値を割り込み処理時
に退避させるＰＣスタックと、 リピート命令実行中にリピート回数をカウントとするリ
ピートカウンタと、 前記リピート命令実行中を指示するリピートフラグレジ
スタと、 前記リピートフラグレジスタのレジスタ値を割り込み処
理時に退避させるリピートフラグスタックと、 前記割り込み処理時に各レジスタのレジスタ値を退避さ
せる複数のレジスタ退避用メモリと、前記割り込み処理
時、リピート命令が実行されている場合、予め前記リピ
ートカウンタのカウント値およびリピートフラグレジス
タのレジスタ値を退避させることにより、割り込みから
の完全復帰を実現し、前記割り込み処理時、通常命令が
実行されている場合、予め前記リピートカウンタのカウ
ントを退避し、ユーザが割り込み処理ルーチンで使用す
る各レジスタのレジスタ値の退避を行うことにより、割
り込み処理からの完全復帰を制御する割り込み制御部と
、 外部データメモリアクセス中のメモリウェイトサイクル
時および分岐命令復帰命令・Ｓ／Ｗ割り込み命令のデコ
ードおよび実行時のＨ／Ｗ割り込みを禁止する割り込み
イネーブル制御部と、を備えたディジタル信号処理プロ
セッサ。
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006806A JPH02187829A (ja) | 1989-01-13 | 1989-01-13 | ディジタル信号処理プロセッサ |
| CA000605490A CA1311063C (en) | 1988-12-16 | 1989-07-12 | Digital signal processor |
| US07/379,274 US5161247A (en) | 1988-12-16 | 1989-07-13 | Digital signal processor matching data blocks against a reference block and replacing the reference block when a new minimum distortion block is calculated |
| EP95106304A EP0669599A1 (en) | 1988-12-16 | 1989-07-15 | Digital signal processor |
| EP95106305A EP0666533A1 (en) | 1988-12-16 | 1989-07-15 | Digital signal processor |
| EP95106303A EP0666532A1 (en) | 1988-12-16 | 1989-07-15 | Digital signal processor |
| EP89113000A EP0373291B1 (en) | 1988-12-16 | 1989-07-15 | Digital signal processor |
| DE68927798T DE68927798T2 (de) | 1988-12-16 | 1989-07-15 | Prozessor für ein numerisches Signal |
| KR1019890017852A KR920010933B1 (ko) | 1988-12-16 | 1989-12-04 | 디지탈신호 처리장치 및 움직임 보상연산방법 |
| US07/907,233 US5442799A (en) | 1988-12-16 | 1992-07-01 | Digital signal processor with high speed multiplier means for double data input |
| US08/103,175 US5421023A (en) | 1988-12-16 | 1993-08-06 | Motion vector calculation method using sequential minimum distortion calculations at different densities |
| US08/128,257 US5504916A (en) | 1988-12-16 | 1993-09-28 | Digital signal processor with direct data transfer from external memory |
| US08/140,989 US5388236A (en) | 1988-12-16 | 1993-10-25 | Digital signal processor with multiway branching based on parallel evaluation of N threshold values followed by sequential evaluation of M |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006806A JPH02187829A (ja) | 1989-01-13 | 1989-01-13 | ディジタル信号処理プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02187829A true JPH02187829A (ja) | 1990-07-24 |
Family
ID=11648434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1006806A Pending JPH02187829A (ja) | 1988-12-16 | 1989-01-13 | ディジタル信号処理プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02187829A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0655678A1 (en) * | 1993-11-15 | 1995-05-31 | Motorola, Inc. | Data processing system |
| JP2007257477A (ja) * | 2006-03-24 | 2007-10-04 | Fujitsu Ltd | 半導体装置及び命令制御方法 |
| JP2010267064A (ja) * | 2009-05-14 | 2010-11-25 | Internatl Business Mach Corp <Ibm> | コンピュータ・システム及びコンピュータ・システムの制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5947651A (ja) * | 1982-09-10 | 1984-03-17 | Matsushita Electric Ind Co Ltd | プログラム制御装置 |
| JPS63296139A (ja) * | 1987-05-27 | 1988-12-02 | Fujitsu Ltd | 割り込み制御回路 |
-
1989
- 1989-01-13 JP JP1006806A patent/JPH02187829A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5947651A (ja) * | 1982-09-10 | 1984-03-17 | Matsushita Electric Ind Co Ltd | プログラム制御装置 |
| JPS63296139A (ja) * | 1987-05-27 | 1988-12-02 | Fujitsu Ltd | 割り込み制御回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0655678A1 (en) * | 1993-11-15 | 1995-05-31 | Motorola, Inc. | Data processing system |
| US5475822A (en) * | 1993-11-15 | 1995-12-12 | Motorola, Inc. | Data processing system for resuming instruction execution after an interrupt and method therefor |
| JP2007257477A (ja) * | 2006-03-24 | 2007-10-04 | Fujitsu Ltd | 半導体装置及び命令制御方法 |
| JP2010267064A (ja) * | 2009-05-14 | 2010-11-25 | Internatl Business Mach Corp <Ibm> | コンピュータ・システム及びコンピュータ・システムの制御方法 |
| US8909835B2 (en) | 2009-05-14 | 2014-12-09 | International Business Machines Corporation | Computer system and method of controlling computer system |
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