KR100286045B1 - 버퍼층을 포함하는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 버퍼층을 형성하는데에는 확산 속도가 느린 불순물을 이용하고, 그 다음 확산 속도가 빠른 불순물을 이용하여 도전층을 형성하는 방법으로 하여 공정 진행 동안에 최초 설계한 버퍼 구조의 변화를 줄여, 공정 진행 후에도 안정된 버퍼 구조를 가지고, 최적의 내압 특성을 나타내고, 래치 업을 방지하도록 하는 효과가 있는 반도체 장치 및 그 제조 방법이다.

Description

버퍼층을 포함하는 반도체 장치의 제조 방법
제1도는 종래의 절연 게이트 바이폴라 트랜지스터로서 버퍼층이 포함되지 않은 비펀치 스루형 IGBT의 구조를 도시한 단면도이고,
제2도는 제1도의 IGBT 구조의 등가회로도이고,
제3도는 버퍼층을 포함하는 종래의 절연 게이트 바이폴라 트랜지스터의 구조를 도시한 단면도이고,
제4도의 그래프는 버퍼층의 두께에 대한 순방향 전압 강하와 전류 하강 시간을 나타낸 곡선이고,
제5도는 본 발명에 의한 절연 게이트 바이폴라 트랜지스터의 단면도이고,
제6도는 공정 진행 후 종래의 절연 게이트 바이폴라 트랜지스터와 본 발명에 의한 절연 게이트 바이폴라 트랜지스터의 불순물 농도 분포이다.
〈도면의 주요부분에 대한 부호의 설명〉
110 : P+형 반도체 기판 120 : N+형 버퍼층
130 : N-형 에피층 140 : P형 웰
142 : N+형 확산 영역 150 : 게이트 산화막
160 : 게이트 패턴 170 : 절연막
180 : 캐소드 전극 182 : 애노드 전극
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는, 안정한 버퍼층을 포함하는 절연 게이트 바이폴라 트랜지스터(IGBT : insulated gate bipolar transistor)의 제조 방법에 관한 것이다.
일반적으로 절연 게이트 바이폴라 트랜지스터는 MOS 트랜지스터의 구조와 바이폴라 트랜지스터의 구조가 결합된 구조로 주로 스위칭 소자로 이용되는 반도체소자이다. 이러한 절연 게이트 바이폴라 트랜지스터에서, 스위칭 오프시의 스위칭 특성을 향상시키기 위하여 반도체 기판과 에피층 사이에 버퍼층을 형성한다.
그러면, 첨부한 도면을 참고로 하여 종래의 절연 게이트 바이폴라 트랜지스터에 대하여 더욱 상세하게 설명한다.
제1도는 종래의 절연 게이트 바이폴라 트랜지스터로서 버퍼층이 포함되지 않은 비펀치 스루형(non punch through) IGBT의 구조를 도시한 단면도이고, 제 2 도는 제1도의 IGBT 구조의 등가회로도이다.
제1도에 도시한 바와 같이, 종래의 절연 게이트 바이폴라 트랜지스터는 다음과 같다. P+형 반도체 기판(10) 위에 N-형 에피층(30)이 형성되어 있고, 에피층(30)에는 P형 웰(40)이 형성되어 있다. P형 웰(40)은 고농도 영역과 저농도 영역으로 나뉘어 있다. P형 웰(40)에는 N+형의 확산 영역(42)이 간격을 두고 형성되어 있다. N+형 확산 영역(42)의 일부와 P형 웰(40)의 일부 및 에피층(30) 위에는 게이트 산화막(50)이 형성되어 있으며, P형 웰(40) 위의 게이트 산화막(50) 위에는 폴리실리콘 게이트 패턴(60)이 형성되어 있고, 이 게이트 패턴(60)은 절연막(70)으로 둘러싸여 있다. 절연막(70)을 포함한 반도체 기판(10) 위에는 금속의 캐소드(cathode) 전극(80)이 형성되어 있고, 반도체 기판(10)의 밑면에는 금속의 애노드(anode) 전극(82)이 형성되어 있다.
이 구조는 제2도에서와 같이 P형 웰(40)과 N+형의 확산 영역(42)을 단락시킨 기생 사이리스터(thyrister)와 MOSFET의 조합 형태가 된다. 제2도의 Rp는 N+형 확산 영역(42) 밑의 P형 영역(40)의 횡방향 저항을 표시한다.
이러한 종래의 절연 게이트 바이폴라 트랜지스터에서는 게이트에 양의 전압이 인가되어 온 상태가 되면 P형 웰(40)에 N 채널이 생기게 되고, 이 채널을 통하여 흐르는 전류는 반도체 기판(10), 에피층(30), P형 웰(40)로 이루어지는 PNP 트랜지스터의 베이스(30)를 구동하게 된다. 베이스(30)가 구동하면 PNP 트랜지스터가 온되어 전류가 흐르고, 애노드 전극(82)으로부터 에피층(30)을 통하여 캐소드 전극(80)으로 정공이 주입된다. 이러한 정공의 흐름이 전류 증폭도에 영향을 주게 된다.
그러나, 이러한 종래의 절연 게이트 바이폴라 트랜지스터에서는 온 되었을 때, 애노드 전극(82)으로부터 P형 웰(40)을 지나서 캐소드 전극(80)으로 흐르는 정공의 흐름이 저항 Rp를 지나면서 전압 강하가 생기게 된다. 이 때 생기는 전압 강하는 단락되어 있는 N+형 에미터 영역(42)과 P형 웰(40)사이에 순방향 전압 강하를 일으키게 되며, 이 전압이 0.7V 보다 커지게 되면 기판(10), 에피층(30), 웰(40), N-형 확산 영역(42)으로 이루어진 기생 사이리스터를 온 시켜서 IGBT 전 영역에서 사이리스터가 동작되는 래치 업(latch up)이 발생한다. 이러한 래치 업은 전류 증폭도가 커지면 전체 전류에서 정공 전류가 차지하는 양이 많아지게 되므로, 전류 증폭도가 클수록 래치 업이 쉽게 일어난다. 일단 래치 업이 일어나면 게이트 전압으로 트랜지스터의 온, 오프를 조절할 수 없는 상태가 된다.
이러한 래치 업 현상을 방지하기 위하여 P형 반도체 기판과 에피층 사이에 N+형의 버퍼층을 형성하는 반도체 장치의 제조 방법이 일반화되어 있다. N+형 버퍼층이 포함된 절연 게이트 바이폴라 트랜지스터는 일반적으로 펀치 스루 절연 게이트 바이폴라 트랜지스터라고 칭하며, 여기서는 약칭하여 절연 게이트 바이폴라 트랜지스터라 한다.
제3도는 버퍼층을 가지고 있는 종래의 절연 게이트 바이폴라 트랜지스터의 구조를 도시한 단면도이다.
제3도에서 도시한 바와 같이, 버퍼층을 가지고 있는 종래의 절연 게이트 바이폴라 트랜지스터는 다음과 같다.
P+형 반도체 기판(10) 위에 N+형의 버퍼층(20)이 형성되어 있으며, 그 위에 N_형 에피층(30)이 형성되어 있고, 에피층(30)에는 P형 웰(40)이 형성되어 있다. 버퍼층(20)과 에피층(30)을 N형의 도전형으로 형성하기 위해 통상적으로 인을 불순물로 사용하고, P형 웰(40)은 고농도 영역과 저농도 영역으로 나뉘어 있다. P형 웰(40)에는 N+형의 확산 영역(42)이 간격을 두고 형성되어 있다. N+형 확산 영역(42)의 일부와 P형 웰(40)의 일부 및 에피층(30) 위에는 게이트 산화막(50)이 형성되어 있으며, P형 웰(40) 위의 게이트 산화막(50) 위에는 폴리실리콘의 게이트 패턴(60)이 형성되어 있고, 이 게이트 패턴(60)은 절연막(70)으로 둘러싸여 있다. 절연막(70)을 포함한 반도체 기판(10) 위에는 금속의 캐소드 전극(80)이 형성되어 있고, 반도체 기판(10)의 밑면에는 금속의 애노드 전극(82)이 형성되어 있다.
이러한 종래의 절연 게이트 바이폴라 트랜지스터에서는 반도체 기판과 에피층 사이에 N+형 버퍼층이 추가되어 소자 내의 전기장이 변화하여 항복 전압이 증가한다. 또한, 트랜지스터가 오프되었을 때 스위칭 속도를 빠르게 하고 래치 업 특성을 향상시켜 준다.
제4도의 그래프는 버퍼층의 두께에 대한 순방향 전압 강하와 전류 하강 시간을 나타낸 것이다. 이 때의 조건으로 전류 밀도 J = 100A/ ㎝2이다.
그래프의 가로축은 버퍼층의 두께를 나타내며, 그래프의 좌측의 세로축은 순방향 전압 강하(단위 V), 우측의 세로축은 전류 하강 시간(단위 ㎲)을 나타내는 축이다. 점선 1과 선 11은 굼멜 수(GUMMEL NUMBER, GB)가 3×1013인 경우를 나타낸다. 굼멜 수는 주어진 이미터 구조에 대한 트랜지스터의 전류 이득을 결정하는 요소로, 굼멜 수가 낮을수록 전류 이득이 높아진다. 그리고, 일반적으로 굼멜 수가 높다는 것을 농도가 높다는 것으로 생각한다. 점선 2와 선 12는 굼멜 수(GB)가 8×1013인 경우이고, 선 3과 13은 굼멜 수 (GB)가 2×1014인 경우이다.
또한, 선 11, 12, 13은 버퍼층의 두께에 따른 전류 강하 시간을 나타낸 것이고, 점선 1, 2, 3은 버퍼층의 두께에 따른 순방향 전압 강하를 나타낸 것이다.
순방향 전압 강하의 점선 1, 2, 3을 살펴보면, 세 점선 1, 2, 3가 가로축에 평행하게 나타나므로, 순방향 전압 강하는 버퍼층의 두께와는 관계없이 일정하다는 것을 알 수 있다. 또한, 아래부터 점선 1, 점선 2, 점선 3이 순서대로 위치하고 있으므로 농도가 높을수록 순방향 전압 강하가 커진다는 것을 알 수 있다.
다음, 전류 하강 시간의 선 11, 12, 13을 살펴보면, 세 선 11, 12, 13이 우측으로 갈수록 위로 올라가는 모양이다. 그러므로, 버퍼층의 두께가 클수록 전류 하강 시간이 커진다는 것을 알 수 있다. 또한, 선 13이 제일 밑에 있고, 제일 위쪽에는 선 11이 위치하고 있다. 따라서, 농도가 낮을수록 전류 하강 시간이 커진다는 것을 알 수 있다.
결과적으로, N+형의 버퍼층이 존재함으로써 순방향 전압 강하는 커지지만, 전류 하강 시간이 줄어들어 스위칭 특성이 좋아지게 되며, 버퍼층의 두께가 커지면, 순방향 전압 강하는 변화하지 않으나, 전류 하강 시간이 커지게 된다. 그러므로 버퍼층의 농도는 크게 하고, 두께는 작게 형성하면 트랜지스터의 스위칭 특성이 향상된다.
다음은 절연 게이트 바이폴라 트랜지스터 단위 셀의 버퍼의 두께에 따른 내압(VCE(sat))의 변화를 시뮬레이션(simulation)한 결과를 나타낸 표이다.
위의 표에서 보듯이 버퍼층의 두께가 작을수록 내압은 작아진다.
이상과 같이 절연 게이트 바이폴라 트랜지스터에서는 버퍼층의 농도와 두께가 달라짐에 따라 트랜지스터의 특성이 변화하게 된다.
그런데, 절연 게이트 바이폴라 트랜지스터를 제조할 때, P+형 반도체 기판에 N+형 버퍼층을 형성하고, 그 위에 N형의 에피층을 형성한다. 그리고, 그 에피층에 P형의 이온을 주입하고 이중 확산하여 웰을 형성하고, 그 웰에 N형의 이온을 주입, 확산하여 소스 영역을 형성하게 된다. 이 때, 버퍼층과 에피층을 N형으로 형성하기 위한 재료가 되는 불순물은 주로 인(phosphorus)이 된다.
따라서, 공정 과정에서 버퍼층을 형성한 이후 수차례 진행되는 확산 공정에서, 고농도의 버퍼층에서 저농도의 에피층으로 인 이온의 확산이 진행되게 된다.
그러므로, 종래의 절연 게이트 바이폴라 트랜지스터는 공정 과정에서 버퍼층의 두께나 농도가 쉽게 변화되어 트랜지스터의 특성을 변화시킨다는 문제점을 가지고 있다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 절연 게이트 바이폴라 트랜지스터를 제조하는 과정에서 고농도 버퍼층의 두께와 농도를 일정하게 유지하여 트랜지스터의 특성을 유지하도록 하는 데에 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 절연 게이트 바이폴라 트랜지스터의 제조 방법은, 제1 도전형의 반도체 기판 위에 고농도의 제2 도전형 버퍼층을 형성하는 단계, 버퍼층 위에 확산 속도가 상기 제2 도전형 버퍼층에 주입된 불순물보다 2배 이상 빠른 불순물을 이용하여 저농도의 제2 도전형 도전층을 형성하는 단계, 상기 제2 도전형의 도전층에 제1 도전형의 우물을 형성하는 단계, 상기 제1 도전형의 우물에 제2 도전형의 확산 영역을 형성하는 단계를 포함하는 공정을 거쳐 제조한다.
여기서, 상기 제2 도전형 도전층을 형성할 때 불순물로 인을 사용하고 상기 제2 도전형의 버퍼층을 형성할 때는 불순물로 비소를 사용할 수 있다.
본 발명에 따른 이러한 절연 게이트 바이폴라 트랜지스터 및 그 제조 방법은 공정 진행 동안에 최초 설계한 버퍼 구조의 변화를 줄여, 공정 진행 후에도 안정된 버퍼 구조를 가지고, 최적의 내압 특성을 나타내고, 래치 업을 방지하도록 하게 된다. 그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 절연 게이트 바이폴라 트랜지스터의 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제5 도는 본 발명에 의한 절연 게이트 바이폴라 트랜지스터의 단면도이다. 제5 도에 도시한 바와 같이 본 발명의 실시예에 따른 절연 게이트 바이폴라 트랜지스터에는, P+형 반도체 기판(10) 위에 확산 속도가 느린 불순물이 확산되어 있는 N+형의 버퍼층(120)이 형성되어 있으며, 그위에 버퍼층(120)에 확산되어 있는 불순물보다 확산 속도가 2배 이상 빠른 불순물이 확산되어 있는 N-형 에피층(130)이 형성되어 있고, 에피층(130)에는 P형 웰(140)이 형성되어 있다. P형 웰(140)은 고농도 영역과 저농도 영역으로 나뉘어 있다. P형 웰(140)에는 N+형의 확산 영역(142)이 간격을 두고 형성되어 있다. N+형 확산 영역(142)의 일부와 P형 웰(140)의 일부 및 에피층(130) 위에는 게이트 산화막(150)이 형성되어 있으며, P형 웰(140) 위의 게이트 산화막(150) 위에는 폴리실리콘의 게이트 패턴(160)이 형성되어 있고, 이 게이트 패턴(160)은 절연막(170)으로 둘러싸여 있다.
절연막(170)을 포함한 반도체 기판(110) 위에는 금속의 캐소드 전극(180)이 형성되어 있고, 반도체 기판(110)의 밑면에는 금속의 애노드 전극(182)이 형성되어 있다.
본 발명에 의한 절연 게이트 바이폴라 트랜지스터를 제조하는 방법은 다음과 같다.
P+형의 반도체 기판(110) 위에 비소와 같이 확산 속도가 느린 불순물을 사용하여 N+형의 버퍼층(120)을 형성하고, 그 위에 인과 같이 버퍼층의 불순물 보다 2배 이상 확산 속도가 빠른 불순물을 사용하여 N-형의 에피층(130)을 형성한다. 다음은 에피층에 P형의 웰(140)을 형성하고, P형 웰(140) 안에 N+형의 확산 영역(142)을 형성한다.
참고로 에피층(130)을 형성하는데 사용하는 인과 버퍼층(120)을 형성하는데 사용하는 비소의 온도 1150℃에서의 확산 속도를 비교해 본다.
위의 식(1)은 인의 확산 속도의 제곱근이고, 식(2)는 비소의 확산 속도의 제곱근이다.
다음, 제6도는 공정 진행 후 종래의 절연 게이트 바이폴라 트랜지스터와 본 발명에 의한 절연 게이트 바이폴라 트랜지스터의 농도의 분포이다.
제6도는 P+형 기판에 버퍼층과 에피층이 형성되어 있는 상태에서, 에피층의 표면을 기준으로 한 거리에 따른 농도 분포를 나타낸 것이다.
실선은 종래의 절연 게이트 바이폴라 트랜지스터의 농도 분포이고, 점선은 본 발명에 의한 절연 게이트 바이폴라 트랜지스터의 농도 분포이다.
제6도에서 나타난 바와 같이, 종래의 절연 게이트 바이폴라 트랜지스터에서는 버퍼층의 농도 변화가 완만한 곡선을 그리면서, 에피층과의 경계가 명확하지 않으며, 두께가 크다. 반면 본 발명에 의한 절연 게이트 바이폴라 트랜지스터에서의 버퍼층의 두께가 작은 대신, 에피층과의 농도의 경계가 뚜렷하여 버퍼층의 농도가 높은 상태로 안정적이다.
따라서, 본 발명에 따른 절연 게이트 바이폴라 트랜지스터 및 그 제조 방법은 공정 진행 동안에 최초 설계한 버퍼 구조의 변화를 줄여, 공정 진행 후에도 안정된 버퍼 구조를 가지고, 최적의 내압 특성을 나타내고, 래치 업을 방지하도록 하는 효과가 있다.

Claims (4)

  1. 제1도전형의 반도체 기판 위에 고농도의 제2도전형 버퍼층을 형성하는 단계, 버퍼층 위에 확산 속도가 상기 제2도전형 버퍼층에 주입된 불순물보다 2배 이상 빠른 불순물을 이용하여 저농도의 제2도전형 도전층을 형성하는 단계, 상기 제2도전형의 도전층에 제1도전형의 우물을 형성하는 단계, 상기 제1도전형의 우물에 제2도전형의 확산 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 상기 제2도전형 도전층을 형성할 때 불순물로 인을 사용하고 상기 제2도전형의 버퍼층을 형성할 때 불순물로 비소를 사용하는 반도체 장치의 제조 방법.
  3. 상기 제2도전형 도전층을 형성할 때 사용하는 불순물은 1150℃에서 확산 속도가 0.4 ㎛/hr 이상이고, 상기 제2도전형 버퍼층을 형성할 때 사용하는 불순물은 1150℃에서 확산 속도가 0.2 ㎛/hr 이하인 반도체 장치의 제조 방법.
  4. 상기 제2도전형 버퍼층은 반도체 장치가 완성된 상태에서 두께가 6㎛ 이하인 반도체 장치의 제조 방법.
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