JP2853280B2 - Output circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体論理回路において、重負荷を駆動す
るために各種の論理回路に付加される出力回路に関する
ものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit added to various logic circuits for driving a heavy load in a semiconductor logic circuit.
情報化社会の進展に伴って多機能・高速な情報処理装
置に対する需要が高まり、これらを構成する半導体論理
回路にも低消費電力かつ高負荷駆動能力が求められるよ
うになった。第４図に示す出力回路はかかる要求を満た
すためのものであり、プッシュプル段35とこれを駆動す
る駆動制御段36とで構成されている。プッシュプル段35
は、２つのトランジスタ26、27とレベルシフトダイオー
ド28、29、30による直列回路で構成され、トランジスタ
26、27の接続点が出力端子となっている。駆動制御段36
は、一対の駆動用差動トランジスタ21、22と、これらの
ソースに共通に接続された定電流源23と、駆動用差動ト
ランジスタ21、22のドレインにそれぞれ接続された負荷
抵抗24、25とで構成されている。そして、駆動用差動ト
ランジスタ21、22のドレインがトランジスタ27、26のゲ
ートに接続されており、駆動用差動トランジスタ21、22
のゲートに相補的な入力信号が与えられると、プッシュ
プル段35のトランジスタ27、26が相補にオンオフ切り替
えされ、そのプッシュプル動作によって出力端子から出
力信号を得るものである。With the progress of the information society, the demand for multifunctional and high-speed information processing devices has increased, and semiconductor logic circuits constituting these devices have also been required to have low power consumption and high load driving capability. The output circuit shown in FIG. 4 satisfies such a requirement, and comprises a push-pull stage 35 and a drive control stage 36 for driving the stage. Push-pull stage 35
Is composed of a series circuit of two transistors 26 and 27 and level shift diodes 28, 29 and 30.
The connection points 26 and 27 are output terminals. Drive control stage 36
Is a pair of driving differential transistors 21 and 22, a constant current source 23 commonly connected to these sources, and load resistors 24 and 25 respectively connected to the drains of the driving differential transistors 21 and 22. It is composed of The drains of the driving differential transistors 21 and 22 are connected to the gates of the transistors 27 and 26, and the driving differential transistors 21 and 22 are connected.
When complementary input signals are supplied to the gates of the transistors, the transistors 27 and 26 of the push-pull stage 35 are complementarily turned on and off, and an output signal is obtained from the output terminal by the push-pull operation.
このように、この出力回路の高負荷駆動能力は、プル
アップ、プルダウンともにアクティブな素子であるトラ
ンジスタによって得られるものであり、通常はプッシュ
プル段35のトランジスタ26、27のどちらか一方が必ずオ
フ状態となっている。As described above, the high load driving capability of this output circuit can be obtained by the transistors that are active elements for both pull-up and pull-down, and normally one of the transistors 26 and 27 of the push-pull stage 35 is always turned off. It is in a state.
しかし、過渡的に両トランジスタ26、27が同時にオン
状態になることがある。その場合、電源間にショートパ
スを形成して図示のような貫通電流Ｉを発生させ、電源
にスパイク状のノイズを誘起することになる。However, both transistors 26 and 27 may be turned on at the same time transiently. In this case, a short path is formed between the power supplies to generate a through current I as shown in the figure, thereby inducing spike noise in the power supply.
本発明の課題は、このような問題点を解消することに
ある。An object of the present invention is to solve such a problem.
上記課題を解決するために本発明の出力回路は、駆動
制御段の各負荷素子に対して、ダイオードのように電流
によって抵抗値が変化する素子と容量素子との並列回路
を含む回路を並列接続したものである。In order to solve the above problem, an output circuit according to the present invention is configured such that a circuit including a parallel circuit of an element having a resistance value changed by a current such as a diode and a capacitor is connected in parallel to each load element in a drive control stage. It was done.
プッシュプル段のトランジスタがオフ状態からオン状
態に変化する際の過渡状態において、すなわち、駆動用
差動トランジスタがオン状態からオフ状態に変化する際
の過渡状態において、付加した抵抗変化素子（例えばダ
イオード）の電流が減少してくると、そのダイオードの
抵抗値が非常に大きな値となり、容量素子と共に形成さ
れる並列回路の時定数が大きな値になる。そのため、プ
ッシュプル段のトランジスタのオフ状態が多少長めに維
持され、プッシュプル段の他方のトランジスタがオフ状
態へ移行する前にオン状態になってしまうことがない。
すなわち、プッシュプル段の２つのトランジスタが同時
にオン状態になることがない。In the transient state when the transistor of the push-pull stage changes from the off state to the on state, that is, in the transient state when the driving differential transistor changes from the on state to the off state, the added resistance change element (for example, diode When the current of ()) decreases, the resistance value of the diode becomes very large, and the time constant of the parallel circuit formed with the capacitance element becomes large. Therefore, the off-state of the transistor in the push-pull stage is maintained somewhat longer, and the other transistor in the push-pull stage does not enter the on-state before transitioning to the off-state.
That is, the two transistors in the push-pull stage are not simultaneously turned on.
第１図は本発明の一実施例を示す回路図である。この
出力回路も従来回路と同様にプッシュプル段と駆動制御
段とで構成されている。プッシュプル段35は、従来回路
と同じくプルアップトランジスタ26、プルダウントラン
ジスタ27、およびレベルシフトダイオード28、29、30に
よる直列回路で構成され、トランジスタ26、27の接続点
が出力端子となっている。駆動制御段10は従来回路の駆
動制御段36とは異なり、負荷抵抗24、25に対して、ダイ
オード11〜14、15〜18がそれぞれ並列接続され、さらに
ダイオード12、13および16、17に対してコンデンサ19お
よび20がそれぞれ並列接続されている。これらのダイオ
ード11〜18は第２図に示すような電流電圧特性を持って
いる。そして、この実施例ではこの特性、すなわち電流
が減少したときに抵抗が増大するという特性を持つ素子
としてダイオード11〜18が用いられている。FIG. 1 is a circuit diagram showing one embodiment of the present invention. This output circuit also includes a push-pull stage and a drive control stage, as in the conventional circuit. The push-pull stage 35 is composed of a series circuit including a pull-up transistor 26, a pull-down transistor 27, and level shift diodes 28, 29, 30 as in the conventional circuit, and a connection point between the transistors 26, 27 is an output terminal. The drive control stage 10 differs from the drive control stage 36 of the conventional circuit in that the diodes 11 to 14 and 15 to 18 are connected in parallel to the load resistors 24 and 25, respectively, and the diodes 12 to 13 and 16 and 17 are connected in parallel. The capacitors 19 and 20 are respectively connected in parallel. These diodes 11 to 18 have current-voltage characteristics as shown in FIG. In this embodiment, the diodes 11 to 18 are used as elements having this characteristic, that is, the characteristic that the resistance increases when the current decreases.
ここで、本実施例の出力回路の基本動作を簡単に説明
する。駆動用差動トランジスタ21、22の各ゲートに互い
に相補な入力信号が与えることにより、差動トランジス
タ21、22のいずれか一方に選択的に電流が流れる。駆動
用差動トランジスタ21がオンで同22がオフのときには、
プルダアップランジスタ26がオンでプルダウントランジ
スタ27がオフとなり、出力信号は「ハイレベル」とな
る。逆に、駆動用差動トランジスタ21がオフで同22がオ
ンのときには、プルアップトランジスタ26がオフでプル
ダウントランジスタ27がオンとなり、出力信号は「ロー
レベル」となる。Here, the basic operation of the output circuit of this embodiment will be briefly described. By supplying mutually complementary input signals to the gates of the driving differential transistors 21 and 22, a current selectively flows through one of the differential transistors 21 and 22. When the driving differential transistor 21 is on and the driving differential transistor 22 is off,
The pull-up transistor 26 is turned on, the pull-down transistor 27 is turned off, and the output signal becomes “high level”. Conversely, when the driving differential transistor 21 is off and the driving differential transistor 22 is on, the pull-up transistor 26 is off and the pull-down transistor 27 is on, and the output signal is at “low level”.
つぎに、出力信号が「ローレベル」から「ハイレベ
ル」に切り替わるときの動作メカニズムを詳しく説明す
る。「ローレベル」の出力信号は上述したように駆動用
差動トランジスタ21がオフ、同22がオンによって得られ
る。この状態から入力信号が反転すると駆動用差動トラ
ンジスタ21がオン、同22がオフする。駆動用差動トラン
ジスタ22がオフすると、ダイオード15〜18を流れる電流
が減少してダイオード15〜18の抵抗値が非常に大きな値
となり、コンデンサ20およびダイオード16、17による並
列回路の時定数が大きくなる。この時定数の増大によっ
て、プルアップトランジスタ26のゲートに与えられる駆
動制御信号のレベルアップ動作に遅れが生じる。したが
って、プルアップトランジスタ26のオフからオンへの移
行が、入力信号の変化時点よりも少し遅れる。そのた
め、プルアップトランジスタ26とプルダウントランジス
タ27とが同時にオン状態になることがない。Next, an operation mechanism when the output signal switches from “low level” to “high level” will be described in detail. As described above, the "low level" output signal is obtained when the driving differential transistor 21 is turned off and the driving differential transistor 22 is turned on. When the input signal is inverted from this state, the driving differential transistor 21 is turned on and the driving differential transistor 22 is turned off. When the driving differential transistor 22 is turned off, the current flowing through the diodes 15 to 18 decreases, the resistance of the diodes 15 to 18 becomes a very large value, and the time constant of the parallel circuit formed by the capacitor 20 and the diodes 16, 17 increases. Become. This increase in the time constant causes a delay in the level-up operation of the drive control signal applied to the gate of the pull-up transistor 26. Therefore, the transition from the OFF state to the ON state of the pull-up transistor 26 is slightly delayed from the time when the input signal changes. Therefore, the pull-up transistor 26 and the pull-down transistor 27 do not turn on at the same time.
逆に、出力信号が「ハイレベル」から「ローレベル」
に切り替わるときには、プルダウントランジスタ27のオ
フからオンへの移行が、入力信号の変化時点よりも少し
遅れる。したがって、この変化時の場合もトランジスタ
26、27が同時にオン状態になることがない。Conversely, the output signal changes from "high level" to "low level".
, The transition from the OFF state to the ON state of the pull-down transistor 27 is slightly delayed from the time when the input signal changes. Therefore, even in this case, the transistor
26 and 27 are not turned on at the same time.
なお、本実施例ではプッシュプル段におけるトランジ
スタとして、ユニポーラ型トランジスタである電界効果
トランジスタ（FET）を用いているが、これに代えて第
３図に示すようにバイポーラトランジスタ６、７を用い
てもよい。In this embodiment, a field effect transistor (FET) which is a unipolar transistor is used as a transistor in the push-pull stage. Alternatively, bipolar transistors 6 and 7 may be used as shown in FIG. Good.
以上説明したように本発明の出力回路によれば、プッ
シュプル段に貫通電流が流れることがないので、電源へ
のスパイク雑音の発生を阻止することができる。As described above, according to the output circuit of the present invention, since a through current does not flow through the push-pull stage, it is possible to prevent spike noise from being generated in the power supply.
第１図は本発明の一実施例を示す回路図、第２図はダイ
オードの電流−電圧特性図、第３図は本発明の他の実施
例を示す回路図、第４図は従来の出力回路を示す回路図
である。 10……駆動制御段、11〜18……ダイオード、19、20……
コンデンサ、21、22……駆動用トランジスタ、23……電
流源、24、25……負荷素子、26……プルアップトランジ
スタ、27……プルダウントランジスタ、28〜30……レベ
ルシフトダイオード、35、37……プッシュプル段。1 is a circuit diagram showing one embodiment of the present invention, FIG. 2 is a current-voltage characteristic diagram of a diode, FIG. 3 is a circuit diagram showing another embodiment of the present invention, and FIG. It is a circuit diagram showing a circuit. 10: Drive control stage, 11 to 18: Diode, 19, 20 ...
Capacitors, 21 and 22 Driving transistors, 23 Current sources, 24 and 25 Load elements, 26 Pull-up transistors, 27 Pull-down transistors, 28-30 Level shift diodes, 35, 37 ...... Push-pull stage.
Claims (1)
一端が高電位側に他端が低電位側に接続され両トランジ
スタの接続点を出力端子とするプッシュプル段と、 一対の駆動用差動トランジスタを有しその低電位側に共
通の電流源が接続され高電位側にそれぞれ負荷素子が接
続されており、前記駆動用トランジスタの各制御端子は
それぞれ異なる入力端子に接続されており、各駆動用ト
ランジスタと負荷素子との接続点がそれぞれ前記プッシ
ュプル段の２つのトランジスタの制御端子に接続されて
いる駆動制御段とを備え、 前記駆動用トランジスタ対の電流切り替えによって前記
プッシュプル段の２つのトランジスタを相補にオンオフ
切り替えして前記出力端子から出力信号を得る出力回路
において、 電流が増加するにつれて抵抗値が減少する素子と容量素
子との並列回路を含む回路が前記駆動制御段の各負荷素
子に並列接続されていることを特徴とする出力回路。A push-pull stage having a series circuit of two transistors, one end of which is connected to a high potential side and the other end of which is connected to a low potential side, and a connection point of both transistors as an output terminal; A transistor has a transistor, a common current source is connected to its low potential side, and a load element is connected to its high potential side, and each control terminal of the driving transistor is connected to a different input terminal. A drive control stage in which a connection point between the driving transistor and the load element is connected to a control terminal of each of the two transistors in the push-pull stage. In an output circuit that obtains an output signal from the output terminal by complementarily switching on and off a transistor, the resistance value decreases as the current increases Output circuit circuit including a parallel circuit of a device and a capacitive element that is characterized in that connected in parallel to each load element of the drive control stage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165045A JP2853280B2 (en) | 1990-06-22 | 1990-06-22 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2165045A JP2853280B2 (en) | 1990-06-22 | 1990-06-22 | Output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0454723A JPH0454723A (en) | 1992-02-21 |
| JP2853280B2 true JP2853280B2 (en) | 1999-02-03 |
Family
ID=15804789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2165045A Expired - Fee Related JP2853280B2 (en) | 1990-06-22 | 1990-06-22 | Output circuit |
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Families Citing this family (2)
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|---|---|---|---|---|
| JPH06285612A (en) * | 1993-04-02 | 1994-10-11 | Ochi Chuzosho:Kk | Method and apparatus for producing spheroidal graphite cast iron |
| GB2313725B (en) * | 1996-05-31 | 1998-04-08 | Ebrahim Bushehri | A circuit arrangement for a logic gate |
-
1990
- 1990-06-22 JP JP2165045A patent/JP2853280B2/en not_active Expired - Fee Related
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|---|---|
| JPH0454723A (en) | 1992-02-21 |
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