JPH02153560A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH02153560A JPH02153560A JP1182946A JP18294689A JPH02153560A JP H02153560 A JPH02153560 A JP H02153560A JP 1182946 A JP1182946 A JP 1182946A JP 18294689 A JP18294689 A JP 18294689A JP H02153560 A JPH02153560 A JP H02153560A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置、とりわけ、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）のメモリセルに関する
ものである。
ダムアクセスメモリ（ＤＲＡＭ）のメモリセルに関する
ものである。
従来の技術
近年、ＤＲＡＭの高集積化、大容量化に伴い、チップサ
イズの約半分を占有するメモリセルの高密度化が必須の
ものとなっている。したがって、これらのメモリセルに
は微細化が要求されるとともに、メモリとしての信頼性
を確保するため、十分なセル容量（４０ｆＦ以上）の確
保も要求されている。これらの要求を満足するため、セ
ル容量素子の構造も、従来の平板型容量に代わるものと
して、三次元構造を有する溝掘り構造容量および積層構
造容量がそれぞれ提案されている。
イズの約半分を占有するメモリセルの高密度化が必須の
ものとなっている。したがって、これらのメモリセルに
は微細化が要求されるとともに、メモリとしての信頼性
を確保するため、十分なセル容量（４０ｆＦ以上）の確
保も要求されている。これらの要求を満足するため、セ
ル容量素子の構造も、従来の平板型容量に代わるものと
して、三次元構造を有する溝掘り構造容量および積層構
造容量がそれぞれ提案されている。
第２図（ａ）〜（ｄ）は三次元構造を有する従来例メモ
リセルの製造工程順断面図いわゆる。工程流れ図である
。まず、第２図（ａ）のように、三次元溝堀り構造を有
するシリコン基板１上のウェル領域２に形成されたトレ
ンチ３の側壁及び底部に、素子分離絶縁膜（ＬＯＧＯ８
）４をマスクきして形成された拡散層５上につづいて、
第２図（ｂ）のように、絶縁薄膜６を介して第１の導電
層７を形成し、前記第１の導電層を形成した後のトレン
チ内部を、第２図（Ｃ）のように導電物質もしくは絶縁
物質で埋込み領域１０を形成した後、第２図（ｄ）のよ
うに、前記第１の導電層７及び絶縁膜６をフォトリソグ
ラフィ技術とドライエツチング技術によりパターン形成
を行い、セルプレートを形成する。この・構造の容量素
子では、容量を構成する電極がトレンチ側壁部にもある
ため、平板型容量に比べて大きな容量が確保できる。な
お、この図中、ウェル領域２、素子分離領域４はそれぞ
れメモリセル形成工程で作り込まれる。
リセルの製造工程順断面図いわゆる。工程流れ図である
。まず、第２図（ａ）のように、三次元溝堀り構造を有
するシリコン基板１上のウェル領域２に形成されたトレ
ンチ３の側壁及び底部に、素子分離絶縁膜（ＬＯＧＯ８
）４をマスクきして形成された拡散層５上につづいて、
第２図（ｂ）のように、絶縁薄膜６を介して第１の導電
層７を形成し、前記第１の導電層を形成した後のトレン
チ内部を、第２図（Ｃ）のように導電物質もしくは絶縁
物質で埋込み領域１０を形成した後、第２図（ｄ）のよ
うに、前記第１の導電層７及び絶縁膜６をフォトリソグ
ラフィ技術とドライエツチング技術によりパターン形成
を行い、セルプレートを形成する。この・構造の容量素
子では、容量を構成する電極がトレンチ側壁部にもある
ため、平板型容量に比べて大きな容量が確保できる。な
お、この図中、ウェル領域２、素子分離領域４はそれぞ
れメモリセル形成工程で作り込まれる。
発明が解決しようとする課題
三次元溝堀り構造を持つメモリセル容量素子はトレンチ
の側壁部を容量として利用できるため、平板型容量に比
べ同一のセルの占有面積で大きな容量を確保することが
できる。しかし、その構造上、メモリセル容量はトレン
チ深さで決定され、これ以上の大容量を得ようとすれば
トレンチをさらに深くする必要があり、技術的にも困難
である。このため、これ以上のメモリセル容量の増大に
は限界力（あり、メモリセルの一層の微細化の要求に対
してはセル容量の不足が生ずるのは必至である。本発明
は、このようなセル容量の不足を解決するためのもので
、三次元溝堀り構造容量素子の特長としての容量増大効
果を有しながら、さらにセル容量を大幅に増大させる構
造を備えた半導体記憶装置を実現するものである。
の側壁部を容量として利用できるため、平板型容量に比
べ同一のセルの占有面積で大きな容量を確保することが
できる。しかし、その構造上、メモリセル容量はトレン
チ深さで決定され、これ以上の大容量を得ようとすれば
トレンチをさらに深くする必要があり、技術的にも困難
である。このため、これ以上のメモリセル容量の増大に
は限界力（あり、メモリセルの一層の微細化の要求に対
してはセル容量の不足が生ずるのは必至である。本発明
は、このようなセル容量の不足を解決するためのもので
、三次元溝堀り構造容量素子の特長としての容量増大効
果を有しながら、さらにセル容量を大幅に増大させる構
造を備えた半導体記憶装置を実現するものである。
課題を解決するための手段
本発明の半導体記憶装置は三次元溝堀り構造を有するシ
リコン基板のトレンチ側壁および底部に形成された拡散
層、前記拡散層上に第１の絶縁薄膜を介して形成された
第１の導電層、前記第１の導電層上のトレンチ側壁部に
第２の絶縁薄膜を介し、かつ、トレンチ底部の所定の領
域で、前記トレンチ側壁及び底部の拡散層と電気的に接
続された第２の導電層を形成して、前記第１の導電層と
第２の導電層上に第３の絶縁薄膜を介し、かつ、第１の
導電層と所定の領域で第１の導電層と電気的に接続され
た第３の導電層を形成して前記第１の導電層とトレンチ
側壁及び底部の拡散層との間の容量、第１の導電層と第
２の導電層の間の容量および第２の導電層と第３の導電
層との間の容量がそれぞれ並列結合された構造のもので
ある。
リコン基板のトレンチ側壁および底部に形成された拡散
層、前記拡散層上に第１の絶縁薄膜を介して形成された
第１の導電層、前記第１の導電層上のトレンチ側壁部に
第２の絶縁薄膜を介し、かつ、トレンチ底部の所定の領
域で、前記トレンチ側壁及び底部の拡散層と電気的に接
続された第２の導電層を形成して、前記第１の導電層と
第２の導電層上に第３の絶縁薄膜を介し、かつ、第１の
導電層と所定の領域で第１の導電層と電気的に接続され
た第３の導電層を形成して前記第１の導電層とトレンチ
側壁及び底部の拡散層との間の容量、第１の導電層と第
２の導電層の間の容量および第２の導電層と第３の導電
層との間の容量がそれぞれ並列結合された構造のもので
ある。
作用
この構造のメモリセルによると、セル容量はトレンチ側
壁部および底部の拡散層と第１の導電層との間の容量、
第１の導電層と第２の導電層との間の容量および第２の
導電層と第３の導電層との間の容量の互いの並列接続容
量となるため、通常の平板型および３次元溝堀り構造容
量に比較して著しく増大する。これら、セル容量の増大
に伴い、α線等によるソフトエラーを低減でき、さらに
従来の３次元溝堀り構造容量に比べ、同一容量を得るた
めには溝の深さを浅くすることができる。
壁部および底部の拡散層と第１の導電層との間の容量、
第１の導電層と第２の導電層との間の容量および第２の
導電層と第３の導電層との間の容量の互いの並列接続容
量となるため、通常の平板型および３次元溝堀り構造容
量に比較して著しく増大する。これら、セル容量の増大
に伴い、α線等によるソフトエラーを低減でき、さらに
従来の３次元溝堀り構造容量に比べ、同一容量を得るた
めには溝の深さを浅くすることができる。
実施例
以下、導電層として多結晶シリコン膜を用い、容量絶縁
膜としての絶縁膜に酸化膜／窒化膜／酸化膜の３層構造
容量を用いた場合の本発明の実施例を第１図（ａ）〜（
稙の工程流れ図に従い、詳述する。
膜としての絶縁膜に酸化膜／窒化膜／酸化膜の３層構造
容量を用いた場合の本発明の実施例を第１図（ａ）〜（
稙の工程流れ図に従い、詳述する。
第１図（ａ）のように、Ｐ型（１００）、比抵抗２〜１
５ΩｃＩＩＩのＣＺシリコン基板１上に形成した平均濃
２、ＯＸ １０１６〜２．５Ｘ １０” ｃ＋ｓ−３、
深さ５．８〜６．０μｍのＰウェル２内に、素子分離絶
縁膜４として膜厚６００〜７００ｎｍのＬＯＣＯＯ８分
離を形成し、続いて、開口部１×１μｍ２、深さ４μｍ
のトレンチ３をＲＩＥ方式のドライエツチング技術によ
り形成する。この基板表面にディスク型の砒素固体拡散
源を用いて８５０℃、窒素雰囲気中で２時間あるいは、
Ａｓ５ＯＧ（砒素スピンオングラス）を回転塗布したの
ち、Ｎ２ ＋０２雰囲気中、１０００℃、３０分間の拡
散を行い、トレンチ側壁部および底部に接合深さ０．１
２〜０．１５μｍ、表面濃度７ Ｘ １０皿９〜８ Ｘ
１０”ｃｉ＋−３のＮ中波散層５を形成した後、トレ
ンチ内部の酸化膜をウェットエツチングにより除去する
。
５ΩｃＩＩＩのＣＺシリコン基板１上に形成した平均濃
２、ＯＸ １０１６〜２．５Ｘ １０” ｃ＋ｓ−３、
深さ５．８〜６．０μｍのＰウェル２内に、素子分離絶
縁膜４として膜厚６００〜７００ｎｍのＬＯＣＯＯ８分
離を形成し、続いて、開口部１×１μｍ２、深さ４μｍ
のトレンチ３をＲＩＥ方式のドライエツチング技術によ
り形成する。この基板表面にディスク型の砒素固体拡散
源を用いて８５０℃、窒素雰囲気中で２時間あるいは、
Ａｓ５ＯＧ（砒素スピンオングラス）を回転塗布したの
ち、Ｎ２ ＋０２雰囲気中、１０００℃、３０分間の拡
散を行い、トレンチ側壁部および底部に接合深さ０．１
２〜０．１５μｍ、表面濃度７ Ｘ １０皿９〜８ Ｘ
１０”ｃｉ＋−３のＮ中波散層５を形成した後、トレ
ンチ内部の酸化膜をウェットエツチングにより除去する
。
次に、第１図（ｂ）のように、ＲＴＯ（急速酸化）法に
より１１００〜１１５０℃、１モル％のトリクロロエタ
ンを含有した酸素雰囲気中で酸化膜を３１ｍ形成し、続
いてＬＰＣＶＤ法によりＳｉ３Ｎ４膜を５ｉＨ２Ｃｉ！
２とＮＨ３ガスニより８１０℃で１０ｎｍ堆積し、トリ
クロロエタンを２モル％含有した酸素雰囲気中、８８０
℃で９０分間酸化を行いＳｉ３Ｎ４膜の上部を２ｎｍ酸
化して５ｉ０２／Ｓ ｉ３ Ｎ４ ／Ｓ ｉ ０２３層
膜を形成し第１の絶縁膜６ａとする。次に、この上にＮ
型不純物である燐原子を３ Ｘ １０”ｃｍ ’含有す
る膜厚１５０ｎｍの多結晶シリコン膜を第１の導電層７
として堆積する。次に、第１図（Ｃ）のように、フォト
リソグラフィ技術とドライエツチング技術によりトレン
チ底部の多結晶シリコン膜７をレジストをマスクにエツ
チングにより除去する。フォトレジスト膜を除去した後
、再び前記の方法によりＳ ｉ ０２ ／Ｓ ｉ３Ｎ４
／５ｉ（ｈ（それぞれ２／１０／３ｎｍの膜厚）の３層
膜を形成し、第２の絶縁薄膜６ｂとする。
より１１００〜１１５０℃、１モル％のトリクロロエタ
ンを含有した酸素雰囲気中で酸化膜を３１ｍ形成し、続
いてＬＰＣＶＤ法によりＳｉ３Ｎ４膜を５ｉＨ２Ｃｉ！
２とＮＨ３ガスニより８１０℃で１０ｎｍ堆積し、トリ
クロロエタンを２モル％含有した酸素雰囲気中、８８０
℃で９０分間酸化を行いＳｉ３Ｎ４膜の上部を２ｎｍ酸
化して５ｉ０２／Ｓ ｉ３ Ｎ４ ／Ｓ ｉ ０２３層
膜を形成し第１の絶縁膜６ａとする。次に、この上にＮ
型不純物である燐原子を３ Ｘ １０”ｃｍ ’含有す
る膜厚１５０ｎｍの多結晶シリコン膜を第１の導電層７
として堆積する。次に、第１図（Ｃ）のように、フォト
リソグラフィ技術とドライエツチング技術によりトレン
チ底部の多結晶シリコン膜７をレジストをマスクにエツ
チングにより除去する。フォトレジスト膜を除去した後
、再び前記の方法によりＳ ｉ ０２ ／Ｓ ｉ３Ｎ４
／５ｉ（ｈ（それぞれ２／１０／３ｎｍの膜厚）の３層
膜を形成し、第２の絶縁薄膜６ｂとする。
さらに、フォトリソグラフィ技術とドライエツチング技
爾によりトレンチ底部の所定の領域の第２の絶縁薄膜を
エツチングにより除去する。
爾によりトレンチ底部の所定の領域の第２の絶縁薄膜を
エツチングにより除去する。
次に、第１図（ｄ）のように、再びＮ型不純物として燐
原子を３ Ｘ １０”ｃｍ−３含有する薄膜１５０ｎｍ
の多結晶シリコン膜を第２の導電層８として堆積させ、
全面ドライエツチングにより第１の導電層７上とトレン
チ底部の第２の導電層８である多結晶シリコン膜を除去
する。このとき、トレンチ側壁部にのみ第２の導電層が
存在する。その後、第１図（ｅ）のように、前記の方法
によりＳ ｉ ０２ ／Ｓ ｉ３Ｎ４／５ｉ（ｈ（それ
ぞれ２ ｎｍ／ １０ ｎｍ／ ３ ｎｍの各膜厚）の
３層膜を形成し第３の絶縁薄膜６Ｃとする。
原子を３ Ｘ １０”ｃｍ−３含有する薄膜１５０ｎｍ
の多結晶シリコン膜を第２の導電層８として堆積させ、
全面ドライエツチングにより第１の導電層７上とトレン
チ底部の第２の導電層８である多結晶シリコン膜を除去
する。このとき、トレンチ側壁部にのみ第２の導電層が
存在する。その後、第１図（ｅ）のように、前記の方法
によりＳ ｉ ０２ ／Ｓ ｉ３Ｎ４／５ｉ（ｈ（それ
ぞれ２ ｎｍ／ １０ ｎｍ／ ３ ｎｍの各膜厚）の
３層膜を形成し第３の絶縁薄膜６Ｃとする。
次いで、第１図（ｆ）のように、フォトリソグラフィ技
術により第３の絶縁薄膜６ｃ上にトレンチを覆う形でレ
ジストパターン１１を形成し、ドライエツチングにより
第１の導電層７上の第３の絶縁薄膜６ｃを選択的に除去
する。
術により第３の絶縁薄膜６ｃ上にトレンチを覆う形でレ
ジストパターン１１を形成し、ドライエツチングにより
第１の導電層７上の第３の絶縁薄膜６ｃを選択的に除去
する。
さらに、レジスト１１を除去した後、第１図（ｇ）Ｎ型
不純物として、燐原子を３ Ｘ １０”ｃｍ−３含有す
る膜厚３５０ｎｍの多結晶シリコン膜を第３の導電層９
として堆積する。
不純物として、燐原子を３ Ｘ １０”ｃｍ−３含有す
る膜厚３５０ｎｍの多結晶シリコン膜を第３の導電層９
として堆積する。
次に、第１図（ｈ）のように、フォトリソグラフィ技術
により、第３の導電層９上にセルプレートのパターン形
成を行い、ドライエツチングにより第３の導電層９、第
１の導電層７を同時にエツチングしてセルプレートを形
成する。
により、第３の導電層９上にセルプレートのパターン形
成を行い、ドライエツチングにより第３の導電層９、第
１の導電層７を同時にエツチングしてセルプレートを形
成する。
なお、この実施例のうち、第１．第２．第３の各絶縁薄
膜は、Ｓ ｉ ０２ ／Ｓ ｉ３ Ｎ４ ／Ｓ ｉ ０
２の３Ｍに限られるものではな（、たとえば、１１５０
℃、酸素雰囲気中で熱生成された厚さ１０ｎｍの５ｉ０
２膜であってもよい。
膜は、Ｓ ｉ ０２ ／Ｓ ｉ３ Ｎ４ ／Ｓ ｉ ０
２の３Ｍに限られるものではな（、たとえば、１１５０
℃、酸素雰囲気中で熱生成された厚さ１０ｎｍの５ｉ０
２膜であってもよい。
以上の実施例は、第１の導電層と第３の導電層を電気的
に接続し、トレンチ側壁及び底部の拡散層と第２の導電
層を電気的に接続し、トレンチ内で同軸構造の容量を形
成して容量を増加させているが、さらに、第３の導電層
９の内側に第４の絶縁膜を介して、かつトレンチ側壁部
及び底部の拡散層に電気的に接続された第４の導電層を
形成し、その内側に第１または第３の導電層に電気的に
接続された第５の導電層を第５の絶縁薄膜を介して形成
することにより、セル容量をいっそう増加させることが
できる。すなわち、トレンチ側壁部及び底部の拡散層に
電気的に接続された偶数番の導電層と、互いに電気的に
接続された奇数番の導電層とを絶縁薄膜を介して多層の
同軸円筒構造にすることにより、大きなセル容量を実現
することができる。上記の実施例では同一のセル面積を
有する従来例の３次元溝掘り構造セル容量に比べ２．１
倍のセル容量を実現することができる。
に接続し、トレンチ側壁及び底部の拡散層と第２の導電
層を電気的に接続し、トレンチ内で同軸構造の容量を形
成して容量を増加させているが、さらに、第３の導電層
９の内側に第４の絶縁膜を介して、かつトレンチ側壁部
及び底部の拡散層に電気的に接続された第４の導電層を
形成し、その内側に第１または第３の導電層に電気的に
接続された第５の導電層を第５の絶縁薄膜を介して形成
することにより、セル容量をいっそう増加させることが
できる。すなわち、トレンチ側壁部及び底部の拡散層に
電気的に接続された偶数番の導電層と、互いに電気的に
接続された奇数番の導電層とを絶縁薄膜を介して多層の
同軸円筒構造にすることにより、大きなセル容量を実現
することができる。上記の実施例では同一のセル面積を
有する従来例の３次元溝掘り構造セル容量に比べ２．１
倍のセル容量を実現することができる。
発明の効果
以上のように、本発明による半導体記憶装置はメモリセ
ル容量を極めて大きくすることが可能であり、半導体装
置の一層の高集積化、大容量化を可能としている。
ル容量を極めて大きくすることが可能であり、半導体装
置の一層の高集積化、大容量化を可能としている。
【図面の簡単な説明】
第１図は本発明による半導体記憶装置の製造方法の工程
流れ図、第２図は従来例装置の製造方法の工程流れ図で
ある。 １・・・・・・Ｐ型シリコン基板、２・・・・・・ウェ
ル領域、３・・・・・・トレンチ、４・・・・・・素子
分離絶縁膜、５・・・・・・トレンチ側壁、底部拡散層
、６ａ・旧・・第一の絶縁薄膜、６ｂ・・・・・・第二
の絶縁薄膜、６ｃ・・・・・・第三の絶縁薄膜、７・・
・・・・第一の導電層、８・旧・・第二の導電層、９・
・・・・・第３の導電層、１０・・・・・・埋め込み領
域。 代理人の氏名 弁理士 粟野重孝 はか１名ノーーーシ
リ］ン基教 ２−−−フェル不Ｉ妖 ３−一ムレンチ ノーーシ１２］ン基孜 ２−−〜り：【ノＩ／種慮ｆｆｉ 召−一トレンチ 第 図 第 図 第 図 ９−一一男３の導電層
流れ図、第２図は従来例装置の製造方法の工程流れ図で
ある。 １・・・・・・Ｐ型シリコン基板、２・・・・・・ウェ
ル領域、３・・・・・・トレンチ、４・・・・・・素子
分離絶縁膜、５・・・・・・トレンチ側壁、底部拡散層
、６ａ・旧・・第一の絶縁薄膜、６ｂ・・・・・・第二
の絶縁薄膜、６ｃ・・・・・・第三の絶縁薄膜、７・・
・・・・第一の導電層、８・旧・・第二の導電層、９・
・・・・・第３の導電層、１０・・・・・・埋め込み領
域。 代理人の氏名 弁理士 粟野重孝 はか１名ノーーーシ
リ］ン基教 ２−−−フェル不Ｉ妖 ３−一ムレンチ ノーーシ１２］ン基孜 ２−−〜り：【ノＩ／種慮ｆｆｉ 召−一トレンチ 第 図 第 図 第 図 ９−一一男３の導電層
Claims (3)
- （１）トレンチを有するシリコン基板の前記トレンチ側
壁及び底部に拡散層が形成され、前記拡散層上に第１の
絶縁膜を介して第１の導電層が形成され、前記トレンチ
側壁部の前記第１の導電層上に第２の絶縁膜を介して第
２の導電層が形成されるとともに、前記第２の導電層は
前記トレンチ底部の所定の領域で前記拡散層と電気的に
接続され、前記第１の導電層と前記第２の導電層上に第
３の絶縁膜を介し、かつ前記第１の導電層の所定の領域
で同第１の導電層と電気的に接続された第３の導電層が
形成され、前記第１の導電層と前記トレンチ側壁及び底
部の拡散層との間の容量、前記第１の導電層と第２の導
電層との間の容量および第２の導電層と第３の導電層と
の間の容量がそれぞれ並列結合されたことを特徴とする
半導体記憶装置。 - （２）トレンチ側壁部及び底部の拡散層に電気的に接続
された偶数番の導電層と、互いに電気的に接続された奇
数番の導電層とを絶縁膜を介して多層の同軸円筒構造に
することにより前記奇数番の導電層と前記偶数番の導電
層との間の容量がそれぞれ並列に結合された構造を有す
る請求項（１）記載の半導体記憶装置。 - （３）一導電型のシリコン基板上に形成された基板と同
一型を有するウェル領域内にトレンチを形成し、前記ト
レンチの側壁部及び底部に前記一導電型とは逆の導電型
の拡散層を形成する工程と、シリコン基板表面、トレン
チ側壁部及び底部に第一の絶縁性薄膜を形成した後、第
一の導電層を形成する工程とトレンチ底部の前記第一の
導電層と第一の絶縁性薄膜の所定の部分を除去し残され
た第一の導電層上に第２の絶縁性薄膜を形成する工程と
、第２の絶縁性薄膜上に第２の導電層を形成し、トレン
チ側壁部以外の第２の導電層および第一の絶縁性薄膜を
除去した後、第２の導電層上、第一の導電層に第３の絶
縁性薄膜を形成する工程と、第一の導電層上に形成され
た第３の絶縁性薄膜の所定の部分を除去した後、第３の
導電層を形成する工程と、第３および第一の導電層をパ
ターンニングを行う工程を有することを特徴とする半導
体記憶装置の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20517988 | 1988-08-18 | ||
| JP63-205180 | 1988-08-18 | ||
| JP63-205179 | 1988-08-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02153560A true JPH02153560A (ja) | 1990-06-13 |
Family
ID=16502728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1182946A Pending JPH02153560A (ja) | 1988-08-18 | 1989-07-14 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02153560A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278149B1 (en) | 1997-09-04 | 2001-08-21 | Kabushiki Kaisha Toshiba | Plurality of trench capacitors used for the peripheral circuit |
| KR100331410B1 (ko) * | 1997-09-04 | 2002-05-09 | 니시무로 타이죠 | 반도체장치 |
| DE102006036076A1 (de) * | 2006-08-02 | 2008-02-07 | Infineon Technologies Ag | Kondensatorbauelement mit einer mäanderförmig angeordneter Schichtstruktur |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6058663A (ja) * | 1983-09-12 | 1985-04-04 | Nec Corp | 電荷一時蓄積記憶装置 |
| JPS6136965A (ja) * | 1984-07-30 | 1986-02-21 | Toshiba Corp | 半導体メモリ装置 |
| JPS62142346A (ja) * | 1985-12-17 | 1987-06-25 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPH01179443A (ja) * | 1988-01-06 | 1989-07-17 | Fujitsu Ltd | 半導体装置 |
| JPH01189949A (ja) * | 1988-01-26 | 1989-07-31 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
-
1989
- 1989-07-14 JP JP1182946A patent/JPH02153560A/ja active Pending
Patent Citations (5)
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| DE102006036076A1 (de) * | 2006-08-02 | 2008-02-07 | Infineon Technologies Ag | Kondensatorbauelement mit einer mäanderförmig angeordneter Schichtstruktur |
| US7763520B2 (en) | 2006-08-02 | 2010-07-27 | Infineon Technologies Ag | Capacitor device with a layer structure disposed in a meander-shaped manner |
| DE102006036076B4 (de) * | 2006-08-02 | 2011-05-19 | Infineon Technologies Ag | Verfahren zum Herstellen eines Kondensatorbauelements |
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