JPH02146185A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH02146185A JPH02146185A JP63299971A JP29997188A JPH02146185A JP H02146185 A JPH02146185 A JP H02146185A JP 63299971 A JP63299971 A JP 63299971A JP 29997188 A JP29997188 A JP 29997188A JP H02146185 A JPH02146185 A JP H02146185A
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- Japan
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- digit
- defective
- memory cell
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000002950 deficient Effects 0.000 claims abstract description 22
- 230000003068 static effect Effects 0.000 abstract description 3
- 239000000126 substance Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体メモリ装置に間し、特にディジ［従来の
技術］ 従来、半導体メモリ装置は特に開発初期の歩留りの低さ
の対策として、冗長回路が設けられている。冗長回路の
１つに不良のディジット線を冗長ディジット線にヒユー
ズを切断することにより置換する方法がある。この時、
不良のディジット線は他の正常なディジット線と同様に
半導体メモリ装置の非動作時には電源電位が与えられ動
作時にも動作に合わせて、所定の電位が与えられていた
。
技術］ 従来、半導体メモリ装置は特に開発初期の歩留りの低さ
の対策として、冗長回路が設けられている。冗長回路の
１つに不良のディジット線を冗長ディジット線にヒユー
ズを切断することにより置換する方法がある。この時、
不良のディジット線は他の正常なディジット線と同様に
半導体メモリ装置の非動作時には電源電位が与えられ動
作時にも動作に合わせて、所定の電位が与えられていた
。
［発明が解決しようとする問題点コ
上述した従来のディジット線救済用の冗長回路は、不良
のディジット線を検知してヒユーズをレーザービームて
切断する等の方法で冗長ディジット線と置換後もこの不
良ディジット線は他の正常ディジット線と同様に半導体
メモリ装置が非動作時には常に電源電位が与えられ、ま
た動作時にもデータの読出および書込動作に合わせて所
定の電位が与えられている。このために不良ディジット
線がＧＮＤ電位とショート、例えばメモリセルにＧＮＤ
レベルを供給するアルミ配線とのショートが起きていた
場合には、ディジット線から電流が流れ込んでしまうの
で冗長ディジットとの置換に成功しても電流規格を満た
せずにメモリ装置が不良となる欠点がある。
のディジット線を検知してヒユーズをレーザービームて
切断する等の方法で冗長ディジット線と置換後もこの不
良ディジット線は他の正常ディジット線と同様に半導体
メモリ装置が非動作時には常に電源電位が与えられ、ま
た動作時にもデータの読出および書込動作に合わせて所
定の電位が与えられている。このために不良ディジット
線がＧＮＤ電位とショート、例えばメモリセルにＧＮＤ
レベルを供給するアルミ配線とのショートが起きていた
場合には、ディジット線から電流が流れ込んでしまうの
で冗長ディジットとの置換に成功しても電流規格を満た
せずにメモリ装置が不良となる欠点がある。
［発明の従来技術に対する相違点］
上述した従来のディジット線救済用の冗長回路に対し、
本発明は不良のディジット線を冗長ディジット線と置換
した後、不良ディジット線に半導体メモリ装置が動作時
、非動作時にかかわらず、電源電位を与えないという相
違点を有する。
本発明は不良のディジット線を冗長ディジット線と置換
した後、不良ディジット線に半導体メモリ装置が動作時
、非動作時にかかわらず、電源電位を与えないという相
違点を有する。
［問題点を解決するための手段］
本発明は要旨は複数のメモリセル列と、該メモリセル列
にそれぞれ接続される複数のディジット線と、冗長メモ
リセル列と、該冗長メモリセル列に接続された冗長ディ
ジット線と、上記複数のディジット線および冗長ディジ
ット線に接続された電源とを有する半導体メモリ装置に
おいて、上記電源と上記ディジット線および冗長ディジ
ット線との間に遮断体をそれぞれ設け、不良メモリセル
列に接続されたディジット線と電源との間を遮断可能に
したことである。
にそれぞれ接続される複数のディジット線と、冗長メモ
リセル列と、該冗長メモリセル列に接続された冗長ディ
ジット線と、上記複数のディジット線および冗長ディジ
ット線に接続された電源とを有する半導体メモリ装置に
おいて、上記電源と上記ディジット線および冗長ディジ
ット線との間に遮断体をそれぞれ設け、不良メモリセル
列に接続されたディジット線と電源との間を遮断可能に
したことである。
［実施例コ
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例の回路図である。
Ｔｒｉ、Ｔｒ２はトランスファゲートトランジスタＴｒ
３．Ｔｒ４とドライバートランジスタＴｒ５、Ｔｒ６と
高抵抗負荷Ｒ１，Ｒ２とて構成されるスタティック型メ
モリセルに接続されたディジット線り、 Ｈに電源電位
ＶＣＣを与えるトランジスタであり、Ｗはワード線、Ｐ
はトランジスタＴｒｌ、Ｔｒ２を制御するゲート入力信
号である。
３．Ｔｒ４とドライバートランジスタＴｒ５、Ｔｒ６と
高抵抗負荷Ｒ１，Ｒ２とて構成されるスタティック型メ
モリセルに接続されたディジット線り、 Ｈに電源電位
ＶＣＣを与えるトランジスタであり、Ｗはワード線、Ｐ
はトランジスタＴｒｌ、Ｔｒ２を制御するゲート入力信
号である。
ヒユーズは電源電位ｖＣＣとトランジスタＴｒｉ。
Ｔｒ２のソースとの間に配設されている。ウェハー状態
でのブロービングによる試験で不良となるディジットが
検知され、それを冗長ディジットと置換すれば良品とな
ると判断されたとき、レーザービームによるヒユーズの
切断により、ディジットを置換すると共に不良のディジ
ット線のトランジスタＴｒｉ、Ｔｒ２とｖＣＣ電源線と
を結ぶヒユーズを同じくレーザービームで切断する。そ
して他のディジット同様にディジット線にＶＣＣ電源電
位を供給するための制御信号ＰがトランジスタＴｒｌ、
Ｔｒ２のゲートに印加されても電源電位がヒユーズが切
断されているために供給されなくなり、不良ディジット
による電流不良を防止する。
でのブロービングによる試験で不良となるディジットが
検知され、それを冗長ディジットと置換すれば良品とな
ると判断されたとき、レーザービームによるヒユーズの
切断により、ディジットを置換すると共に不良のディジ
ット線のトランジスタＴｒｉ、Ｔｒ２とｖＣＣ電源線と
を結ぶヒユーズを同じくレーザービームで切断する。そ
して他のディジット同様にディジット線にＶＣＣ電源電
位を供給するための制御信号ＰがトランジスタＴｒｌ、
Ｔｒ２のゲートに印加されても電源電位がヒユーズが切
断されているために供給されなくなり、不良ディジット
による電流不良を防止する。
第２図は本発明の第２実施例の回路図である。
この実施例では不良ディジット線にｖＣＣ電源電位を与
えなくするためにＮチャンネル型トランジスタＴｒｉ、
Ｔｒ２のゲート入力信号をヒユーズをレーザービームで
切断することにより制御している。不良ではないディジ
ットに関してはヒユーズを通して■ＣＣ電源と節点１が
つながっているのて、節点１は高レベルとなり、インバ
ータにより節点２は低レベルとなる。これによりノアゲ
ー） （ＮＯＲ）を通してのトランジスタＴｒｉ、Ｔｒ
２へのゲート人力信号は制御信号Ｆにより制御され、■
に低レベルが入力されたときだけ、トランジスタＴｒｉ
、Ｔｒ２のゲートには高レベルが印加され、トランジス
タＴｒｉ、Ｔｒ２はオンしてディジット線に高レベルが
供給される。
えなくするためにＮチャンネル型トランジスタＴｒｉ、
Ｔｒ２のゲート入力信号をヒユーズをレーザービームで
切断することにより制御している。不良ではないディジ
ットに関してはヒユーズを通して■ＣＣ電源と節点１が
つながっているのて、節点１は高レベルとなり、インバ
ータにより節点２は低レベルとなる。これによりノアゲ
ー） （ＮＯＲ）を通してのトランジスタＴｒｉ、Ｔｒ
２へのゲート人力信号は制御信号Ｆにより制御され、■
に低レベルが入力されたときだけ、トランジスタＴｒｉ
、Ｔｒ２のゲートには高レベルが印加され、トランジス
タＴｒｉ、Ｔｒ２はオンしてディジット線に高レベルが
供給される。
不良ディジット線の場合は冗長ディジットと置換した後
、不良ディジット線のヒユーズをレーザービームて切断
することにより、節点１のレベルは低下し、それにつれ
て節点２０レベルが上昇してＮチャンネル型トランジス
タＴｒ７がオンすることにより節点１は低レベルに節点
２は高レベルとなる。節点２が高レベルとなることによ
り、Ｆにいかなる信号が入力されてもノアゲートの出力
、つまりトランジスタＴｒｉ、Ｔｒ２のゲート入力信号
は常に低レベルとなり、Ｔｒｉ、Ｔｒ２は常にオフし、
これによりディジット線には高レベルが供給されなくな
る。
、不良ディジット線のヒユーズをレーザービームて切断
することにより、節点１のレベルは低下し、それにつれ
て節点２０レベルが上昇してＮチャンネル型トランジス
タＴｒ７がオンすることにより節点１は低レベルに節点
２は高レベルとなる。節点２が高レベルとなることによ
り、Ｆにいかなる信号が入力されてもノアゲートの出力
、つまりトランジスタＴｒｉ、Ｔｒ２のゲート入力信号
は常に低レベルとなり、Ｔｒｉ、Ｔｒ２は常にオフし、
これによりディジット線には高レベルが供給されなくな
る。
［発明の効果コ
以上説明したように本発明は不良ディジット線への電源
電位の供給を所定の回路を電気的に切断することで禁止
し、不良ディジット線で規格以上の電流が流れて不良と
なることを防止する効果がある。
電位の供給を所定の回路を電気的に切断することで禁止
し、不良ディジット線で規格以上の電流が流れて不良と
なることを防止する効果がある。
第１図は本発明の第１実施例の回路図、第２図は第２実
施例の回路図、第３図は従来の方式の回路図である。 セルのドライバートラ ンジスタ、 Ｒ１，Ｒ２・・・・・φ・スタティック型メモリセルの
高抵抗負荷、 Ｔｒｌ、Ｔｒ２．Ｔｒｌ・・・トランジスタ、Ｐ、Ｐ″
・・・・・・・・・・ディジット線レベル制御用信号。
施例の回路図、第３図は従来の方式の回路図である。 セルのドライバートラ ンジスタ、 Ｒ１，Ｒ２・・・・・φ・スタティック型メモリセルの
高抵抗負荷、 Ｔｒｌ、Ｔｒ２．Ｔｒｌ・・・トランジスタ、Ｐ、Ｐ″
・・・・・・・・・・ディジット線レベル制御用信号。
Claims (1)
- 【特許請求の範囲】 複数のメモリセル列と、該メモリセル列にそれぞれ接続
される複数のディジット線と、冗長メモリセル列と、該
冗長メモリセル列に接続された冗長ディジット線と、上
記複数のディジット線および冗長ディジット線に接続さ
れた電源とを有する半導体メモリ装置において、 上記電源と上記ディジット線および冗長ディジット線と
の間に遮断体をそれぞれ設け、不良メモリセル列に接続
されたディジット線と電源との間を遮断可能にしたこと
、を特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299971A JPH02146185A (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299971A JPH02146185A (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146185A true JPH02146185A (ja) | 1990-06-05 |
Family
ID=17879186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299971A Pending JPH02146185A (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02146185A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04342000A (ja) * | 1991-05-17 | 1992-11-27 | Nec Corp | 半導体メモリ装置 |
| JPH05307899A (ja) * | 1992-04-24 | 1993-11-19 | Samsung Electron Co Ltd | 半導体メモリ装置 |
| JP2001273776A (ja) * | 1991-12-19 | 2001-10-05 | Toshiba Corp | キャッシュメモリシステム、半導体記憶装置、不揮発性半導体記憶装置、半導体記憶システムおよびメモリベリファイ回路 |
| JP2004095168A (ja) * | 1991-12-19 | 2004-03-25 | Toshiba Corp | 不揮発性半導体記憶装置、キャッシュメモリシステム、半導体記憶装置、および半導体記憶システム |
| US7139201B2 (en) | 1991-12-19 | 2006-11-21 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58208998A (ja) * | 1982-05-28 | 1983-12-05 | Toshiba Corp | 半導体ｃｍｏｓメモリ |
| JPS59188898A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | スタテイツク型ｒａｍ |
| JPS59201298A (ja) * | 1983-04-27 | 1984-11-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1988
- 1988-11-28 JP JP63299971A patent/JPH02146185A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58208998A (ja) * | 1982-05-28 | 1983-12-05 | Toshiba Corp | 半導体ｃｍｏｓメモリ |
| JPS59188898A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | スタテイツク型ｒａｍ |
| JPS59201298A (ja) * | 1983-04-27 | 1984-11-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001273776A (ja) * | 1991-12-19 | 2001-10-05 | Toshiba Corp | キャッシュメモリシステム、半導体記憶装置、不揮発性半導体記憶装置、半導体記憶システムおよびメモリベリファイ回路 |
| JP2004095168A (ja) * | 1991-12-19 | 2004-03-25 | Toshiba Corp | 不揮発性半導体記憶装置、キャッシュメモリシステム、半導体記憶装置、および半導体記憶システム |
| US7139201B2 (en) | 1991-12-19 | 2006-11-21 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| JPH05307899A (ja) * | 1992-04-24 | 1993-11-19 | Samsung Electron Co Ltd | 半導体メモリ装置 |
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