JP2772084B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2772084B2 JP2772084B2 JP1330180A JP33018089A JP2772084B2 JP 2772084 B2 JP2772084 B2 JP 2772084B2 JP 1330180 A JP1330180 A JP 1330180A JP 33018089 A JP33018089 A JP 33018089A JP 2772084 B2 JP2772084 B2 JP 2772084B2
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- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に係わり、特にスタティック
型ランダムアクセスメモリ（RAM）として好適なものに
関する。
型ランダムアクセスメモリ（RAM）として好適なものに
関する。
（従来の技術） 半導体記憶装置の集積度は年々向上し、これに伴い様
々な原因によるビット不良の発生確率は高くなってき
た。このため歩留りの低下が問題となってきている。こ
れを解決するための手段として、不良ビット救済技術は
今日では必須のものとなっている。この技術は、正規の
メモリセルの他の予め数行数列に配列されたメモリセル
を余分に備えておき、検査工程において正常に動作しな
い不良ビットの存在が明らかにされた場合に、代わりに
使用するというものである。
々な原因によるビット不良の発生確率は高くなってき
た。このため歩留りの低下が問題となってきている。こ
れを解決するための手段として、不良ビット救済技術は
今日では必須のものとなっている。この技術は、正規の
メモリセルの他の予め数行数列に配列されたメモリセル
を余分に備えておき、検査工程において正常に動作しな
い不良ビットの存在が明らかにされた場合に、代わりに
使用するというものである。
これに対し、正常に動作し機能的には一応問題はない
ものの、リーク電流が許容値よりも多く流れる場合があ
る。このようなメモリセルが１つでも存在すると、待機
時における消費電流の増加を招くことになる。このよう
な場合には、従来は第３図に示されるように、リーク電
流が流れるメモリセル33の位置をテスタを用いて発見
し、このメモリセル33と電源端子31との間に接続されて
いるレーザヒューズ32を溶断することによってリーク経
路を断った上で、予備のメモリセルに置き換えて使用し
ていた。
ものの、リーク電流が許容値よりも多く流れる場合があ
る。このようなメモリセルが１つでも存在すると、待機
時における消費電流の増加を招くことになる。このよう
な場合には、従来は第３図に示されるように、リーク電
流が流れるメモリセル33の位置をテスタを用いて発見
し、このメモリセル33と電源端子31との間に接続されて
いるレーザヒューズ32を溶断することによってリーク経
路を断った上で、予備のメモリセルに置き換えて使用し
ていた。
（発明が解決しようとする課題） しかし、テスタによるリーク電流が流れるメモリセル
を検出するのでは、テストパターンが複雑なため多大な
テスト時間を要する。このため、複数のメモリセルにお
いてリーク電流が流れている場合には検出は極めて難し
く、特に集積度が向上した最近の半導体記憶装置におい
ては事実上不可能な場合もあるという問題があった。
を検出するのでは、テストパターンが複雑なため多大な
テスト時間を要する。このため、複数のメモリセルにお
いてリーク電流が流れている場合には検出は極めて難し
く、特に集積度が向上した最近の半導体記憶装置におい
ては事実上不可能な場合もあるという問題があった。
本発明は上記事情に鑑みてなされたもので、リーク電
流の発生しているメモリセルの存在位置を容易に検出し
得る半導体記憶装置を提供することを目的とする。
流の発生しているメモリセルの存在位置を容易に検出し
得る半導体記憶装置を提供することを目的とする。
（課題を解決するための手段） 本発明の半導体記憶装置は、メモリセルがマトリクス
状に配列されたメモリセルアレイと、行方向にある前記
各メモリセルの電流経路を各行毎に接続する共通電源線
と、行毎に前記メモリセルを選択するワード線と、前記
行を選択する行アドレス信号を装置外部より与えられて
解読し、選択信号を出力する行デコーダと、前記共通電
源線と電源との間に接続され、動作モード切換信号を装
置外部より与えられ、さらに前記行デコーダから前記選
択信号を与えられて前記共通電源線と前記電源との間の
接続の切り換えを行う選択手段と、前記ワード線と前記
行デコーダの出力側との間に接続され、動作モード切換
信号を装置外部より与えられて前記ワード線と前記行デ
コーダとの間の接続の切り換えを行うワード線切換手段
とを備え、前記選択手段は、前記動作モード切換信号が
検査モードへの切換を指示する場合には、前記選択信号
により前記共通電源線のうちのいずれかを選択し、選択
された共通電源線と前記電源との間を遮断し、他の共通
電源線を前記電源に接続することによって選択された共
通電源線以外の共通電源線に接続されたメモリセルにの
み電源を供給してリーク電流の発生の有無を検出し、前
記動作モード切換信号がアクセスモードへの切換を指示
する場合には、前記全ての共通電源線を前記電源に接続
するものであり、前記ワード線切換手段は、前記動作モ
ード切換信号が検査モードへの切り換えを指示する場合
には、前記ワード線と前記行デコーダとの間を遮断して
前記メモリセルは全て非選択状態にしてリーク電流の発
生するメモリセルの検出を可能な状態にし、前記動作モ
ード切換信号がアクセスモードへの切り換えを指示する
場合には、前記ワード線と前記行デコーダとの間を接続
して、前記メモリセルを選択し得る状態にしてアクセス
動作を可能にするものであることを特徴としている。
状に配列されたメモリセルアレイと、行方向にある前記
各メモリセルの電流経路を各行毎に接続する共通電源線
と、行毎に前記メモリセルを選択するワード線と、前記
行を選択する行アドレス信号を装置外部より与えられて
解読し、選択信号を出力する行デコーダと、前記共通電
源線と電源との間に接続され、動作モード切換信号を装
置外部より与えられ、さらに前記行デコーダから前記選
択信号を与えられて前記共通電源線と前記電源との間の
接続の切り換えを行う選択手段と、前記ワード線と前記
行デコーダの出力側との間に接続され、動作モード切換
信号を装置外部より与えられて前記ワード線と前記行デ
コーダとの間の接続の切り換えを行うワード線切換手段
とを備え、前記選択手段は、前記動作モード切換信号が
検査モードへの切換を指示する場合には、前記選択信号
により前記共通電源線のうちのいずれかを選択し、選択
された共通電源線と前記電源との間を遮断し、他の共通
電源線を前記電源に接続することによって選択された共
通電源線以外の共通電源線に接続されたメモリセルにの
み電源を供給してリーク電流の発生の有無を検出し、前
記動作モード切換信号がアクセスモードへの切換を指示
する場合には、前記全ての共通電源線を前記電源に接続
するものであり、前記ワード線切換手段は、前記動作モ
ード切換信号が検査モードへの切り換えを指示する場合
には、前記ワード線と前記行デコーダとの間を遮断して
前記メモリセルは全て非選択状態にしてリーク電流の発
生するメモリセルの検出を可能な状態にし、前記動作モ
ード切換信号がアクセスモードへの切り換えを指示する
場合には、前記ワード線と前記行デコーダとの間を接続
して、前記メモリセルを選択し得る状態にしてアクセス
動作を可能にするものであることを特徴としている。
またこれとは逆に、選択された行の共通電源線を電源
に接続し、他の共通電源線と電源との間を遮断すること
によって、選択された行のメモリセルにのみ電源を供給
する装置であっても、リーク電流の発生するメモリセル
の位置を検出することができる。
に接続し、他の共通電源線と電源との間を遮断すること
によって、選択された行のメモリセルにのみ電源を供給
する装置であっても、リーク電流の発生するメモリセル
の位置を検出することができる。
さらに、共通電源線と電源との間にそれぞれ接続され
たヒューズを備えており、リーク電流が生じるメモリセ
ルの位置が検出された場合に、そのメモリセルの接続さ
れた行の共通電源線に接続されているヒューズが溶断さ
れてリーク経路を断つものであってもよい。
たヒューズを備えており、リーク電流が生じるメモリセ
ルの位置が検出された場合に、そのメモリセルの接続さ
れた行の共通電源線に接続されているヒューズが溶断さ
れてリーク経路を断つものであってもよい。
（作 用） 選択信号が選択手段に与えられていずれかの共通電源
線が選択され、選択された共通電源線と電源との間が遮
断されて、他の共通電源線が電源に接続される。このよ
うにして、順次共通電源線を選択していき、選択されな
い共通電源線に接続されたメモリセルにのみ電源を供給
していき、リーク電流が小さくなった場合に、この時点
で選択されている共通電源線に接続されたメモリセルの
なかに、リーク電流の流れるメモリセルが存在すること
がわかる。
線が選択され、選択された共通電源線と電源との間が遮
断されて、他の共通電源線が電源に接続される。このよ
うにして、順次共通電源線を選択していき、選択されな
い共通電源線に接続されたメモリセルにのみ電源を供給
していき、リーク電流が小さくなった場合に、この時点
で選択されている共通電源線に接続されたメモリセルの
なかに、リーク電流の流れるメモリセルが存在すること
がわかる。
また、通常のアクセスモードと検査モードとの切換
は、選択手段とワード線切換手段とに動作モード切換信
号が与えられることによって行われる。動作モード切換
信号が検査モードへの切換を指示するものである場合に
は、選択手段は行デコーダの出力した選択信号によって
いずれかの共通電源線を選択し、選択された共通電源線
と電源との間を遮断し、他の共通電源線を電源に接続す
る。そしてワード線切換手段は、ワード線と行デコーダ
との間を遮断して全てのメモリセルを非選択状態にす
る。このようにして順次共通電源線を選択していき、選
択されない共通電源線に接続されたメモリセルにのみ電
源を供給して、リーク電流が小さくなった時点で選択さ
れている共通電源線に接続されたメモリセルのなかに、
リーク電流の流れるメモリセルが存在することが検出さ
れる。動作モード切換信号がアクセスモードへの切換を
指示するものである場合には、選択手段は全ての共通電
源線を電源に接続し、ワード線切換手段はワード線と行
デコーダとの間を接続することによって、メモリセルの
選択が可能となり、通常のアクセス動作が支障なく行わ
れる。
は、選択手段とワード線切換手段とに動作モード切換信
号が与えられることによって行われる。動作モード切換
信号が検査モードへの切換を指示するものである場合に
は、選択手段は行デコーダの出力した選択信号によって
いずれかの共通電源線を選択し、選択された共通電源線
と電源との間を遮断し、他の共通電源線を電源に接続す
る。そしてワード線切換手段は、ワード線と行デコーダ
との間を遮断して全てのメモリセルを非選択状態にす
る。このようにして順次共通電源線を選択していき、選
択されない共通電源線に接続されたメモリセルにのみ電
源を供給して、リーク電流が小さくなった時点で選択さ
れている共通電源線に接続されたメモリセルのなかに、
リーク電流の流れるメモリセルが存在することが検出さ
れる。動作モード切換信号がアクセスモードへの切換を
指示するものである場合には、選択手段は全ての共通電
源線を電源に接続し、ワード線切換手段はワード線と行
デコーダとの間を接続することによって、メモリセルの
選択が可能となり、通常のアクセス動作が支障なく行わ
れる。
またこれとは逆に、選択された行の共通電源線を電源
に接続し、他の共通電源線と電源との間を遮断すること
によって、選択された行のメモリセルにのみ電流を供給
する場合には、リーク電流が大きくなった場合に、この
時点で選択されている共通電源線に接続されたメモリセ
ルのなかに、リーク電流の流れるメモリセルが存在する
ことが検出される。
に接続し、他の共通電源線と電源との間を遮断すること
によって、選択された行のメモリセルにのみ電流を供給
する場合には、リーク電流が大きくなった場合に、この
時点で選択されている共通電源線に接続されたメモリセ
ルのなかに、リーク電流の流れるメモリセルが存在する
ことが検出される。
さらに、共通電源線と電源との間にそれぞれ接続され
たヒューズを備えている場合には、リーク電流が生じる
メモリセルの位置が検出された後、そのメモリセルの接
続された行の共通電源線に接続されているヒューズを溶
断することによって、リーク経路を断つことができる。
たヒューズを備えている場合には、リーク電流が生じる
メモリセルの位置が検出された後、そのメモリセルの接
続された行の共通電源線に接続されているヒューズを溶
断することによって、リーク経路を断つことができる。
（実施例） 以下に本発明の一実施例について、図面を参照して説
明する。
明する。
第１図は第１の実施例による半導体記憶装置の回路構
成を示したものである。メモリセルM11〜Mmnがｍ行ｎ列
に配列されている。各メモリセルは、行方向毎に共通電
源線g1〜gmにより電源の供給を受ける。各々の共通電源
線g1〜gmは、線g1を例にとると、レーザヒューズF1に接
続され、さらにｐ型トランジスタQ1を介して電源端子５
に接続されている。
成を示したものである。メモリセルM11〜Mmnがｍ行ｎ列
に配列されている。各メモリセルは、行方向毎に共通電
源線g1〜gmにより電源の供給を受ける。各々の共通電源
線g1〜gmは、線g1を例にとると、レーザヒューズF1に接
続され、さらにｐ型トランジスタQ1を介して電源端子５
に接続されている。
このｐ型トランジスタQ1のゲートには、NOR回路３の
出力S1が出力され、NOR回路３の入力端子のうち一方に
はインバータ回路４の出力S2が接続され、インバータ回
路４の入力は、ｎ型トランジスタQ2を介して行デコーダ
12の出力S3が入力されている。行デコーダ12の出力S3
は、ｐ型トランジスタQ3及びｎ型トランジスタQ5を介し
て、メモリセルを行単位で選択するワード線w1に接続さ
れている。さらにこのワード線w1は、ｎ型トランジスタ
Q4を介してグランドに接続されている。外部入力回路２
は、外部入力端子１を介して装置の外部より与えられる
動作モード切換信号に応じて、二つの出力S4及S5を生成
するものである。出力S4は、NOR回路３のもう一方の入
力端子及びｎ型トランジスタQ5のゲートに入力され、出
力S5はｎ型トランジスタQ2、ｐ型トランジスタQ3及びｎ
型トランジスタQ4の各々のゲートに入力される。
出力S1が出力され、NOR回路３の入力端子のうち一方に
はインバータ回路４の出力S2が接続され、インバータ回
路４の入力は、ｎ型トランジスタQ2を介して行デコーダ
12の出力S3が入力されている。行デコーダ12の出力S3
は、ｐ型トランジスタQ3及びｎ型トランジスタQ5を介し
て、メモリセルを行単位で選択するワード線w1に接続さ
れている。さらにこのワード線w1は、ｎ型トランジスタ
Q4を介してグランドに接続されている。外部入力回路２
は、外部入力端子１を介して装置の外部より与えられる
動作モード切換信号に応じて、二つの出力S4及S5を生成
するものである。出力S4は、NOR回路３のもう一方の入
力端子及びｎ型トランジスタQ5のゲートに入力され、出
力S5はｎ型トランジスタQ2、ｐ型トランジスタQ3及びｎ
型トランジスタQ4の各々のゲートに入力される。
ここで外部入力回路２の入力側とグランドとの間には
抵抗Ｒが接続されている。選択手段は、外部入力端子
１、外部入力回路２、ｎ型トランジスタQ2、インバータ
回路４、NOR回路３及びｐ型トランジスタQ1で構成され
ており、ワード線切換手段は、外部入力端子１、外部入
力回路２、ｐ型トランジスタQ3、ｎ型トランジスタQ4及
びQ5で構成されている。
抵抗Ｒが接続されている。選択手段は、外部入力端子
１、外部入力回路２、ｎ型トランジスタQ2、インバータ
回路４、NOR回路３及びｐ型トランジスタQ1で構成され
ており、ワード線切換手段は、外部入力端子１、外部入
力回路２、ｐ型トランジスタQ3、ｎ型トランジスタQ4及
びQ5で構成されている。
次ぎに、このような構成を有した本実施例の動作につ
いて説明する。先ず動作モードが検査モードの場合であ
るが、以下のようにしてリーク電流が発生するメモリセ
ルが接続された行を検出する。装置外部より、ハイレベ
ルの動作モード切換信号S6が外部入力端子１を介して外
部入力回路２に入力される。これにより、外部入力回路
２からの出力S4はロウレベルに、出力S5はハイレベルに
なる。ハイレベルの出力S5がゲートに入力されたｎ型ト
ランジスタQ2は導通状態になり、行デコーダの出力S3が
出力S2としてNOR回路３の一方の入力端子に入力され
る。
いて説明する。先ず動作モードが検査モードの場合であ
るが、以下のようにしてリーク電流が発生するメモリセ
ルが接続された行を検出する。装置外部より、ハイレベ
ルの動作モード切換信号S6が外部入力端子１を介して外
部入力回路２に入力される。これにより、外部入力回路
２からの出力S4はロウレベルに、出力S5はハイレベルに
なる。ハイレベルの出力S5がゲートに入力されたｎ型ト
ランジスタQ2は導通状態になり、行デコーダの出力S3が
出力S2としてNOR回路３の一方の入力端子に入力され
る。
ここで、この図に表された第１行目が選択された場合
について考えると、行デコーダ12からの出力S3はハイレ
ベルに、図示されていない他の行への出力はロウレベル
になる。ハイレベルの出力S3がNOR回路３の他方の入力
端子に入力され、ハイレベルの出力S1がｐ型トランジス
タQ1のゲートに入力されて、非導通状態になる。これに
より、この行の共通電源線g1と電源との間が遮断され、
メモリセルM11〜M1nには電源は供給されなくなり、他の
図示されていない共通電源線g2〜gmと電源との間は接続
されて、メモリセルM21〜Mmnには電源が供給される。
について考えると、行デコーダ12からの出力S3はハイレ
ベルに、図示されていない他の行への出力はロウレベル
になる。ハイレベルの出力S3がNOR回路３の他方の入力
端子に入力され、ハイレベルの出力S1がｐ型トランジス
タQ1のゲートに入力されて、非導通状態になる。これに
より、この行の共通電源線g1と電源との間が遮断され、
メモリセルM11〜M1nには電源は供給されなくなり、他の
図示されていない共通電源線g2〜gmと電源との間は接続
されて、メモリセルM21〜Mmnには電源が供給される。
さらに、ロウレベルの出力S4がｎ型トランジスタQ5の
ゲートに入力され、ハイレベルの出力S5がｐ型トランジ
スタQ3及びｎ型トランジスタQ4のゲートに入力される。
ｎ型トランジスタQ5及びｐ型トランジスタQ3は非導通状
態にｎ型トランジスタQ4は導通状態になり、この行のワ
ード線w1はグランドレベルとなって行デコーダ出力S3と
は切り離される。
ゲートに入力され、ハイレベルの出力S5がｐ型トランジ
スタQ3及びｎ型トランジスタQ4のゲートに入力される。
ｎ型トランジスタQ5及びｐ型トランジスタQ3は非導通状
態にｎ型トランジスタQ4は導通状態になり、この行のワ
ード線w1はグランドレベルとなって行デコーダ出力S3と
は切り離される。
この結果、この第１行目に配列されているメモリセル
M11〜M1mには電流は流れず、他のメモリセルM21〜Mmnに
は電流が流れることになる。このようにして各行を順に
選択してその都度リーク電流値を測定していき、この値
が許容値以下であったときの選択行に、不良のメモリセ
ルが含まれていることが検出される。そしてこの行のレ
ーザヒューズF1を溶断することによって共通電源線g1と
電源との間を遮断し、リーク経路を断った状態にして、
予め備えている予備の行に置き換える。
M11〜M1mには電流は流れず、他のメモリセルM21〜Mmnに
は電流が流れることになる。このようにして各行を順に
選択してその都度リーク電流値を測定していき、この値
が許容値以下であったときの選択行に、不良のメモリセ
ルが含まれていることが検出される。そしてこの行のレ
ーザヒューズF1を溶断することによって共通電源線g1と
電源との間を遮断し、リーク経路を断った状態にして、
予め備えている予備の行に置き換える。
このようにして検査することにより、リーク電流が発
生しているメモリセルの存在位置を、容易に検出するこ
とができる。
生しているメモリセルの存在位置を、容易に検出するこ
とができる。
一方、通常のアクセス動作を行う場合には、ロウレベ
ルの動作モード切換信号S6が外部入力回路２に与えら
れ、ハイレベルの出力S4とロウレベルの出力S5とが出力
される。これによりｎ型トランジスタQ2は非導通状態と
なり、NOR回路３にはハイレベルの出力S4が入力され
る。ｐ型トランジスタQ1のゲートにはロウレベルの出力
S1が入力されて導通し、電源端子５を介して電源が共通
電源線g1に接続され、各メモリセルＭに電源が供給され
る。さらに、ｎ型トランジスタQ5およびｐ型トランジス
タQ3は導通し、ｎ型トランジスタQ4は非導通状態になる
ため、行デコーダ12は各ワード線w1〜wmと接続され、何
等支障なく動作する。
ルの動作モード切換信号S6が外部入力回路２に与えら
れ、ハイレベルの出力S4とロウレベルの出力S5とが出力
される。これによりｎ型トランジスタQ2は非導通状態と
なり、NOR回路３にはハイレベルの出力S4が入力され
る。ｐ型トランジスタQ1のゲートにはロウレベルの出力
S1が入力されて導通し、電源端子５を介して電源が共通
電源線g1に接続され、各メモリセルＭに電源が供給され
る。さらに、ｎ型トランジスタQ5およびｐ型トランジス
タQ3は導通し、ｎ型トランジスタQ4は非導通状態になる
ため、行デコーダ12は各ワード線w1〜wmと接続され、何
等支障なく動作する。
次ぎに、第２の実施例について第２図を用いて説明す
る。この実施例は、上述した第１の実施例とは逆に、選
択した行に配列されたメモリセルにのみ電流を流すこと
により、リーク電流が増加した場合に、その選択行に不
良メモリセルが存在することを突き止めるというもので
ある。
る。この実施例は、上述した第１の実施例とは逆に、選
択した行に配列されたメモリセルにのみ電流を流すこと
により、リーク電流が増加した場合に、その選択行に不
良メモリセルが存在することを突き止めるというもので
ある。
この場合も同様に、各行の共通電源線g1〜gmに、各々
のメモリセルM11〜Mmnの端子が接続されている。第１行
目の共通電源線g1を例にとると、レーザヒューズF1とｐ
型トランジスタQ11を介して、電源端子５に接続されて
いる。このｐ型トランジスタQ11のゲートには、ｐ型ト
ランジスタQ12及びQ13と、ｎ型トランジスタQ14及びQ15
とで構成されるNOR回路14からの出力S14が入力される。
のメモリセルM11〜Mmnの端子が接続されている。第１行
目の共通電源線g1を例にとると、レーザヒューズF1とｐ
型トランジスタQ11を介して、電源端子５に接続されて
いる。このｐ型トランジスタQ11のゲートには、ｐ型ト
ランジスタQ12及びQ13と、ｎ型トランジスタQ14及びQ15
とで構成されるNOR回路14からの出力S14が入力される。
このNOR回路14の入力端子のうち、一方には行デコー
ダの出力S1が、ｎ型トランジスタQ16を介して出力S16と
して入力される。そして他方の端子には、外部入力端子
１を経て、外部入力回路２によって動作モード切換信号
S11が反転された補出力S12が入力される。ここで、外部
入力回路２の入力側とグランドとの間には、抵抗Ｒが接
続されている。
ダの出力S1が、ｎ型トランジスタQ16を介して出力S16と
して入力される。そして他方の端子には、外部入力端子
１を経て、外部入力回路２によって動作モード切換信号
S11が反転された補出力S12が入力される。ここで、外部
入力回路２の入力側とグランドとの間には、抵抗Ｒが接
続されている。
さらに、この第１行目のワード線w1には、ｐ型トラン
ジスタQ17とｎ型トランジスタQ18を介して行デコーダ12
の出力側が接続され、またｎ型トランジスタQ19を介し
てグランドに接続されている。ここで、トランジスタQ1
7及びQ19のゲートには、ｎ型トランジスタQ16と同様
に、外部入力回路２の正出力S13が入力され、ｎ型トラ
ンジスタQ18のゲートには、補出力S12が入力される。メ
モリセルアレイの各行には、このような回路が同様に構
成されている。
ジスタQ17とｎ型トランジスタQ18を介して行デコーダ12
の出力側が接続され、またｎ型トランジスタQ19を介し
てグランドに接続されている。ここで、トランジスタQ1
7及びQ19のゲートには、ｎ型トランジスタQ16と同様
に、外部入力回路２の正出力S13が入力され、ｎ型トラ
ンジスタQ18のゲートには、補出力S12が入力される。メ
モリセルアレイの各行には、このような回路が同様に構
成されている。
この実施例では、選択手段は、外部入力端子１、外部
入力回路２、NOR回路14、ｐ型トランジスタQ11で構成さ
れ、ワード線切換手段は、外部入力端子１、外部入力回
路２、ｐ型トランジスタQ17、ｎ型トランジスタQ16、Q1
8及びQ19で構成されている。
入力回路２、NOR回路14、ｐ型トランジスタQ11で構成さ
れ、ワード線切換手段は、外部入力端子１、外部入力回
路２、ｐ型トランジスタQ17、ｎ型トランジスタQ16、Q1
8及びQ19で構成されている。
このような構成を有した第２の実施例における動作に
ついて、以下に説明する。
ついて、以下に説明する。
検査モードの場合には、第１の実施例と同様に、装置
外部からハイレベルの動作モード切換信号S11が外部入
力回路２に入力される。そしてこの外部入力回路２から
は、ハイレベルの正出力S13とロウレベルの補出力S12と
が出力される。これにより、トランジスタQ15、Q17及び
Q18が非導通状態に、トランジスタQ12、Q16及びQ19は導
通状態になる。ワード線はこの図示されたw1に限らず、
全てロウレベルとなって非選択状態におかれる。
外部からハイレベルの動作モード切換信号S11が外部入
力回路２に入力される。そしてこの外部入力回路２から
は、ハイレベルの正出力S13とロウレベルの補出力S12と
が出力される。これにより、トランジスタQ15、Q17及び
Q18が非導通状態に、トランジスタQ12、Q16及びQ19は導
通状態になる。ワード線はこの図示されたw1に限らず、
全てロウレベルとなって非選択状態におかれる。
そして、行デコーダ12により選択されたこの第１行に
おいてのみ、出力S1がハイレベルとなる。これにより、
導通状態にあるトランジスタQ16を介して出力S16の電位
はハイレベルとなり、ｐ型トランジスタQ13は非導通状
態、ｎ型トランジスタQ14は導通状態になり、NOR回路14
の出力S14はロウレベルとなる。この出力S14をゲートに
入力されて、ｐ型トランジスタ５は導通し、この行のメ
モリセルM11〜M1nには共通電源線g1を介して電源が供給
される。
おいてのみ、出力S1がハイレベルとなる。これにより、
導通状態にあるトランジスタQ16を介して出力S16の電位
はハイレベルとなり、ｐ型トランジスタQ13は非導通状
態、ｎ型トランジスタQ14は導通状態になり、NOR回路14
の出力S14はロウレベルとなる。この出力S14をゲートに
入力されて、ｐ型トランジスタ５は導通し、この行のメ
モリセルM11〜M1nには共通電源線g1を介して電源が供給
される。
これに対し、他の選択されていない行への出力S1はロ
ウレベルとなり、ｐ型トランジスタQ13は導通し、ｎ型
トランジスタQ14は非導通状態になる。これによりNOR回
路14の出力はハイレベルとなって、ｐ型トランジスタQ1
1は非導通状態になり、他のメモリセルM21〜Mmnには電
源が供給されなくなる。このようにして各行を順に選択
し、その都度測定していったリーク電流が許容値を超え
た場合に、不良のメモリセルが選択行に存在することが
検出される。そして、その選択行のレーザヒューズF1を
溶断することによって電源の供給路を断ち、リーク電流
が流れないようにした上で、予備の行のメモリセルと置
き換える。このようにして検査することにより、第１の
実施例と同様にリーク電流が発生しているメモリセルの
存在位置を、容易に検出することができる。
ウレベルとなり、ｐ型トランジスタQ13は導通し、ｎ型
トランジスタQ14は非導通状態になる。これによりNOR回
路14の出力はハイレベルとなって、ｐ型トランジスタQ1
1は非導通状態になり、他のメモリセルM21〜Mmnには電
源が供給されなくなる。このようにして各行を順に選択
し、その都度測定していったリーク電流が許容値を超え
た場合に、不良のメモリセルが選択行に存在することが
検出される。そして、その選択行のレーザヒューズF1を
溶断することによって電源の供給路を断ち、リーク電流
が流れないようにした上で、予備の行のメモリセルと置
き換える。このようにして検査することにより、第１の
実施例と同様にリーク電流が発生しているメモリセルの
存在位置を、容易に検出することができる。
通常のアクセル動作を行う場合には、ロウレベルの動
作モード切換信号S11が外部入力回路13に与えられ、ハ
イレベルの補出力S12とロウレベルの正出力S13とが出力
される。これにより、トランジスタQ16は非導通状態に
なって、行デコーダ12とNOR回路14の入力S16との接続が
絶たれる。さらにトランジスタQ17及びQ18は導通状態
に、トランジスタQ19は非導通状態になって、行デコー
ダ12の出力側とワード線w1とが接続され、アクセスすべ
きメモリセルの選択が可能となる。また、NOR回路14に
は、ハイレベルの補出力S12が入力されて、トランジス
タQ15は導通し、トランジスタQ12は非導通状態となる。
この結果、NOR回路14の出力S14はロウレベルとなって、
トランジスタQ11は導通し、全てのメモリセルM11〜Mmn
に電源が供給されて、支障なく動作することができる。
作モード切換信号S11が外部入力回路13に与えられ、ハ
イレベルの補出力S12とロウレベルの正出力S13とが出力
される。これにより、トランジスタQ16は非導通状態に
なって、行デコーダ12とNOR回路14の入力S16との接続が
絶たれる。さらにトランジスタQ17及びQ18は導通状態
に、トランジスタQ19は非導通状態になって、行デコー
ダ12の出力側とワード線w1とが接続され、アクセスすべ
きメモリセルの選択が可能となる。また、NOR回路14に
は、ハイレベルの補出力S12が入力されて、トランジス
タQ15は導通し、トランジスタQ12は非導通状態となる。
この結果、NOR回路14の出力S14はロウレベルとなって、
トランジスタQ11は導通し、全てのメモリセルM11〜Mmn
に電源が供給されて、支障なく動作することができる。
上述した第１及び第２の実施例はいずれも一例であ
り、第１図及び第２図にそれぞれ示された回路構成と異
なるものであってもよい。例えば、行の選択を一行ずつ
行っているが、二行以上を組み合わせて選択し、その行
に接続されたメモリセルにのみ電源を供給することによ
りリーク電流が生じる不良の行を検出してもよい。
り、第１図及び第２図にそれぞれ示された回路構成と異
なるものであってもよい。例えば、行の選択を一行ずつ
行っているが、二行以上を組み合わせて選択し、その行
に接続されたメモリセルにのみ電源を供給することによ
りリーク電流が生じる不良の行を検出してもよい。
以上説明したように本発明の半導体記憶装置によれ
ば、いずれかの共通電源線が選択され、選択された共通
電源線以外の共通電源線に接続されたメモリセルにのみ
電源が供給される。このような選択を順次行っていくこ
とで、リーク電流が小さくなった時点において、選択さ
れた共通電源線にリーク電流の流れるメモリセルが接続
されていることがわかるため、容易に不良のメモリセル
の位置を検出することが可能である。これにより、不良
のメモリセルの救済を容易に行うことができ、歩留りの
向上に大きく寄与する。ここで逆に、選択された共通電
源線に接続されたメモリセルにのみ電源を供給し、リー
ク電流が大きくなった時点で、この共通電源線に不良の
メモリセルが接続されていることを検出することも可能
であり、同様の効果が得られる。
ば、いずれかの共通電源線が選択され、選択された共通
電源線以外の共通電源線に接続されたメモリセルにのみ
電源が供給される。このような選択を順次行っていくこ
とで、リーク電流が小さくなった時点において、選択さ
れた共通電源線にリーク電流の流れるメモリセルが接続
されていることがわかるため、容易に不良のメモリセル
の位置を検出することが可能である。これにより、不良
のメモリセルの救済を容易に行うことができ、歩留りの
向上に大きく寄与する。ここで逆に、選択された共通電
源線に接続されたメモリセルにのみ電源を供給し、リー
ク電流が大きくなった時点で、この共通電源線に不良の
メモリセルが接続されていることを検出することも可能
であり、同様の効果が得られる。
さらに、検査モードではワード線と行デコーダとの間
が遮断されて全てのメモリセルが非選択状態になるので
リーク電流以外の電流は流れず、リーク電流が発生する
メモリセルの検出が可能である。
が遮断されて全てのメモリセルが非選択状態になるので
リーク電流以外の電流は流れず、リーク電流が発生する
メモリセルの検出が可能である。
第１図は本発明の第１の実施例による半導体記憶装置の
構成を示した回路図、第２図は本発明の第２の実施例に
よる半導体記憶装置の構成を示した回路図、第３図は従
来の半導体記憶装置の構成を示した回路図である。 １……外部入力端子、２……外部入力回路、3,4……イ
ンバータ回路、14……NOR回路、12……行デコーダ、M1
1,M12……メモリセル、w1……ワード線、g1……共通電
源線、F1……レーザヒューズ、Q1〜Q5,Q11〜Q19……ト
ランジスタ。
構成を示した回路図、第２図は本発明の第２の実施例に
よる半導体記憶装置の構成を示した回路図、第３図は従
来の半導体記憶装置の構成を示した回路図である。 １……外部入力端子、２……外部入力回路、3,4……イ
ンバータ回路、14……NOR回路、12……行デコーダ、M1
1,M12……メモリセル、w1……ワード線、g1……共通電
源線、F1……レーザヒューズ、Q1〜Q5,Q11〜Q19……ト
ランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 江藤 幹夫 東京都渋谷区渋谷１―13―９ トスバッ クコンピューターシステム株式会社内 (56)参考文献 特開 昭59−87852（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/413
Claims (3)
- 【請求項１】メモリセルがマトリクス状に配列されたメ
モリセルアレイと、 行方向にある前記各メモリセルの電流経路を各行毎に接
続する共通電源線と、 行毎に前記メモリセルを選択するワード線と、 前記行を選択する行アドレス信号を装置外部より与えら
れて解読し、選択信号を出力する行デコーダと、 前記共通電源線と電源との間に接続され、動作モード切
換信号を装置外部より与えられ、さらに前記行デコーダ
から前記選択信号を与えられて前記共通電源線と前記電
源との間の接続の切り換えを行う選択手段と、 前記ワード線と前記行デコーダの出力側との間に接続さ
れ、動作モード切換信号を装置外部より与えられて前記
ワード線と前記行デコーダとの間の接続の切り換えを行
うワード線切換手段とを備え、 前記選択手段は、前記動作モード切換信号が検査モード
への切換を指示する場合には、前記選択信号により前記
共通電源線のうちのいずれかを選択し、選択された共通
電源線と前記電源との間を遮断し、他の共通電源線を前
記電源に接続することによって選択された共通電源線以
外の共通電源線に接続されたメモリセルにのみ電源を供
給してリーク電流の発生の有無を検出し、前記動作モー
ド切換信号がアクセスモードへの切換を指示する場合に
は、前記全ての共通電源線を前記電源に接続するもので
あり、 前記ワード線切換手段は、前記動作モード切換信号が検
査モードへの切り換えを指示する場合には、前記ワード
線と前記行デコーダとの間を遮断して前記メモリセルは
全て非選択状態にしてリーク電流の発生するメモリセル
の検出を可能な状態にし、前記動作モード切換信号がア
クセスモードへの切り換えを指示する場合には、前記ワ
ード線と前記行デコーダとの間を接続して、前記メモリ
セルを選択し得る状態にしてアクセス動作を可能にする
ものであることを特徴とする半導体記憶装置。 - 【請求項２】メモリセルがマトリクス状に配列されたメ
モリセルアレイと、 行方向にある前記各メモリセルの電流経路を各行毎に接
続する共通電源線と、 行毎に前記メモリセルを選択するワード線と、 前記行を選択する行アドレス信号を装置外部より与えら
れて解読し、選択信号を出力する行デコーダと、 前記共通電源線と電源との間に接続され、動作モード切
換信号を装置外部より与えられ、さらに前記行デコーダ
から前記選択信号を与えられて前記共通電源線と前記電
源との間の接続の切り換えを行う選択手段と、 前記ワード線と前記行デコーダの出力側との間に接続さ
れ、動作モード切換信号を装置外部より与えられて前記
ワード線と前記行デコーダとの間の接続の切り換えを行
うワード線切換手段とを備え、 前記選択手段は、前記動作モード切換信号が検査モード
への切換を指示する場合には、前記選択信号により前記
共通電源線のうちのいずれかを選択し、選択された共通
電源線と前記電源とを接続し、他の共通電源線と前記電
源との間を遮断することによって選択された共通電源線
に接続されたメモリセルにのみ電源を供給してリーク電
流の発生の有無を検出し、前記動作モード切換信号がア
クセスモードへの切換を指示する場合には、前記全ての
共通電源線を前記電源に接続するものであり、 前記ワード線切換手段は、前記動作モード切換信号が検
査モードへの切り換えを指示する場合には、前記ワード
線と前記行デコーダとの間を遮断して前記メモリセルは
全て非選択状態にしてリーク電流の発生するメモリセル
の検出を可能な状態にし、前記動作モード切換信号がア
クセスモードへの切り換えを指示する場合には、前記ワ
ード線と前記行デコーダとの間を接続して、前記メモリ
セルを選択し得る状態にしてアクセス動作を可能にする
ものであることを特徴とする半導体記憶装置。 - 【請求項３】前記共通電源線と前記電源との間にそれぞ
れ接続されたヒューズをさらに備え、前記ヒューズは、
リーク電流が生じるメモリセルの位置が検出された場合
に、そのメモリセルの接続された行の共通電源線に接続
されているものが溶断されてリーク経路を断つものであ
ることを特徴とする請求項１又は２記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330180A JP2772084B2 (ja) | 1989-12-20 | 1989-12-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330180A JP2772084B2 (ja) | 1989-12-20 | 1989-12-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03189992A JPH03189992A (ja) | 1991-08-19 |
| JP2772084B2 true JP2772084B2 (ja) | 1998-07-02 |
Family
ID=18229720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1330180A Expired - Lifetime JP2772084B2 (ja) | 1989-12-20 | 1989-12-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2772084B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5022549B2 (ja) | 2000-01-28 | 2012-09-12 | アイメック | 半導体デバイスを移動、及び、積層させる方法 |
| JP4782937B2 (ja) * | 2001-03-27 | 2011-09-28 | 株式会社東芝 | 半導体記憶装置 |
| JP5143179B2 (ja) * | 2010-04-16 | 2013-02-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987852A (ja) * | 1982-11-10 | 1984-05-21 | Toshiba Corp | 半導体記憶装置 |
-
1989
- 1989-12-20 JP JP1330180A patent/JP2772084B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03189992A (ja) | 1991-08-19 |
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