JPH02144967A - 絶縁ゲート型サイリスタの製造方法 - Google Patents
絶縁ゲート型サイリスタの製造方法Info
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- JPH02144967A JPH02144967A JP29909688A JP29909688A JPH02144967A JP H02144967 A JPH02144967 A JP H02144967A JP 29909688 A JP29909688 A JP 29909688A JP 29909688 A JP29909688 A JP 29909688A JP H02144967 A JPH02144967 A JP H02144967A
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- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000012535 impurity Substances 0.000 claims abstract description 72
- 238000009792 diffusion process Methods 0.000 claims abstract description 52
- 230000005669 field effect Effects 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052796 boron Inorganic materials 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 229920005591 polysilicon Polymers 0.000 abstract description 3
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、オン・オフ制御が可能な絶縁ゲート型サイ
リスタの製造方法に関する。
リスタの製造方法に関する。
サイリスタは、例えば、電力制御用として用いられるが
、普通、オン（導通）制御だけが可能なのであるが、オ
フ（遮断）制御も可能なサイリスタもある。第３図は従
来のオン・オフ制御可能なサイリスタをあられす。
、普通、オン（導通）制御だけが可能なのであるが、オ
フ（遮断）制御も可能なサイリスタもある。第３図は従
来のオン・オフ制御可能なサイリスタをあられす。
このサイリスタは、裏面側にアノード領域用Ｐ型第１不
純物領域６２を備えたＮ型半導体基板６０の表面側に、
Ｐ型筒２不純物拡散領域６３が形成されているとともに
、この領域６３のうちにＮ型第１不純物拡散領域６４が
形成されていて、さらにＮ型第１不純物拡散領域６４の
うちにＰ型筒３不純物拡散領域６５が形成されている。
純物領域６２を備えたＮ型半導体基板６０の表面側に、
Ｐ型筒２不純物拡散領域６３が形成されているとともに
、この領域６３のうちにＮ型第１不純物拡散領域６４が
形成されていて、さらにＮ型第１不純物拡散領域６４の
うちにＰ型筒３不純物拡散領域６５が形成されている。
そして、Ｐ型筒２不純物拡散領域６３およびＮ型第１不
純物拡散領域６４の上方にはゲート電極Ｇが絶縁層６６
を介して形成されており、Ｐ型筒２不純物拡散領域６３
の表面部分をチャネル用領域とするエンハンストメント
型電界効果トランジスタＴ。
純物拡散領域６４の上方にはゲート電極Ｇが絶縁層６６
を介して形成されており、Ｐ型筒２不純物拡散領域６３
の表面部分をチャネル用領域とするエンハンストメント
型電界効果トランジスタＴ。
とＮ型第１不純物拡散領域６４の表面部分をチャネル用
領域とするデプレッション型電界効果トランジスタＴ４
が構成されている。サイリスタ機能部分はトランジスタ
Ｔ、、Ｔ、で等測的にあられされるから、その結果、全
体としては第２図に示す等価回路であられされることに
なる。なお、Ｋはカソード電極、Ａはアノード電極を示
す。
領域とするデプレッション型電界効果トランジスタＴ４
が構成されている。サイリスタ機能部分はトランジスタ
Ｔ、、Ｔ、で等測的にあられされるから、その結果、全
体としては第２図に示す等価回路であられされることに
なる。なお、Ｋはカソード電極、Ａはアノード電極を示
す。
サイリスタのオフ時、トランジスタＴ４は導通状態であ
り、トランジスタＴ８は遮断状態である。ゲート電極Ｇ
にオン用信号が加わると、トランジスタＴ４が遮断状態
へ、トランジスタＴ、が導通状態へと反転動作し、これ
に伴いトランジスタＴ１、Ｔ２が導通するとともに、こ
の導通状態が自己保持されサイリスタがオンとなる。
り、トランジスタＴ８は遮断状態である。ゲート電極Ｇ
にオン用信号が加わると、トランジスタＴ４が遮断状態
へ、トランジスタＴ、が導通状態へと反転動作し、これ
に伴いトランジスタＴ１、Ｔ２が導通するとともに、こ
の導通状態が自己保持されサイリスタがオンとなる。
サイリスタのオン時、オフ用信号が加わると、トランジ
スタＴ４が導通状態となり、トランジスタＴ、からトラ
ンジスタＴ２に供給される電流がバイパスされるため、
導通状態の自己保持が解除されてサイリスタがオフとな
る。
スタＴ４が導通状態となり、トランジスタＴ、からトラ
ンジスタＴ２に供給される電流がバイパスされるため、
導通状態の自己保持が解除されてサイリスタがオフとな
る。
しかしながら、上記サイリスタは、以下のようにして製
造されるため、デプレッション型電界効果トランジスタ
Ｔ４を作ることが困難であり、さらに、それを所定のし
きい値とすることが極めて困難である。
造されるため、デプレッション型電界効果トランジスタ
Ｔ４を作ることが困難であり、さらに、それを所定のし
きい値とすることが極めて困難である。
上記サイリスタを製造する場合、まず、第４図（ａｌに
みるように、Ｐ型梁１不純物領域６２を裏面側に備えた
半導体基板６０の表面に絶縁層（ゲート酸化膜）６６お
よびゲート電極（正確にはゲート電極用金属層）６７を
形成する。ついで、第４図（ｂ）にみるように、酸化膜
および金属層の一部を選択的に除去して窓を明けた後、
Ｐ型不純物、ついでＮ型不純物を二重に熱拡散させてＰ
型筒２不純物拡散領域６３とＮ型第１不純物拡散領域６
４とを形成する。続いて、第４図ｆｃ）にみるように、
Ｐ型不純物を熱拡散させＰ型筒３不純物拡散領域６５を
形成し、最後に、第４図（ｄ）にみるように、カソード
電極にとアノード電極Ａを形成するようにする。なお、
第４図では、必要に応じて所定の個所を適宜に覆うため
に設けるレジスト層は省略している。
みるように、Ｐ型梁１不純物領域６２を裏面側に備えた
半導体基板６０の表面に絶縁層（ゲート酸化膜）６６お
よびゲート電極（正確にはゲート電極用金属層）６７を
形成する。ついで、第４図（ｂ）にみるように、酸化膜
および金属層の一部を選択的に除去して窓を明けた後、
Ｐ型不純物、ついでＮ型不純物を二重に熱拡散させてＰ
型筒２不純物拡散領域６３とＮ型第１不純物拡散領域６
４とを形成する。続いて、第４図ｆｃ）にみるように、
Ｐ型不純物を熱拡散させＰ型筒３不純物拡散領域６５を
形成し、最後に、第４図（ｄ）にみるように、カソード
電極にとアノード電極Ａを形成するようにする。なお、
第４図では、必要に応じて所定の個所を適宜に覆うため
に設けるレジスト層は省略している。
デプレッション型トランジスタＴ４とするには、Ｎ型第
１不純物拡散領域６４における領域６３６５で挟まれた
部分の表面中をできるだけ薄くしてチャネル長を短くす
る必要があるが、前記表面中の狭いＮ型第１不純物拡散
領域６４を巾が所望の寸法に精度よくなるようにして形
成することは事実上できない。不純物の熱拡散距離を微
妙にコントロールすることが困難だからである。そのた
め、従来、デイプレッション型電界効果トランジスタが
作り難い、しきい値のバラツキが大きくて利用し難い、
あるいは、製造上の歩留まりが良くないためコストが高
い等の不都合が起こる。
１不純物拡散領域６４における領域６３６５で挟まれた
部分の表面中をできるだけ薄くしてチャネル長を短くす
る必要があるが、前記表面中の狭いＮ型第１不純物拡散
領域６４を巾が所望の寸法に精度よくなるようにして形
成することは事実上できない。不純物の熱拡散距離を微
妙にコントロールすることが困難だからである。そのた
め、従来、デイプレッション型電界効果トランジスタが
作り難い、しきい値のバラツキが大きくて利用し難い、
あるいは、製造上の歩留まりが良くないためコストが高
い等の不都合が起こる。
この発明は、上記事情に鑑み、しきい値のバラツキが少
ないオフ用デプレッション型電界効果トランジスタを備
えた絶縁ゲート型サイリスタを歩留まりよ（製造するこ
とのできる方法を提供することを課題とする。
ないオフ用デプレッション型電界効果トランジスタを備
えた絶縁ゲート型サイリスタを歩留まりよ（製造するこ
とのできる方法を提供することを課題とする。
前記課題を解決するため、この発明の絶縁ゲート型サイ
リスタの製造方法は、デプレッション型電界効果トラン
ジスタのチャネル用領域を形成するにあたり、表面側の
各不純物拡散領域が形成されているとともに少な（とも
第１導電型第１不純物拡散領域におけるチャネル用領域
表面を露出させた半導体基板を用いるようにし、同露出
部分に第２導電型不純物を供給するようにしている。
リスタの製造方法は、デプレッション型電界効果トラン
ジスタのチャネル用領域を形成するにあたり、表面側の
各不純物拡散領域が形成されているとともに少な（とも
第１導電型第１不純物拡散領域におけるチャネル用領域
表面を露出させた半導体基板を用いるようにし、同露出
部分に第２導電型不純物を供給するようにしている。
この発明の絶縁ゲート型サイリスタ（以下、「サイリス
タ」という）の製造方法では、デプレッジョン型電界効
果トランジスタを、第１導電型第１不純物拡散領域の表
面部分の巾をコントロールすることにより作り込むので
はな（、表面部分に不純物を供給して不純物濃度をコン
トロールすることにより作り込んでいる。そのため、コ
ントロールが困難な不純物の熱拡散距離に依存すること
なく、ドーズ量のコントロールが容易なイオン注入等の
方法を利用して精度よくしきい値が調整されたデプレッ
ション型の電界効果トランジスタを形成することができ
るので、デプレッション化が容易となり、しきい値のバ
ラツキも少なく、しかも、歩留まりが向上するようにな
る。
タ」という）の製造方法では、デプレッジョン型電界効
果トランジスタを、第１導電型第１不純物拡散領域の表
面部分の巾をコントロールすることにより作り込むので
はな（、表面部分に不純物を供給して不純物濃度をコン
トロールすることにより作り込んでいる。そのため、コ
ントロールが困難な不純物の熱拡散距離に依存すること
なく、ドーズ量のコントロールが容易なイオン注入等の
方法を利用して精度よくしきい値が調整されたデプレッ
ション型の電界効果トランジスタを形成することができ
るので、デプレッション化が容易となり、しきい値のバ
ラツキも少なく、しかも、歩留まりが向上するようにな
る。
以下、この発明にかかるサイリスタの製造方法を、その
−例をあられす図面を参照しながら詳しく説明する。
−例をあられす図面を参照しながら詳しく説明する。
第１図（ａｌ〜（ｈ）は、この発明にかかるサイリスタ
の製造方法の一実施例によりサイリスタを得るときの様
子を順を追ってあられす。
の製造方法の一実施例によりサイリスタを得るときの様
子を順を追ってあられす。
まず、第１図（ａ）にみるように、裏面側にアノード領
域用Ｐ型（第２導電型）第１不純物領域３を備えたＮ型
（第１導電型）半導体基板１の表面側に窓３１ａのある
マスク３１を形成しておいて、窓３１ａから不純物を注
入・拡散することによりＰ型巣２不純物拡散領域４を形
成する。マスク３１は熱酸化膜の所定部分を選択的にエ
ツチングして窓を明ける等して形成したものである。
域用Ｐ型（第２導電型）第１不純物領域３を備えたＮ型
（第１導電型）半導体基板１の表面側に窓３１ａのある
マスク３１を形成しておいて、窓３１ａから不純物を注
入・拡散することによりＰ型巣２不純物拡散領域４を形
成する。マスク３１は熱酸化膜の所定部分を選択的にエ
ツチングして窓を明ける等して形成したものである。
不純物拡散領域４を形成した後、第１図（ｂ）にみるよ
うに、窓３２ａのあるマスク３２を形成しておいて、窓
３２ａから不純物を注入・拡散することにより、Ｎ型第
１不純物拡散領域用のＮ型領域５′を形成し、ついで、
第１図（Ｃ）にみるように、窓３３ａのあるマスク３３
に変え、再度、Ｎ型不純物を注入・拡散することにより
Ｎ型第１不純物拡散領域５を形成する。なお、マスク３
２．３３は、やはり、熱酸化膜の所定部分を選択的にエ
ツチングして窓を明ける等して形成したものである不純
物拡散領域５の形成の後、第１図（Ｃ）の拡散工程で用
いたマスクと同様のパターンのマスクを用いＰ型不純物
を拡散・注入することにより、第１図（ｄ）にみるよう
に、Ｐ型閉３不純物拡散領域６を形成する。
うに、窓３２ａのあるマスク３２を形成しておいて、窓
３２ａから不純物を注入・拡散することにより、Ｎ型第
１不純物拡散領域用のＮ型領域５′を形成し、ついで、
第１図（Ｃ）にみるように、窓３３ａのあるマスク３３
に変え、再度、Ｎ型不純物を注入・拡散することにより
Ｎ型第１不純物拡散領域５を形成する。なお、マスク３
２．３３は、やはり、熱酸化膜の所定部分を選択的にエ
ツチングして窓を明ける等して形成したものである不純
物拡散領域５の形成の後、第１図（Ｃ）の拡散工程で用
いたマスクと同様のパターンのマスクを用いＰ型不純物
を拡散・注入することにより、第１図（ｄ）にみるよう
に、Ｐ型閉３不純物拡散領域６を形成する。
このように各不純物拡散領域４〜６を形成した後、第１
図（ｅｌにみるように、半導体基板１表面の各不純物拡
散領域４〜６を選択的に露出させ、その後、カソード電
極コンタクト用部分をレジスト層（第１図（ｅｌのマス
ク３４の真中の部分）で覆うことによりマスク３４を形
成する。マスク３４ではレジスト層以外のところは酸化
膜である。そうすると、第１図（ｅ）に示す半導体基板
１では、Ｐ型巣２不純物拡散領域４とＮ型第１不純物拡
散領域５それぞれにおけるチャネル用領域、Ｐ型閉３不
純物拡散領域６と基板１におけるＮ領域２のそれぞれの
一部が露出した状態となる。
図（ｅｌにみるように、半導体基板１表面の各不純物拡
散領域４〜６を選択的に露出させ、その後、カソード電
極コンタクト用部分をレジスト層（第１図（ｅｌのマス
ク３４の真中の部分）で覆うことによりマスク３４を形
成する。マスク３４ではレジスト層以外のところは酸化
膜である。そうすると、第１図（ｅ）に示す半導体基板
１では、Ｐ型巣２不純物拡散領域４とＮ型第１不純物拡
散領域５それぞれにおけるチャネル用領域、Ｐ型閉３不
純物拡散領域６と基板１におけるＮ領域２のそれぞれの
一部が露出した状態となる。
そして、露出した部分にボロン（Ｐ型不純物）を所定ド
ーズ量分だけ注入する。ボロンの注入により、Ｎ型第１
不純物拡散領域５の表面部分のＰ型不純物濃度が高まり
Ｐチャネルが形成され、デプレッション型電界効果トラ
ンジスタにおけるチャネル用領域が形成されたことにな
る。
ーズ量分だけ注入する。ボロンの注入により、Ｎ型第１
不純物拡散領域５の表面部分のＰ型不純物濃度が高まり
Ｐチャネルが形成され、デプレッション型電界効果トラ
ンジスタにおけるチャネル用領域が形成されたことにな
る。
ボロンの注入後、第１図（ｆ）にみるように、絶縁層７
を介してポリシリコンゲート電極８を積層形成し、続い
て、第１図（ｇ）にみるように、ポリシリコンの不用部
分を除去した後、ＬＰＧＶＤ等により絶縁層（酸化膜）
９を積層形成してからカソード電極形成用窓ＩＯを明け
る。最後に、第１図ｆｈ）ゝにみるようにカソード電極
１１を不純物拡散領域５．６にコンタクトするようにし
て基板表面に形成するとともにアノード電極１２を基！
Ｆｊ、ｘ面に形成すると、サイリスタが完成する。
を介してポリシリコンゲート電極８を積層形成し、続い
て、第１図（ｇ）にみるように、ポリシリコンの不用部
分を除去した後、ＬＰＧＶＤ等により絶縁層（酸化膜）
９を積層形成してからカソード電極形成用窓ＩＯを明け
る。最後に、第１図ｆｈ）ゝにみるようにカソード電極
１１を不純物拡散領域５．６にコンタクトするようにし
て基板表面に形成するとともにアノード電極１２を基！
Ｆｊ、ｘ面に形成すると、サイリスタが完成する。
完成したサイリスタでは、Ｎ型第１不純物拡散領域５と
Ｐ型巣２不純物拡散領域４の上方にはゲート電極８が絶
縁層７を介して形成されていて、その結果、Ｐチャネル
−デプレッション型電界効果トランジスタＴ４とＮチャ
ネルーエンハンストメント型電界効果トランジスタＴ３
が備わっていることとなるのである。
Ｐ型巣２不純物拡散領域４の上方にはゲート電極８が絶
縁層７を介して形成されていて、その結果、Ｐチャネル
−デプレッション型電界効果トランジスタＴ４とＮチャ
ネルーエンハンストメント型電界効果トランジスタＴ３
が備わっていることとなるのである。
このサイリスタも、第２図にみるような等価回路であら
れされる。
れされる。
サイリスタのオフ時、トランジスタＴ４は導通状態であ
り、トランジスタＴ、は遮断状態である。ゲート電極８
にオン用信号が加わると、トランジスタＴ４が遮断状態
へ、トランジスタＴ８が導通状態へと反転動作し、これ
に伴いトランジスタＴ、 、Ｔ、が導通ずるとともに、
この導通状態が自己保持されサイリスタがオンとなる。
り、トランジスタＴ、は遮断状態である。ゲート電極８
にオン用信号が加わると、トランジスタＴ４が遮断状態
へ、トランジスタＴ８が導通状態へと反転動作し、これ
に伴いトランジスタＴ、 、Ｔ、が導通ずるとともに、
この導通状態が自己保持されサイリスタがオンとなる。
サイリスタのオン時、ゲート電極８にオフ用信号が加わ
ると、トランジスタＴ４が導通状態となり、トランジス
タＴ、からトランジスタＴ８に供給される電流がバイパ
スされ、導通状態の自己保持が解除されてサイリスタが
オフとなる。
ると、トランジスタＴ４が導通状態となり、トランジス
タＴ、からトランジスタＴ８に供給される電流がバイパ
スされ、導通状態の自己保持が解除されてサイリスタが
オフとなる。
このサイリスタでは、しきい値の大きさによっては、１
極性（＋または−）側の信号だけでオン・オフ制御が可
能である。さらに、上記実施例は、オン用ゲート電極と
オフ用ゲート電極が隣接−体化した構造であり、素子小
型化に適する。
極性（＋または−）側の信号だけでオン・オフ制御が可
能である。さらに、上記実施例は、オン用ゲート電極と
オフ用ゲート電極が隣接−体化した構造であり、素子小
型化に適する。
この発明は上記実施例に限らない。ボロン注入の際、少
なくともＮ型第１不純物拡散領域のチャネル用領域だけ
が露出していればよく、それ以外の部分は、例えば、レ
ジストで覆われていてもよい。
なくともＮ型第１不純物拡散領域のチャネル用領域だけ
が露出していればよく、それ以外の部分は、例えば、レ
ジストで覆われていてもよい。
サイリスタが実施例においてＮ型とＰ型が逆転した構成
であってもよい。
であってもよい。
以上に述べたように、この発明にかかるサイリスタの製
造方法では、デプレッション型電界効果トランジスタが
チャネル用領域の表面に不純物を供給することにより形
成されるため、しきい値のバラツキの少ないオフ用デプ
レッション型電界効果トランジスタを備えた絶縁ゲート
型サイリスタを歩留まりよく製造することができる。そ
のため、得られたサイリスタは、性能が安定しており、
安価である。
造方法では、デプレッション型電界効果トランジスタが
チャネル用領域の表面に不純物を供給することにより形
成されるため、しきい値のバラツキの少ないオフ用デプ
レッション型電界効果トランジスタを備えた絶縁ゲート
型サイリスタを歩留まりよく製造することができる。そ
のため、得られたサイリスタは、性能が安定しており、
安価である。
第１図＋ａ）〜（ｈ）は、この発明にかかるサイリスタ
の製造方法の一例によりサイリスタを作るときの様子を
順を追ってあられす概略断面図、第２図は、このサイリ
スタの等価回路図、第３図は従来のサイリスタをあられ
す概略断面図、第４図（ａｌ〜（ｄｌは従来のサイリス
タを作るときの様子を順を追ってあられす概略断面図で
ある。 ｌ・・・第１導電型半導体基板 ３・・・第２導電型
第１不純物領域 ４・・・第２導電型第２不純物拡散
領域 ５・・・第１導電型第１不純物拡散領域６・・
・第２導電型第３不純物拡散領域 ８・・・ゲート電
極 Ｔ８・・・エンハンストメント型電界効果トラン
ジスタ Ｔ４・・・デプレッション型電界効果トラン
ジスタ 第１図 代理人 弁理士 松 本 武 彦 第１ 図 第２図 第３ 図 第１ 図 （ｈ） 第４図 円Ｌ４づモネｌｉ′ｉｆＥ便）（自発 平成１年１月２ｊ日 特許庁長官 殿
ゝ・、′ｌΔ１、１Ｈ牛の耘 ［］ｆｆ１−０６ ３！Ｈ’ｆＭＲ２９９０９６号２、
発明の名称 絶縁ゲート型サイリスタの製造方法 ３、補正をする者 事件との関係 特許出願人 住 所 大阪府門真市大字門真１０４８番地
名 称（５８３）松下電工株式会社 代 表 者 代表取締役 三 好 俊 夫４、代理
人 ６、補正の対象 図面 ７、 ？ｉｌｉ正の内容 ■ 添付図面のうち、 訂正する。 第４図（ｄｌを別紙のとおり な し ６、補正の対象 別紙のとおり
の製造方法の一例によりサイリスタを作るときの様子を
順を追ってあられす概略断面図、第２図は、このサイリ
スタの等価回路図、第３図は従来のサイリスタをあられ
す概略断面図、第４図（ａｌ〜（ｄｌは従来のサイリス
タを作るときの様子を順を追ってあられす概略断面図で
ある。 ｌ・・・第１導電型半導体基板 ３・・・第２導電型
第１不純物領域 ４・・・第２導電型第２不純物拡散
領域 ５・・・第１導電型第１不純物拡散領域６・・
・第２導電型第３不純物拡散領域 ８・・・ゲート電
極 Ｔ８・・・エンハンストメント型電界効果トラン
ジスタ Ｔ４・・・デプレッション型電界効果トラン
ジスタ 第１図 代理人 弁理士 松 本 武 彦 第１ 図 第２図 第３ 図 第１ 図 （ｈ） 第４図 円Ｌ４づモネｌｉ′ｉｆＥ便）（自発 平成１年１月２ｊ日 特許庁長官 殿
ゝ・、′ｌΔ１、１Ｈ牛の耘 ［］ｆｆ１−０６ ３！Ｈ’ｆＭＲ２９９０９６号２、
発明の名称 絶縁ゲート型サイリスタの製造方法 ３、補正をする者 事件との関係 特許出願人 住 所 大阪府門真市大字門真１０４８番地
名 称（５８３）松下電工株式会社 代 表 者 代表取締役 三 好 俊 夫４、代理
人 ６、補正の対象 図面 ７、 ？ｉｌｉ正の内容 ■ 添付図面のうち、 訂正する。 第４図（ｄｌを別紙のとおり な し ６、補正の対象 別紙のとおり
Claims (1)
- １裏面側にアノード領域用第２導電型第１不純物領域を
備えた第１導電型半導体基板の表面側に、第２導電型第
２不純物拡散領域が形成されているとともに同第２不純
物拡散領域のうちに第１導電型第１不純物拡散領域が形
成されていて、さらに第１導電型第１不純物拡散領域の
うちに第２導電型第３不純物拡散領域が形成されており
、前記第２導電型第２不純物拡散領域および第１導電型
第１不純物拡散領域の上方にはゲート電極が絶縁層を介
して形成されていて、前記第２導電型第２不純物拡散領
域の表面部分をチャネル用領域とするエンハンストメン
ト型電界効果トランジスタと第１導電型第１不純物拡散
領域の表面部分をチャネル用領域とするデプレッション
型電界効果トランジスタが構成されており、オン・オフ
制御ができるようになっている絶縁ゲート型サイリスタ
の製造方法において、前記デプレッション型電界効果ト
ランジスタのチャネル用領域を形成するにあたり、表面
側の各不純物拡散領域が形成されているとともに少なく
とも第１導電型第１不純物拡散領域におけるチャネル用
領域表面を露出させた半導体基板を用いるようにし、同
露出部分に第２導電型不純物を供給するようにすること
を特徴とする絶縁ゲート型サイリスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29909688A JPH02144967A (ja) | 1988-11-25 | 1988-11-25 | 絶縁ゲート型サイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29909688A JPH02144967A (ja) | 1988-11-25 | 1988-11-25 | 絶縁ゲート型サイリスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02144967A true JPH02144967A (ja) | 1990-06-04 |
Family
ID=17868105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29909688A Pending JPH02144967A (ja) | 1988-11-25 | 1988-11-25 | 絶縁ゲート型サイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02144967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999056323A1 (fr) * | 1998-04-27 | 1999-11-04 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur et son procede de fabrication |
-
1988
- 1988-11-25 JP JP29909688A patent/JPH02144967A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999056323A1 (fr) * | 1998-04-27 | 1999-11-04 | Mitsubishi Denki Kabushiki Kaisha | Dispositif semi-conducteur et son procede de fabrication |
| US6472693B1 (en) | 1998-04-27 | 2002-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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