JPH02144967A - Manufacture of insulated-gate type thyristor - Google Patents
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- JPH02144967A JPH02144967A JP29909688A JP29909688A JPH02144967A JP H02144967 A JPH02144967 A JP H02144967A JP 29909688 A JP29909688 A JP 29909688A JP 29909688 A JP29909688 A JP 29909688A JP H02144967 A JPH02144967 A JP H02144967A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、オン・オフ制御が可能な絶縁ゲート型サイ
リスタの製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing an insulated gate thyristor that can be controlled on and off.
サイリスタは、例えば、電力制御用として用いられるが
、普通、オン（導通）制御だけが可能なのであるが、オ
フ（遮断）制御も可能なサイリスタもある。第３図は従
来のオン・オフ制御可能なサイリスタをあられす。Thyristors are used, for example, for power control, and normally only ON (conduction) control is possible, but some thyristors are also capable of OFF (blocking) control. Figure 3 shows a conventional thyristor that can be turned on and off.
このサイリスタは、裏面側にアノード領域用Ｐ型第１不
純物領域６２を備えたＮ型半導体基板６０の表面側に、
Ｐ型筒２不純物拡散領域６３が形成されているとともに
、この領域６３のうちにＮ型第１不純物拡散領域６４が
形成されていて、さらにＮ型第１不純物拡散領域６４の
うちにＰ型筒３不純物拡散領域６５が形成されている。This thyristor has a P-type first impurity region 62 for an anode region on the front side of an N-type semiconductor substrate 60, which has a P-type first impurity region 62 on the back side.
A P-type cylinder 2 impurity diffusion region 63 is formed, an N-type first impurity diffusion region 64 is formed in this region 63, and a P-type cylinder second impurity diffusion region 64 is formed in the N-type first impurity diffusion region 64. Three impurity diffusion regions 65 are formed.
そして、Ｐ型筒２不純物拡散領域６３およびＮ型第１不
純物拡散領域６４の上方にはゲート電極Ｇが絶縁層６６
を介して形成されており、Ｐ型筒２不純物拡散領域６３
の表面部分をチャネル用領域とするエンハンストメント
型電界効果トランジスタＴ。The gate electrode G is connected to the insulating layer 66 above the P-type cylinder 2 impurity diffusion region 63 and the N-type first impurity diffusion region 64.
P-type cylinder 2 impurity diffusion region 63
An enhancement type field effect transistor T whose surface portion is used as a channel region.
とＮ型第１不純物拡散領域６４の表面部分をチャネル用
領域とするデプレッション型電界効果トランジスタＴ４
が構成されている。サイリスタ機能部分はトランジスタ
Ｔ、、Ｔ、で等測的にあられされるから、その結果、全
体としては第２図に示す等価回路であられされることに
なる。なお、Ｋはカソード電極、Ａはアノード電極を示
す。and a depletion type field effect transistor T4 in which the surface portion of the N-type first impurity diffusion region 64 is used as a channel region.
is configured. Since the thyristor functional part is implemented isometrically by the transistors T, , T, the result is that the entire circuit is implemented by the equivalent circuit shown in FIG. Note that K indicates a cathode electrode and A indicates an anode electrode.
サイリスタのオフ時、トランジスタＴ４は導通状態であ
り、トランジスタＴ８は遮断状態である。ゲート電極Ｇ
にオン用信号が加わると、トランジスタＴ４が遮断状態
へ、トランジスタＴ、が導通状態へと反転動作し、これ
に伴いトランジスタＴ１、Ｔ２が導通するとともに、こ
の導通状態が自己保持されサイリスタがオンとなる。When the thyristor is off, transistor T4 is in a conductive state and transistor T8 is in a cut-off state. Gate electrode G
When an on signal is applied to the transistor T4, the transistor T4 is turned off and the transistor T is turned on.As a result, the transistors T1 and T2 are turned on, and this conduction state is maintained by itself, turning the thyristor on. Become.
サイリスタのオン時、オフ用信号が加わると、トランジ
スタＴ４が導通状態となり、トランジスタＴ、からトラ
ンジスタＴ２に供給される電流がバイパスされるため、
導通状態の自己保持が解除されてサイリスタがオフとな
る。When the thyristor is on, when an off signal is applied, the transistor T4 becomes conductive, and the current supplied from the transistor T to the transistor T2 is bypassed.
The self-holding of the conductive state is released and the thyristor is turned off.
しかしながら、上記サイリスタは、以下のようにして製
造されるため、デプレッション型電界効果トランジスタ
Ｔ４を作ることが困難であり、さらに、それを所定のし
きい値とすることが極めて困難である。However, since the above thyristor is manufactured as follows, it is difficult to make the depletion type field effect transistor T4, and furthermore, it is extremely difficult to set it to a predetermined threshold value.
上記サイリスタを製造する場合、まず、第４図（ａｌに
みるように、Ｐ型梁１不純物領域６２を裏面側に備えた
半導体基板６０の表面に絶縁層（ゲート酸化膜）６６お
よびゲート電極（正確にはゲート電極用金属層）６７を
形成する。ついで、第４図（ｂ）にみるように、酸化膜
および金属層の一部を選択的に除去して窓を明けた後、
Ｐ型不純物、ついでＮ型不純物を二重に熱拡散させてＰ
型筒２不純物拡散領域６３とＮ型第１不純物拡散領域６
４とを形成する。続いて、第４図ｆｃ）にみるように、
Ｐ型不純物を熱拡散させＰ型筒３不純物拡散領域６５を
形成し、最後に、第４図（ｄ）にみるように、カソード
電極にとアノード電極Ａを形成するようにする。なお、
第４図では、必要に応じて所定の個所を適宜に覆うため
に設けるレジスト層は省略している。When manufacturing the above thyristor, first, as shown in FIG. 4 (al), an insulating layer (gate oxide film) 66 and a gate electrode ( To be precise, a gate electrode metal layer) 67 is formed.Next, as shown in FIG. 4(b), after selectively removing a part of the oxide film and the metal layer to open a window,
P-type impurity and then N-type impurity are double thermally diffused to form P.
Mold cylinder 2 impurity diffusion region 63 and N-type first impurity diffusion region 6
4. Next, as shown in Figure 4 fc),
The P-type impurity is thermally diffused to form the P-type cylinder 3 impurity diffusion region 65, and finally, as shown in FIG. 4(d), the anode electrode A is formed on the cathode electrode. In addition,
In FIG. 4, a resist layer provided to appropriately cover predetermined locations as necessary is omitted.
デプレッション型トランジスタＴ４とするには、Ｎ型第
１不純物拡散領域６４における領域６３６５で挟まれた
部分の表面中をできるだけ薄くしてチャネル長を短くす
る必要があるが、前記表面中の狭いＮ型第１不純物拡散
領域６４を巾が所望の寸法に精度よくなるようにして形
成することは事実上できない。不純物の熱拡散距離を微
妙にコントロールすることが困難だからである。そのた
め、従来、デイプレッション型電界効果トランジスタが
作り難い、しきい値のバラツキが大きくて利用し難い、
あるいは、製造上の歩留まりが良くないためコストが高
い等の不都合が起こる。In order to form the depletion mode transistor T4, it is necessary to make the surface of the N-type first impurity diffusion region 64 between the regions 6365 as thin as possible to shorten the channel length. It is virtually impossible to form the first impurity diffusion region 64 so that the width has a desired width with high accuracy. This is because it is difficult to delicately control the thermal diffusion distance of impurities. For this reason, depletion type field effect transistors have traditionally been difficult to make and difficult to use due to large variations in threshold voltage.
Alternatively, problems such as high cost occur due to poor manufacturing yield.
この発明は、上記事情に鑑み、しきい値のバラツキが少
ないオフ用デプレッション型電界効果トランジスタを備
えた絶縁ゲート型サイリスタを歩留まりよ（製造するこ
とのできる方法を提供することを課題とする。In view of the above circumstances, it is an object of the present invention to provide a method for manufacturing an insulated gate thyristor including an OFF depletion field effect transistor with less variation in threshold value at a high yield.
前記課題を解決するため、この発明の絶縁ゲート型サイ
リスタの製造方法は、デプレッション型電界効果トラン
ジスタのチャネル用領域を形成するにあたり、表面側の
各不純物拡散領域が形成されているとともに少な（とも
第１導電型第１不純物拡散領域におけるチャネル用領域
表面を露出させた半導体基板を用いるようにし、同露出
部分に第２導電型不純物を供給するようにしている。In order to solve the above-mentioned problems, the method for manufacturing an insulated gate thyristor of the present invention includes forming each impurity diffusion region on the surface side and a small amount (also called A semiconductor substrate is used in which the surface of the channel region in the first impurity diffusion region of one conductivity type is exposed, and the second conductivity type impurity is supplied to the exposed portion.
この発明の絶縁ゲート型サイリスタ（以下、「サイリス
タ」という）の製造方法では、デプレッジョン型電界効
果トランジスタを、第１導電型第１不純物拡散領域の表
面部分の巾をコントロールすることにより作り込むので
はな（、表面部分に不純物を供給して不純物濃度をコン
トロールすることにより作り込んでいる。そのため、コ
ントロールが困難な不純物の熱拡散距離に依存すること
なく、ドーズ量のコントロールが容易なイオン注入等の
方法を利用して精度よくしきい値が調整されたデプレッ
ション型の電界効果トランジスタを形成することができ
るので、デプレッション化が容易となり、しきい値のバ
ラツキも少なく、しかも、歩留まりが向上するようにな
る。In the method for manufacturing an insulated gate thyristor (hereinafter referred to as "thyristor") of the present invention, a depletion field effect transistor is manufactured by controlling the width of the surface portion of the first impurity diffusion region of the first conductivity type. (This is created by supplying impurities to the surface part and controlling the impurity concentration. Therefore, ion implantation, etc., where the dose can be easily controlled without depending on the thermal diffusion distance of the impurity, which is difficult to control. By using this method, it is possible to form a depletion field effect transistor whose threshold value is precisely adjusted, which facilitates depletion, reduces variations in threshold value, and improves yield. become.
以下、この発明にかかるサイリスタの製造方法を、その
−例をあられす図面を参照しながら詳しく説明する。Hereinafter, examples of the method for manufacturing a thyristor according to the present invention will be explained in detail with reference to the accompanying drawings.
第１図（ａｌ〜（ｈ）は、この発明にかかるサイリスタ
の製造方法の一実施例によりサイリスタを得るときの様
子を順を追ってあられす。FIGS. 1A to 1H sequentially show how a thyristor is obtained by an embodiment of the thyristor manufacturing method according to the present invention.
まず、第１図（ａ）にみるように、裏面側にアノード領
域用Ｐ型（第２導電型）第１不純物領域３を備えたＮ型
（第１導電型）半導体基板１の表面側に窓３１ａのある
マスク３１を形成しておいて、窓３１ａから不純物を注
入・拡散することによりＰ型巣２不純物拡散領域４を形
成する。マスク３１は熱酸化膜の所定部分を選択的にエ
ツチングして窓を明ける等して形成したものである。First, as shown in FIG. 1(a), on the front side of an N type (first conductivity type) semiconductor substrate 1, which has a P type (second conductivity type) first impurity region 3 for an anode region on the back side. A mask 31 having a window 31a is formed and impurities are implanted and diffused through the window 31a to form the P-type cavity 2 impurity diffusion region 4. The mask 31 is formed by selectively etching a predetermined portion of a thermal oxide film to open a window.
不純物拡散領域４を形成した後、第１図（ｂ）にみるよ
うに、窓３２ａのあるマスク３２を形成しておいて、窓
３２ａから不純物を注入・拡散することにより、Ｎ型第
１不純物拡散領域用のＮ型領域５′を形成し、ついで、
第１図（Ｃ）にみるように、窓３３ａのあるマスク３３
に変え、再度、Ｎ型不純物を注入・拡散することにより
Ｎ型第１不純物拡散領域５を形成する。なお、マスク３
２．３３は、やはり、熱酸化膜の所定部分を選択的にエ
ツチングして窓を明ける等して形成したものである不純
物拡散領域５の形成の後、第１図（Ｃ）の拡散工程で用
いたマスクと同様のパターンのマスクを用いＰ型不純物
を拡散・注入することにより、第１図（ｄ）にみるよう
に、Ｐ型閉３不純物拡散領域６を形成する。After forming the impurity diffusion region 4, as shown in FIG. 1(b), a mask 32 with a window 32a is formed, and impurities are implanted and diffused through the window 32a to form an N-type first impurity. Forming an N-type region 5' for the diffusion region, and then
As shown in FIG. 1(C), a mask 33 with a window 33a
The N-type first impurity diffusion region 5 is formed by implanting and diffusing N-type impurities again. In addition, mask 3
In 2.33, after forming the impurity diffusion region 5, which is formed by selectively etching a predetermined portion of the thermal oxide film to open a window, the diffusion process shown in FIG. 1(C) is performed. By diffusing and implanting P-type impurities using a mask having a pattern similar to that used, a P-type closed triple impurity diffusion region 6 is formed as shown in FIG. 1(d).
このように各不純物拡散領域４〜６を形成した後、第１
図（ｅｌにみるように、半導体基板１表面の各不純物拡
散領域４〜６を選択的に露出させ、その後、カソード電
極コンタクト用部分をレジスト層（第１図（ｅｌのマス
ク３４の真中の部分）で覆うことによりマスク３４を形
成する。マスク３４ではレジスト層以外のところは酸化
膜である。そうすると、第１図（ｅ）に示す半導体基板
１では、Ｐ型巣２不純物拡散領域４とＮ型第１不純物拡
散領域５それぞれにおけるチャネル用領域、Ｐ型閉３不
純物拡散領域６と基板１におけるＮ領域２のそれぞれの
一部が露出した状態となる。After forming each impurity diffusion region 4 to 6 in this way, the first
As shown in FIG. ) to form a mask 34.The mask 34 is an oxide film except for the resist layer.Then, in the semiconductor substrate 1 shown in FIG. A channel region in each of the first type impurity diffusion regions 5, a portion of each of the P type closed third impurity diffusion region 6 and the N region 2 in the substrate 1 are exposed.
そして、露出した部分にボロン（Ｐ型不純物）を所定ド
ーズ量分だけ注入する。ボロンの注入により、Ｎ型第１
不純物拡散領域５の表面部分のＰ型不純物濃度が高まり
Ｐチャネルが形成され、デプレッション型電界効果トラ
ンジスタにおけるチャネル用領域が形成されたことにな
る。Then, a predetermined dose of boron (P-type impurity) is implanted into the exposed portion. By implanting boron, N-type first
The P-type impurity concentration in the surface portion of the impurity diffusion region 5 is increased, a P channel is formed, and a channel region in a depletion type field effect transistor is formed.
ボロンの注入後、第１図（ｆ）にみるように、絶縁層７
を介してポリシリコンゲート電極８を積層形成し、続い
て、第１図（ｇ）にみるように、ポリシリコンの不用部
分を除去した後、ＬＰＧＶＤ等により絶縁層（酸化膜）
９を積層形成してからカソード電極形成用窓ＩＯを明け
る。最後に、第１図ｆｈ）ゝにみるようにカソード電極
１１を不純物拡散領域５．６にコンタクトするようにし
て基板表面に形成するとともにアノード電極１２を基！
Ｆｊ、ｘ面に形成すると、サイリスタが完成する。After boron implantation, as shown in FIG. 1(f), the insulating layer 7
Then, as shown in FIG. 1(g), after removing unnecessary portions of the polysilicon, an insulating layer (oxide film) is formed by LPGVD or the like.
9 is laminated and then the cathode electrode forming window IO is opened. Finally, as shown in FIG. 1fh), a cathode electrode 11 is formed on the substrate surface so as to be in contact with the impurity diffusion region 5.6, and an anode electrode 12 is also formed on the substrate surface.
When Fj is formed on the x plane, the thyristor is completed.
完成したサイリスタでは、Ｎ型第１不純物拡散領域５と
Ｐ型巣２不純物拡散領域４の上方にはゲート電極８が絶
縁層７を介して形成されていて、その結果、Ｐチャネル
−デプレッション型電界効果トランジスタＴ４とＮチャ
ネルーエンハンストメント型電界効果トランジスタＴ３
が備わっていることとなるのである。In the completed thyristor, a gate electrode 8 is formed above the N-type first impurity diffusion region 5 and the P-type nest 2 impurity diffusion region 4 with an insulating layer 7 interposed therebetween.As a result, a P-channel depletion type electric field Effect transistor T4 and N-channel enhancement type field effect transistor T3
This means that it is equipped with.
このサイリスタも、第２図にみるような等価回路であら
れされる。This thyristor is also constructed using an equivalent circuit as shown in FIG.
サイリスタのオフ時、トランジスタＴ４は導通状態であ
り、トランジスタＴ、は遮断状態である。ゲート電極８
にオン用信号が加わると、トランジスタＴ４が遮断状態
へ、トランジスタＴ８が導通状態へと反転動作し、これ
に伴いトランジスタＴ、 、Ｔ、が導通ずるとともに、
この導通状態が自己保持されサイリスタがオンとなる。When the thyristor is off, transistor T4 is in a conductive state and transistor T is in a cut-off state. Gate electrode 8
When an on signal is applied to , the transistor T4 is inverted to the cut-off state and the transistor T8 is turned to the conductive state, and accordingly, the transistors T, , T, and the like become conductive.
This conductive state is self-maintained and the thyristor is turned on.
サイリスタのオン時、ゲート電極８にオフ用信号が加わ
ると、トランジスタＴ４が導通状態となり、トランジス
タＴ、からトランジスタＴ８に供給される電流がバイパ
スされ、導通状態の自己保持が解除されてサイリスタが
オフとなる。When the thyristor is on, when an off signal is applied to the gate electrode 8, the transistor T4 becomes conductive, the current supplied from the transistor T to the transistor T8 is bypassed, the self-retention of the conductive state is released, and the thyristor is turned off. becomes.
このサイリスタでは、しきい値の大きさによっては、１
極性（＋または−）側の信号だけでオン・オフ制御が可
能である。さらに、上記実施例は、オン用ゲート電極と
オフ用ゲート電極が隣接−体化した構造であり、素子小
型化に適する。In this thyristor, depending on the size of the threshold, 1
On/off control is possible using only the polarity (+ or -) side signal. Furthermore, the above embodiment has a structure in which the ON gate electrode and the OFF gate electrode are adjacent to each other, and is suitable for miniaturization of the device.
この発明は上記実施例に限らない。ボロン注入の際、少
なくともＮ型第１不純物拡散領域のチャネル用領域だけ
が露出していればよく、それ以外の部分は、例えば、レ
ジストで覆われていてもよい。This invention is not limited to the above embodiments. At the time of boron implantation, it is sufficient that at least only the channel region of the N-type first impurity diffusion region is exposed, and the other portions may be covered with, for example, resist.
サイリスタが実施例においてＮ型とＰ型が逆転した構成
であってもよい。In the embodiment, the thyristor may have a configuration in which the N-type and P-type are reversed.
以上に述べたように、この発明にかかるサイリスタの製
造方法では、デプレッション型電界効果トランジスタが
チャネル用領域の表面に不純物を供給することにより形
成されるため、しきい値のバラツキの少ないオフ用デプ
レッション型電界効果トランジスタを備えた絶縁ゲート
型サイリスタを歩留まりよく製造することができる。そ
のため、得られたサイリスタは、性能が安定しており、
安価である。As described above, in the method for manufacturing a thyristor according to the present invention, a depletion field effect transistor is formed by supplying impurities to the surface of a channel region, so that a depletion type field effect transistor is formed by supplying impurities to the surface of a channel region. An insulated gate thyristor including a type field effect transistor can be manufactured with high yield. Therefore, the obtained thyristor has stable performance and
It's cheap.
第１図＋ａ）〜（ｈ）は、この発明にかかるサイリスタ
の製造方法の一例によりサイリスタを作るときの様子を
順を追ってあられす概略断面図、第２図は、このサイリ
スタの等価回路図、第３図は従来のサイリスタをあられ
す概略断面図、第４図（ａｌ〜（ｄｌは従来のサイリス
タを作るときの様子を順を追ってあられす概略断面図で
ある。
ｌ・・・第１導電型半導体基板 ３・・・第２導電型
第１不純物領域 ４・・・第２導電型第２不純物拡散
領域 ５・・・第１導電型第１不純物拡散領域６・・
・第２導電型第３不純物拡散領域 ８・・・ゲート電
極 Ｔ８・・・エンハンストメント型電界効果トラン
ジスタ Ｔ４・・・デプレッション型電界効果トラン
ジスタ
第１図
代理人 弁理士 松 本 武 彦
第１
図
第２図
第３
図
第１
図
（ｈ）
第４図
円Ｌ４づモネｌｉ′ｉｆＥ便）（自発
平成１年１月２ｊ日
特許庁長官 殿
ゝ・、′ｌΔ１、１Ｈ牛の耘
［］ｆｆ１−０６ ３！Ｈ’ｆＭＲ２９９０９６号２、
発明の名称
絶縁ゲート型サイリスタの製造方法
３、補正をする者
事件との関係 特許出願人
住 所 大阪府門真市大字門真１０４８番地
名 称（５８３）松下電工株式会社
代 表 者 代表取締役 三 好 俊 夫４、代理
人
６、補正の対象
図面
７、 ？ｉｌｉ正の内容
■ 添付図面のうち、
訂正する。
第４図（ｄｌを別紙のとおり
な し
６、補正の対象
別紙のとおりFigures 1+a) to (h) are schematic cross-sectional views showing the steps of manufacturing a thyristor by an example of the thyristor manufacturing method according to the present invention, and Figure 2 is an equivalent circuit diagram of this thyristor. Fig. 3 is a schematic cross-sectional view of a conventional thyristor, and Fig. 4 (al to (dl) are schematic cross-sectional views showing the process of manufacturing a conventional thyristor in order. type semiconductor substrate 3... Second conductivity type first impurity region 4... Second conductivity type second impurity diffusion region 5... First conductivity type first impurity diffusion region 6...
・Second conductivity type third impurity diffusion region 8...Gate electrode T8...Enhancement type field effect transistor T4...Depression type field effect transistor Figure 1 Agent Patent attorney Takehiko Matsumoto Figure 1 Figure 2 Figure 3 Figure 1 Figure 1 (h) Figure 4 Circle L4 Moneli'ifE mail) (Sponsored by the Commissioner of the Japan Patent Office on January 2, 1999)
ゝ・,'lΔ1,1H Cow's 耘[]ff1-06 3! H'fMR299096 No. 2,
Name of the invention: Method for manufacturing insulated gate thyristors 3, relationship with the amended case Patent applicant address: 1048 Kadoma, Kadoma City, Osaka Name (583) Matsushita Electric Works Co., Ltd. Representative: Toshi Miyoshi, Representative Director Husband 4, agent 6, drawing subject to amendment 7, ? ili Correct Content ■ Correct the attached drawings. Figure 4 (dl as shown in the attached sheet 6, subject to correction as shown in the attached sheet)
Claims (1)
備えた第１導電型半導体基板の表面側に、第２導電型第
２不純物拡散領域が形成されているとともに同第２不純
物拡散領域のうちに第１導電型第１不純物拡散領域が形
成されていて、さらに第１導電型第１不純物拡散領域の
うちに第２導電型第３不純物拡散領域が形成されており
、前記第２導電型第２不純物拡散領域および第１導電型
第１不純物拡散領域の上方にはゲート電極が絶縁層を介
して形成されていて、前記第２導電型第２不純物拡散領
域の表面部分をチャネル用領域とするエンハンストメン
ト型電界効果トランジスタと第１導電型第１不純物拡散
領域の表面部分をチャネル用領域とするデプレッション
型電界効果トランジスタが構成されており、オン・オフ
制御ができるようになっている絶縁ゲート型サイリスタ
の製造方法において、前記デプレッション型電界効果ト
ランジスタのチャネル用領域を形成するにあたり、表面
側の各不純物拡散領域が形成されているとともに少なく
とも第１導電型第１不純物拡散領域におけるチャネル用
領域表面を露出させた半導体基板を用いるようにし、同
露出部分に第２導電型不純物を供給するようにすること
を特徴とする絶縁ゲート型サイリスタの製造方法。A second conductivity type second impurity diffusion region is formed on the front side of a first conductivity type semiconductor substrate having a second conductivity type first impurity region for an anode region on the first back side. A first impurity diffusion region of a first conductivity type is formed within the first conductivity type, and further a third impurity diffusion region of a second conductivity type is formed within the first conductivity type first impurity diffusion region; A gate electrode is formed above the second impurity diffusion region of the second conductivity type and the first impurity diffusion region of the first conductivity type through an insulating layer, and the surface portion of the second impurity diffusion region of the second conductivity type is used as a channel region. An enhancement type field effect transistor having a channel region and a depletion type field effect transistor having a surface portion of a first impurity diffusion region of a first conductivity type as a channel region are constructed. In the method for manufacturing a gate-type thyristor, when forming the channel region of the depletion field effect transistor, each impurity diffusion region on the front surface side is formed, and at least the channel region in the first impurity diffusion region of the first conductivity type is formed. 1. A method of manufacturing an insulated gate thyristor, characterized in that a semiconductor substrate with an exposed surface is used, and a second conductivity type impurity is supplied to the exposed portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29909688A JPH02144967A (en) | 1988-11-25 | 1988-11-25 | Manufacture of insulated-gate type thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29909688A JPH02144967A (en) | 1988-11-25 | 1988-11-25 | Manufacture of insulated-gate type thyristor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02144967A true JPH02144967A (en) | 1990-06-04 |
Family
ID=17868105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29909688A Pending JPH02144967A (en) | 1988-11-25 | 1988-11-25 | Manufacture of insulated-gate type thyristor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02144967A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999056323A1 (en) * | 1998-04-27 | 1999-11-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and process for manufacturing the same |
-
1988
- 1988-11-25 JP JP29909688A patent/JPH02144967A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999056323A1 (en) * | 1998-04-27 | 1999-11-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and process for manufacturing the same |
| US6472693B1 (en) | 1998-04-27 | 2002-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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