JPH10189773A - マスクｒｏｍの形成方法 - Google Patents
マスクｒｏｍの形成方法Info
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- JPH10189773A JPH10189773A JP9313234A JP31323497A JPH10189773A JP H10189773 A JPH10189773 A JP H10189773A JP 9313234 A JP9313234 A JP 9313234A JP 31323497 A JP31323497 A JP 31323497A JP H10189773 A JPH10189773 A JP H10189773A
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- 230000015572 biosynthetic process Effects 0.000 title description 2
- 239000012535 impurity Substances 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 150000002500 ions Chemical class 0.000 claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 10
- 230000000873 masking effect Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 25
- 238000005468 ion implantation Methods 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 3
- 230000004913 activation Effects 0.000 claims 1
- 238000002955 isolation Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 230000003213 activating effect Effects 0.000 abstract 1
- 239000012212 insulator Substances 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 abstract 1
- 238000002513 implantation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/387—Source region or drain region doping programmed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】 （修正有）
【課題】 コードイオン注入によるチャンネル領域の基
板の損傷を防止して、素子の電気的特性を向上させるこ
とができるマスクＲＯＭのコーディング方法を提供す
る。 【解決手段】 予め半導体基板内の深い位置に第１不純
物領域３３を形成してからトランジスタを形成させ、そ
のトランジスタのうちオフトランジスタとなる基板の部
分にマスクをしてオントランジスタとなる部分に不純物
を注入して、熱処理を施し、オントランジスタのソース
／ドレイン３６，３７を第１不純物領域３３に連結す
る。
板の損傷を防止して、素子の電気的特性を向上させるこ
とができるマスクＲＯＭのコーディング方法を提供す
る。 【解決手段】 予め半導体基板内の深い位置に第１不純
物領域３３を形成してからトランジスタを形成させ、そ
のトランジスタのうちオフトランジスタとなる基板の部
分にマスクをしてオントランジスタとなる部分に不純物
を注入して、熱処理を施し、オントランジスタのソース
／ドレイン３６，３７を第１不純物領域３３に連結す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
に係り、特にマスクＲＯＭの形成方法。
に係り、特にマスクＲＯＭの形成方法。
【０００２】
【従来の技術】以下、従来のマスクＲＯＭを形成する際
のコーディング方法を添付図面に基づき説明する。図１
は、従来のマスクＲＯＭのコーディング方法を示す工程
断面図である。図１（ａ）に示すように、第１導電型半
導体基板１にフィールド領域と活性領域を定めた後、フ
ィールド領域にフィールドイオンを注入し、互いに一定
の間隙をあけて複数のフィールド酸化膜２を形成する。
そして、フィールド酸化膜２を含む半導体基板１の全面
にデプリションイオン注入を実施する。このとき、使わ
れる不純物としては、ＮＭＯＳ空乏モードとするときは
チャンネルをＮ型にすべきであるので、Ｎ型不純物のＡ
ｓイオンを使用する。
のコーディング方法を添付図面に基づき説明する。図１
は、従来のマスクＲＯＭのコーディング方法を示す工程
断面図である。図１（ａ）に示すように、第１導電型半
導体基板１にフィールド領域と活性領域を定めた後、フ
ィールド領域にフィールドイオンを注入し、互いに一定
の間隙をあけて複数のフィールド酸化膜２を形成する。
そして、フィールド酸化膜２を含む半導体基板１の全面
にデプリションイオン注入を実施する。このとき、使わ
れる不純物としては、ＮＭＯＳ空乏モードとするときは
チャンネルをＮ型にすべきであるので、Ｎ型不純物のＡ
ｓイオンを使用する。
【０００３】次いで、図１（ｂ）に示すように、フィー
ルド酸化膜２を含む半導体基板１の全面に多結晶シリコ
ン層を形成した後、フォトエッチング工程でパターニン
グして半導体基板１の活性領域にゲート電極３を形成す
る。その後、ゲート電極３を含む半導体基板１の全面に
酸化膜を堆積した後にエッチバックしてゲート電極３の
両側面にゲート側壁４を形成する。次いで、ゲート電極
３及び側壁４をマスクに用いたソース／ドレインのイオ
ン注入工程を介して半導体基板１のゲート電極３の両側
にソース／ドレイン不純物領域５、６を形成する。次い
で、ユーザの要求に応じてコードイオン注入を実施す
る。そのために、図１（ｃ）に示すように、オフトラン
ジスタを作るのに必要なゲート電極３以外の領域をマス
キングする。即ち、ゲート電極３を形成させた半導体基
板１の全面にフォトレジスト７を塗布した後、オフトラ
ンジスタの形成のために必要なゲート電極３だけが露出
されるようにパターニングする。そして、そのパターニ
ングされたフォトレジスト７をマスクに用いてゲート電
極３を通してコードイオンを注入する。
ルド酸化膜２を含む半導体基板１の全面に多結晶シリコ
ン層を形成した後、フォトエッチング工程でパターニン
グして半導体基板１の活性領域にゲート電極３を形成す
る。その後、ゲート電極３を含む半導体基板１の全面に
酸化膜を堆積した後にエッチバックしてゲート電極３の
両側面にゲート側壁４を形成する。次いで、ゲート電極
３及び側壁４をマスクに用いたソース／ドレインのイオ
ン注入工程を介して半導体基板１のゲート電極３の両側
にソース／ドレイン不純物領域５、６を形成する。次い
で、ユーザの要求に応じてコードイオン注入を実施す
る。そのために、図１（ｃ）に示すように、オフトラン
ジスタを作るのに必要なゲート電極３以外の領域をマス
キングする。即ち、ゲート電極３を形成させた半導体基
板１の全面にフォトレジスト７を塗布した後、オフトラ
ンジスタの形成のために必要なゲート電極３だけが露出
されるようにパターニングする。そして、そのパターニ
ングされたフォトレジスト７をマスクに用いてゲート電
極３を通してコードイオンを注入する。
【０００４】従って、図１（ｄ）に示すように、フォト
レジスト７を除去すると、オントランジスタとコードイ
オンの注入により形成されたオフトランジスタができあ
がるので、データ・コーディングが完了される。
レジスト７を除去すると、オントランジスタとコードイ
オンの注入により形成されたオフトランジスタができあ
がるので、データ・コーディングが完了される。
【０００５】図２（ａ）は、従来の技術によるデプリシ
ョン形トランジスタの動作特性を示すグラフであり、図
２（ｂ）は、従来の技術によるエンハンスメント形トラ
ンジスタの動作特性を示すグラフである。図２（ａ）な
いし図２（ｂ）に示すように、デプリション形トランジ
スタはゲート電極に電圧を印加しなくてもオン状態とな
り、エンハンスメント形トランジスタはゲート電極に臨
界電圧、すなわちしきい値電圧を印加しなければオンと
ならないことを示す。従来のコードイオン注入によるコ
ーディングはデプリション形トランジスタを用いてい
る。
ョン形トランジスタの動作特性を示すグラフであり、図
２（ｂ）は、従来の技術によるエンハンスメント形トラ
ンジスタの動作特性を示すグラフである。図２（ａ）な
いし図２（ｂ）に示すように、デプリション形トランジ
スタはゲート電極に電圧を印加しなくてもオン状態とな
り、エンハンスメント形トランジスタはゲート電極に臨
界電圧、すなわちしきい値電圧を印加しなければオンと
ならないことを示す。従来のコードイオン注入によるコ
ーディングはデプリション形トランジスタを用いてい
る。
【０００６】
【発明が解決しようとする課題】しかし、このような従
来のマスクＲＯＭのコーディング方法は、次のような問
題点があった。コードイオン注入をチャンネル領域に施
すため、チャンネル領域の基板が損傷を受けるようにな
る。この損傷は、チャンネル領域を介して流れる電流側
から見ると、抵抗成分として作用して、結果的に電流の
流れを妨げる。本発明は、上記の問題点を解決するため
のもので、コードイオン注入によるチャンネル領域の基
板の損傷を防止して、素子の電気的特性を向上させるこ
とができるマスクＲＯＭのコーディング方法を提供する
ことが目的である。
来のマスクＲＯＭのコーディング方法は、次のような問
題点があった。コードイオン注入をチャンネル領域に施
すため、チャンネル領域の基板が損傷を受けるようにな
る。この損傷は、チャンネル領域を介して流れる電流側
から見ると、抵抗成分として作用して、結果的に電流の
流れを妨げる。本発明は、上記の問題点を解決するため
のもので、コードイオン注入によるチャンネル領域の基
板の損傷を防止して、素子の電気的特性を向上させるこ
とができるマスクＲＯＭのコーディング方法を提供する
ことが目的である。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のマスクＲＯＭの形成方法は、予め半導体基
板内の深い位置に第１不純物領域を形成してからトラン
ジスタを形成させ、そのトランジスタのうちオフトラン
ジスタとなる基板の部分にマスクをしてオントランジス
タとなる部分に不純物を注入して、熱処理を施し、オン
トランジスタのソース／ドレインを第１不純物領域に連
結することを特徴とするものである。
めの本発明のマスクＲＯＭの形成方法は、予め半導体基
板内の深い位置に第１不純物領域を形成してからトラン
ジスタを形成させ、そのトランジスタのうちオフトラン
ジスタとなる基板の部分にマスクをしてオントランジス
タとなる部分に不純物を注入して、熱処理を施し、オン
トランジスタのソース／ドレインを第１不純物領域に連
結することを特徴とするものである。
【０００８】
【発明の実施の形態】以下、本発明実施形態のマスクＲ
ＯＭのコーディング方法を添付図面に基づき説明する。
図３は、本実施形態のマスクＲＯＭのコーディング方法
を示す工程断面図である。まず、図３（ａ）に示すよう
に、半導体基板３１にフィールド領域と活性領域を定め
る。そして、半導体基板３１のフィールド領域に複数個
のフィールド酸化膜３２を形成した後、これを含む半導
体基板３１の全面にイオン注入して半導体基板３１の一
定の深さに第１不純物領域３３を形成する。この第１不
純物領域の不純物イオンは高濃度を有し、高い注入エネ
ルギーによりチャンネル領域より深く注入される。本実
施形態においては、半導体基板はＰ導電型であり、第１
不純物領域の不純物はＮ導電型のＡｓである。
ＯＭのコーディング方法を添付図面に基づき説明する。
図３は、本実施形態のマスクＲＯＭのコーディング方法
を示す工程断面図である。まず、図３（ａ）に示すよう
に、半導体基板３１にフィールド領域と活性領域を定め
る。そして、半導体基板３１のフィールド領域に複数個
のフィールド酸化膜３２を形成した後、これを含む半導
体基板３１の全面にイオン注入して半導体基板３１の一
定の深さに第１不純物領域３３を形成する。この第１不
純物領域の不純物イオンは高濃度を有し、高い注入エネ
ルギーによりチャンネル領域より深く注入される。本実
施形態においては、半導体基板はＰ導電型であり、第１
不純物領域の不純物はＮ導電型のＡｓである。
【０００９】次いで、図３（ｂ）に示すように、フィー
ルド酸化膜３２を含む半導体基板３１の全面に多結晶シ
リコン層を形成した後、これを選択的に除去して半導体
基板３１の活性領域に複数個のゲート電極３４を形成す
る。次いで、ゲート電極３４を含む半導体基板３１の全
面に絶縁膜を堆積した後にエッチバックしてゲート電極
３４の両側面にゲート側壁３５を形成する。そのゲート
電極３４及びゲート側壁３５をマスクに用いてソース／
ドレイン用不純物イオン注入を実施した後に拡散させて
ゲート電極３４の両側にソース／ドレイン不純物領域３
６、３７を形成する。このソース／ドレイン不純物領域
３６、３７は第１不純物領域３３より深くない位置に形
成する。
ルド酸化膜３２を含む半導体基板３１の全面に多結晶シ
リコン層を形成した後、これを選択的に除去して半導体
基板３１の活性領域に複数個のゲート電極３４を形成す
る。次いで、ゲート電極３４を含む半導体基板３１の全
面に絶縁膜を堆積した後にエッチバックしてゲート電極
３４の両側面にゲート側壁３５を形成する。そのゲート
電極３４及びゲート側壁３５をマスクに用いてソース／
ドレイン用不純物イオン注入を実施した後に拡散させて
ゲート電極３４の両側にソース／ドレイン不純物領域３
６、３７を形成する。このソース／ドレイン不純物領域
３６、３７は第１不純物領域３３より深くない位置に形
成する。
【００１０】次いで、図３（ｃ）に示すように、コード
イオン注入を実施するために、オフトランジスタになる
領域の半導体基板３１をマスキングする。即ち、前記ゲ
ート電極３４を含む半導体基板３１の全面にフォトレジ
スト３８を塗布した後、オフトランジスタとなる領域の
フォトレジスト３８を残し、他の部分のフォトレジスト
は露光及び現像工程を介して除去する。
イオン注入を実施するために、オフトランジスタになる
領域の半導体基板３１をマスキングする。即ち、前記ゲ
ート電極３４を含む半導体基板３１の全面にフォトレジ
スト３８を塗布した後、オフトランジスタとなる領域の
フォトレジスト３８を残し、他の部分のフォトレジスト
は露光及び現像工程を介して除去する。
【００１１】そして、図３（ｄ）に示すように、フォト
レジスト３８をマスクに用いてコードイオン注入を実施
する。ここで、上記のコードイオン注入時、ソース／ド
レイン不純物領域３６、３７より若干深くイオン注入を
行う。次いで、熱処理を介して活性化させると、ソース
／ドレイン不純物領域３６、３７の形成の前にイオン注
入された第１不純物領域３３とソース／ドレイン不純物
領域３６、３７とが連結される。すなわち、ソース不純
物領域３６とドレイン不純物領域３７とは第１不純物領
域３３により電気的に連結され、第１不純物領域３３に
よりチャンネルが形成される。
レジスト３８をマスクに用いてコードイオン注入を実施
する。ここで、上記のコードイオン注入時、ソース／ド
レイン不純物領域３６、３７より若干深くイオン注入を
行う。次いで、熱処理を介して活性化させると、ソース
／ドレイン不純物領域３６、３７の形成の前にイオン注
入された第１不純物領域３３とソース／ドレイン不純物
領域３６、３７とが連結される。すなわち、ソース不純
物領域３６とドレイン不純物領域３７とは第１不純物領
域３３により電気的に連結され、第１不純物領域３３に
よりチャンネルが形成される。
【００１２】
【発明の効果】上述したように、本発明のマスクＲＯＭ
のコーディング方法は、オフトランジスタには従来のよ
うにチャネル領域にコード用イオン注入を行わないの
で、オフトランジスタのチャンネル抵抗が増加せず、低
抵抗とすることができ、電流を増加させることにより、
素子のスピード特性を向上させることができる。また、
本発明方法は、コードイオン注入用マスクのマスクを使
用せずに、オントランジスタのゲート電極を用いたセル
フアラインイオン注入を利用するため、容易にコードイ
オン注入を実施することができる。
のコーディング方法は、オフトランジスタには従来のよ
うにチャネル領域にコード用イオン注入を行わないの
で、オフトランジスタのチャンネル抵抗が増加せず、低
抵抗とすることができ、電流を増加させることにより、
素子のスピード特性を向上させることができる。また、
本発明方法は、コードイオン注入用マスクのマスクを使
用せずに、オントランジスタのゲート電極を用いたセル
フアラインイオン注入を利用するため、容易にコードイ
オン注入を実施することができる。
【図１】 従来のマスクＲＯＭのコーディング方法を示
す工程断面図。
す工程断面図。
【図２】 （ａ）は一般的なデプリション形トランジス
タの動作特性を示すグラフ、（ｂ）は一般的なエンハン
スメント形トランジスタの動作特性を示すグラフ。
タの動作特性を示すグラフ、（ｂ）は一般的なエンハン
スメント形トランジスタの動作特性を示すグラフ。
【図３】 本実施形態のマスクＲＯＭのコーディング方
法を示す工程断面図。
法を示す工程断面図。
３１ 半導体基板 ３２ フィールド酸化膜 ３３ 第１不純物領域 ３４ ゲート電極 ３５ ゲート側壁 ３６、３７ ソース／ドレイン不純物領域 ３８ フォトレジスト
Claims (4)
- 【請求項１】 半導体基板にオントランジスタとオフト
ランジスタとから成るマスクＲＯＭを形成させる方法に
おいて、 半導体基板内に不純物を注入して第１不純物領域を形成
する工程と、 前記半導体基板上に複数個のトランジスタのゲート電極
を形成し、前記ゲート電極の両側面に側壁を形成する工
程と、 前記ゲート電極の両側の半導体基板に前記第１不純物領
域より浅い位置にソース／ドレイン不純物領域を形成し
て複数個のトランジスタを形成する工程と、 前記複数個のトランジスタのうち、オフトランジスタと
なる部分をマスクしてオントランジスタとなる部分にコ
ードイオン注入を実施する工程と、 熱処理による活性化工程を介して前記オントランジスタ
のソース不純物領域とドレイン不純物領域を前記第１不
純物領域とそれぞれ連結させる工程と、を備えることを
特徴とするマスクＲＯＭの形成方法。 - 【請求項２】 前記コードイオンは、前記ソース／ドレ
イン不純物領域より深く注入することを特徴とする請求
項１に記載のマスクＲＯＭの形成方法。 - 【請求項３】 前記第１不純物領域は、ソース／ドレイ
ン不純物領域より深く形成することを特徴とする請求項
１に記載のマスクＲＯＭの形成方法。 - 【請求項４】 前記半導体基板上にフォトレジストを利
用してフィールド領域と活性領域とを区画する工程と、 前記フィールド領域に素子隔離膜を形成する工程と、を
更に備えることを特徴とする請求項１に記載のマスクＲ
ＯＭの形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR72194/1996 | 1996-12-26 | ||
| KR1019960072194A KR100215891B1 (ko) | 1996-12-26 | 1996-12-26 | 마스크 롬 코딩방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189773A true JPH10189773A (ja) | 1998-07-21 |
Family
ID=19490993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9313234A Pending JPH10189773A (ja) | 1996-12-26 | 1997-11-14 | マスクｒｏｍの形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5891781A (ja) |
| JP (1) | JPH10189773A (ja) |
| KR (1) | KR100215891B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6004848A (en) * | 1997-09-09 | 1999-12-21 | Macronix International Co., Ltd. | Method of forming a multi-level memory array with channel bias algorithm |
| JP2003308714A (ja) * | 2002-04-17 | 2003-10-31 | Fuji Photo Film Co Ltd | 導光フィルム |
| KR100546360B1 (ko) | 2003-08-06 | 2006-01-26 | 삼성전자주식회사 | Ｎｏｒ형 마스크 ｒｏｍ 소자 및 이를 포함하는 반도체소자의 제조 방법 |
| KR100760911B1 (ko) * | 2005-12-29 | 2007-09-21 | 동부일렉트로닉스 주식회사 | 마스크롬의 제조방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196910A (en) * | 1987-04-24 | 1993-03-23 | Hitachi, Ltd. | Semiconductor memory device with recessed array region |
| US5156989A (en) * | 1988-11-08 | 1992-10-20 | Siliconix, Incorporated | Complementary, isolated DMOS IC technology |
| JP2899122B2 (ja) * | 1991-03-18 | 1999-06-02 | キヤノン株式会社 | 絶縁ゲートトランジスタ及び半導体集積回路 |
| US5242841A (en) * | 1992-03-25 | 1993-09-07 | Texas Instruments Incorporated | Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate |
| US5411908A (en) * | 1992-05-28 | 1995-05-02 | Texas Instruments Incorporated | Flash EEPROM array with P-tank insulated from substrate by deep N-tank |
| JP3541958B2 (ja) * | 1993-12-16 | 2004-07-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH07312423A (ja) * | 1994-05-17 | 1995-11-28 | Hitachi Ltd | Ｍｉｓ型半導体装置 |
-
1996
- 1996-12-26 KR KR1019960072194A patent/KR100215891B1/ko not_active IP Right Cessation
-
1997
- 1997-09-05 US US08/924,318 patent/US5891781A/en not_active Expired - Fee Related
- 1997-11-14 JP JP9313234A patent/JPH10189773A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980053138A (ko) | 1998-09-25 |
| US5891781A (en) | 1999-04-06 |
| KR100215891B1 (ko) | 1999-08-16 |
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