JPH02143463A - 薄膜トランジスター - Google Patents
薄膜トランジスターInfo
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- JPH02143463A JPH02143463A JP63297098A JP29709888A JPH02143463A JP H02143463 A JPH02143463 A JP H02143463A JP 63297098 A JP63297098 A JP 63297098A JP 29709888 A JP29709888 A JP 29709888A JP H02143463 A JPH02143463 A JP H02143463A
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- 239000010409 thin film Substances 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 23
- 238000000151 deposition Methods 0.000 claims description 11
- 239000010410 layer Substances 0.000 abstract description 45
- 238000005530 etching Methods 0.000 abstract description 17
- 238000000034 method Methods 0.000 abstract description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 239000011229 interlayer Substances 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 5
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 239000011521 glass Substances 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052682 stishovite Inorganic materials 0.000 abstract 3
- 229910052905 tridymite Inorganic materials 0.000 abstract 3
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 40
- 238000000206 photolithography Methods 0.000 description 13
- 239000002184 metal Substances 0.000 description 8
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000008719 thickening Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は等倍光センサー、アクティブマトリックス型液
晶表示装置（ＬＣＤ）等の駆動回路として有用な薄膜ト
ランジスター（ＴＰＴ）に関する。
晶表示装置（ＬＣＤ）等の駆動回路として有用な薄膜ト
ランジスター（ＴＰＴ）に関する。
等倍光センサー、ＬＣＤ等の駆動用として使用されるＴ
ＰＴは一般に第１図（図中１は絶縁基板、２はソース領
域２ａ、ドレイン領域２ｂ及びチャンネル領域２ｃに区
分けされたＳｉ半導体活性層、３はゲート絶縁層、４は
ゲート電極、５は層間絶縁膜、６は金属電極配線）に示
すような構造を有している。このようなＴＰＴにおいて
は活性層（但しチャンネル領域）が薄いほど（通常５０
０Å以下）ＴＰＴ特性は向上する。即ちＯＮ電流の増大
、ＯＦＦ電流の低減（又は０Ｎ１０ＦＦ電流比の増大）
、しきい値電圧の低下（Ｏｖに近づく）等の利点がある
。しかし活性層を薄くすると、１）ソース、ドレイン各
領域のシート抵抗の増大、２）金属電極配線とソース、
ドレイン各領域間のコンタクト抵抗の急激な増大、３）
コンタクトホールの形成が困難（コンタクトホールはエ
ツチングにより形成されるが、この時、下層のソース、
ドレイン両領域も若干オーバーエツチングされてシート
抵抗が更に増大する。前記両領域はもともと薄いので、
若干のオーバーエツチングでも消滅することがある。）
等の問題が生じる。
ＰＴは一般に第１図（図中１は絶縁基板、２はソース領
域２ａ、ドレイン領域２ｂ及びチャンネル領域２ｃに区
分けされたＳｉ半導体活性層、３はゲート絶縁層、４は
ゲート電極、５は層間絶縁膜、６は金属電極配線）に示
すような構造を有している。このようなＴＰＴにおいて
は活性層（但しチャンネル領域）が薄いほど（通常５０
０Å以下）ＴＰＴ特性は向上する。即ちＯＮ電流の増大
、ＯＦＦ電流の低減（又は０Ｎ１０ＦＦ電流比の増大）
、しきい値電圧の低下（Ｏｖに近づく）等の利点がある
。しかし活性層を薄くすると、１）ソース、ドレイン各
領域のシート抵抗の増大、２）金属電極配線とソース、
ドレイン各領域間のコンタクト抵抗の急激な増大、３）
コンタクトホールの形成が困難（コンタクトホールはエ
ツチングにより形成されるが、この時、下層のソース、
ドレイン両領域も若干オーバーエツチングされてシート
抵抗が更に増大する。前記両領域はもともと薄いので、
若干のオーバーエツチングでも消滅することがある。）
等の問題が生じる。
そこで近年、こうした問題を解決するために、窒化シリ
コン膜をマスクに用いてチャンネル領域を選択的に熱酸
化することによりソース、ドレイン両領域の厚さをチャ
ンネル領域よりも厚くする方法が提案されている。
コン膜をマスクに用いてチャンネル領域を選択的に熱酸
化することによりソース、ドレイン両領域の厚さをチャ
ンネル領域よりも厚くする方法が提案されている。
（例えば、特開昭６ｌ−４８９７６）。しかしこの方法
は窒化シリコン膜の堆積後、フォトリソグラフィーエツ
チングによるパターニング工程を必要とする。１０’〜
１０ｓ個のＴＰＴから構成されるデバイスを作製する場
合、フォトリソグラフィーエツチング工程を増やすこと
は製品の歩留りを確実に低下させる。
は窒化シリコン膜の堆積後、フォトリソグラフィーエツ
チングによるパターニング工程を必要とする。１０’〜
１０ｓ個のＴＰＴから構成されるデバイスを作製する場
合、フォトリソグラフィーエツチング工程を増やすこと
は製品の歩留りを確実に低下させる。
本発明の目的はフォトリソグラフィーエツチング工程を
伴なわない比較的簡便なプロセスでソース、ドレイン両
領域の厚さをチャンネル領域よりも厚くすることにより
、活性層の薄膜化によるＯＮ電流の増大、 ＯＦＦ電流
の低減、しきい値電圧の低下等を達成すると共に、ソー
ス、ドレイン各領域のシート抵抗及び金属電極配線との
コンタクト抵抗を低下せしめ、且つコンタクトホールの
形成を容易にしたＴＰＴを提供することである。
伴なわない比較的簡便なプロセスでソース、ドレイン両
領域の厚さをチャンネル領域よりも厚くすることにより
、活性層の薄膜化によるＯＮ電流の増大、 ＯＦＦ電流
の低減、しきい値電圧の低下等を達成すると共に、ソー
ス、ドレイン各領域のシート抵抗及び金属電極配線との
コンタクト抵抗を低下せしめ、且つコンタクトホールの
形成を容易にしたＴＰＴを提供することである。
本発明のＴＰＴは第２図に示すように、基本的には絶縁
基板１上にソース領域、ドレイン領域及びチャンネル領
域に区分けされたＳｉ半導体活性層を有する薄膜トラン
ジスターにおいて、チャンネル領域２Ｃ上にＳｉｎ２層
７を設けてソース、ドレイン両領域２ａ 、 ２ｂ上に
選択的にＳｉ半導体を堆積させることにより、前記面領
域２ａ 、 ２ｂの厚さをチャンネル領域２Ｃよりも厚
くしたことを特徴とするものである。なお本発明で云う
Ｓｉ半導体とはｐｏｌｙ−８ｉ又は単結晶Ｓｉのことで
ある６ 本発明においてソース及び１−レイン両領域に選択的に
Ｓｉ半導体を堆積させるには原理的にはチャンネル領域
上にＳｉＯ□層を形成した後、減圧又は常圧ＣＶＤ法を
適用すればよい。これを第３図で説明すると、まず絶縁
基板１上に予め形成したＳｉ半導体膜２′を熱酸化して
ＳｉＯ□膜を形成し、ついでフォトリソグラフィーエツ
チングによりバターニングを行なってチャンネル領域相
当部分上にＳｉＯ□膜７を形成する（第３図（ａ））。
基板１上にソース領域、ドレイン領域及びチャンネル領
域に区分けされたＳｉ半導体活性層を有する薄膜トラン
ジスターにおいて、チャンネル領域２Ｃ上にＳｉｎ２層
７を設けてソース、ドレイン両領域２ａ 、 ２ｂ上に
選択的にＳｉ半導体を堆積させることにより、前記面領
域２ａ 、 ２ｂの厚さをチャンネル領域２Ｃよりも厚
くしたことを特徴とするものである。なお本発明で云う
Ｓｉ半導体とはｐｏｌｙ−８ｉ又は単結晶Ｓｉのことで
ある６ 本発明においてソース及び１−レイン両領域に選択的に
Ｓｉ半導体を堆積させるには原理的にはチャンネル領域
上にＳｉＯ□層を形成した後、減圧又は常圧ＣＶＤ法を
適用すればよい。これを第３図で説明すると、まず絶縁
基板１上に予め形成したＳｉ半導体膜２′を熱酸化して
ＳｉＯ□膜を形成し、ついでフォトリソグラフィーエツ
チングによりバターニングを行なってチャンネル領域相
当部分上にＳｉＯ□膜７を形成する（第３図（ａ））。
次にこの基板上に減圧又は常圧ＣｖＤ条件下（例えば減
圧ＣｖＤの場合は圧力０．１〜０．４Ｔｏｒｒ、温度８
００〜１１００℃）に原料ガスとしてＳｉＯ２ＣＱ ２
又はＳｉＨ４を流すと、Ｓｉ半導体膜２′の露出部分に
Ｓｉ半導体が選択的に堆積する（ＳｉＯ□膜７上には堆
積しない）（第３図（ｂ））。
圧ＣｖＤの場合は圧力０．１〜０．４Ｔｏｒｒ、温度８
００〜１１００℃）に原料ガスとしてＳｉＯ２ＣＱ ２
又はＳｉＨ４を流すと、Ｓｉ半導体膜２′の露出部分に
Ｓｉ半導体が選択的に堆積する（ＳｉＯ□膜７上には堆
積しない）（第３図（ｂ））。
この方法はＳｉＯ□層の形成にフォトリソグラフィーエ
ツチング工程を用いているが、実際には後述するように
ゲート電極及びゲート絶縁層と共に完全なセルファライ
ン技術で形成されるので、新たなフォトリソグラフィー
エツチング工程は不要である。なお活性層のＳｉ半導体
をｐｏｌｉ −Ｓｉにするか或いは単結晶Ｓｉにするか
は一般には基板表面の清浄条件によって決定できる。例
えば基板表面（研磨したもの）を空気中で洗浄すればｐ
ｏｌｉ−３ｉｌが得られ。
ツチング工程を用いているが、実際には後述するように
ゲート電極及びゲート絶縁層と共に完全なセルファライ
ン技術で形成されるので、新たなフォトリソグラフィー
エツチング工程は不要である。なお活性層のＳｉ半導体
をｐｏｌｉ −Ｓｉにするか或いは単結晶Ｓｉにするか
は一般には基板表面の清浄条件によって決定できる。例
えば基板表面（研磨したもの）を空気中で洗浄すればｐ
ｏｌｉ−３ｉｌが得られ。
また真空中で洗浄すれば単結晶Ｓｉ層が得られる。また
いったんｐｏｌｉ−５ｉ薄層を形成した後、レーザー光
等で熱処理して単結晶Ｓｉの核を作り、その上にＣＶＤ
法で単結晶Ｓｉを成長させ。
いったんｐｏｌｉ−５ｉ薄層を形成した後、レーザー光
等で熱処理して単結晶Ｓｉの核を作り、その上にＣＶＤ
法で単結晶Ｓｉを成長させ。
厚膜化することも可能である。
次に第２図のような本発明のＴＰＴの製造法を第４図に
従って説明する。
従って説明する。
まず石英ガラス板のような絶縁基板１上にＳｉ半導体を
ＣＶＤ法により堆積せしめてＳｉ半導体膜を形成した後
、フォトリソグラフィーエツチングによりＳｉ半導体層
２′を形成する（第４図（ａ））。
ＣＶＤ法により堆積せしめてＳｉ半導体膜を形成した後
、フォトリソグラフィーエツチングによりＳｉ半導体層
２′を形成する（第４図（ａ））。
次にこのＳｉ半導体層２′表面を熱酸化してＳｉＯ□層
３′を形成する（第４図（ｂ））。
３′を形成する（第４図（ｂ））。
更にρｏｌｉ−５ｉをＣＶＤ法により基板表面に堆積せ
しめてｐｏｌｉ−５ｉ膜４′を形成し、引続きこのｐｏ
ｌｉ−５ｉ膜４′表面を熱酸化してＳｉｎ、膜７′を形
成する（第４図（Ｃ））。
しめてｐｏｌｉ−５ｉ膜４′を形成し、引続きこのｐｏ
ｌｉ−５ｉ膜４′表面を熱酸化してＳｉｎ、膜７′を形
成する（第４図（Ｃ））。
次にＳｉｎ、膜７′、ｐｏｌｉ−５ｉ膜４′及びＳｉｎ
、層３′を所定のチャンネル長及びチャンネル巾でフォ
トリソグラフィーエツチングによりパターニングして夫
々ＳｉＯ□層７、ゲート電極４及びゲート絶縁Ｍ３を形
成する（第４図（ｄ））。
、層３′を所定のチャンネル長及びチャンネル巾でフォ
トリソグラフィーエツチングによりパターニングして夫
々ＳｉＯ□層７、ゲート電極４及びゲート絶縁Ｍ３を形
成する（第４図（ｄ））。
次にＳＬ半導体層２′の露出部分にＳｉ半導体をＣＶＤ
法により選択的に堆積せしめてＳｉ半導体堆積層２＃を
形成することにより、Ｓｉ半導体活性層２を得る（第４
図（ｅ））。
法により選択的に堆積せしめてＳｉ半導体堆積層２＃を
形成することにより、Ｓｉ半導体活性層２を得る（第４
図（ｅ））。
次に不純物拡散により、ＮチャンネルＴＦＴ作製の場合
はＰ又はＡｓを、またＰチャンネルＴＰＴ作製の場合は
Ｂを活性層２の露出部分内に導入することにより、セル
ファ−ライン技術でソース領域２ａ及びドレイン領域２
ｂを形成する（第４図（ｆ））。
はＰ又はＡｓを、またＰチャンネルＴＰＴ作製の場合は
Ｂを活性層２の露出部分内に導入することにより、セル
ファ−ライン技術でソース領域２ａ及びドレイン領域２
ｂを形成する（第４図（ｆ））。
更にＳｉＯ□、 ＰＳＧ （燐ガラス）等の絶縁材料を
ＣＶＤ法等により基板表面に堆積せしめて層間絶縁膜５
を形成する（第４図（ｇ））。
ＣＶＤ法等により基板表面に堆積せしめて層間絶縁膜５
を形成する（第４図（ｇ））。
最後に常法により層間絶縁膜５にコンタクトホール８を
開け、更にＡｌ１．Ｃｕ等の金属を基板表面に蒸着後、
フォトリソグラフィーエツチングにより金属電極配線６
を形成する（第４図（ｈ））。
開け、更にＡｌ１．Ｃｕ等の金属を基板表面に蒸着後、
フォトリソグラフィーエツチングにより金属電極配線６
を形成する（第４図（ｈ））。
こうして得られる本発明のＴＰＴにおいて各層又は膜の
厚さは通常１次の通りである。
厚さは通常１次の通りである。
チャンネル領域２ｃ ： １００〜５００人ソース、ド
レイン各領域２ａ、２ｂ ： ３００〜１０００人ゲー
ト絶縁層３ ： ５００〜１５００人ゲート電極４ ：
１０００〜５０００人Ｓｉｎ。層７ ： １００−１
０００人層間絶縁膜７ ： ２０００〜１５０００人金
属電極配線： ５ｏｏｏ〜１５０００Å以下に本発明を
実施例によって工程順に説明する。
レイン各領域２ａ、２ｂ ： ３００〜１０００人ゲー
ト絶縁層３ ： ５００〜１５００人ゲート電極４ ：
１０００〜５０００人Ｓｉｎ。層７ ： １００−１
０００人層間絶縁膜７ ： ２０００〜１５０００人金
属電極配線： ５ｏｏｏ〜１５０００Å以下に本発明を
実施例によって工程順に説明する。
実施例１
（１）表面を十分に研磨した透明石英ガラス（５０ｍ＋
ｏ Ｘ ２５０＋ｍ Ｘ １，６ｍｔ）を十分に洗浄し
た後、減圧ＣＶＤ法により活性層の一部となるρｏｌｙ
−３ｉ（二Ｎではｎ−型）を９００人厚０堆積させてρ
ｏｌｙ−５ｉ膜を形成する。堆積条件は以下の通りであ
る。
ｏ Ｘ ２５０＋ｍ Ｘ １，６ｍｔ）を十分に洗浄し
た後、減圧ＣＶＤ法により活性層の一部となるρｏｌｙ
−３ｉ（二Ｎではｎ−型）を９００人厚０堆積させてρ
ｏｌｙ−５ｉ膜を形成する。堆積条件は以下の通りであ
る。
基板温度 ６２９℃
ＳｉＨ４流量 １４５ ＳＣＣＭ圧
力 ０．１３ Ｔｏｒｒ（２）こ
のｐｏｌｙ−５ｉ［をフォトリソグラフィーエツチング
によりパターニングしてｐｏｌｉ−３ｉ膜とする。
力 ０．１３ Ｔｏｒｒ（２）こ
のｐｏｌｙ−５ｉ［をフォトリソグラフィーエツチング
によりパターニングしてｐｏｌｉ−３ｉ膜とする。
（３）このｐｏｌｙ−３ｉ膜を乾燥酸素中で熱酸化し、
８００人厚０ゲート絶縁膜を形成する。酸化条件は以下
の通りである。
８００人厚０ゲート絶縁膜を形成する。酸化条件は以下
の通りである。
挿入・取出温度 ６００℃
熱酸化温度 １０５０℃
昇温速度 ３℃／ｍ１ｎ
（４）基板表面にゲート電極用としてρｏｌｙ−３ｉを
減圧ＣＶＤ法により約３０００入庫に堆積させてｐｏｌ
ｉ−５ｉ膜を形成する。堆積条件は以下の通りである。
減圧ＣＶＤ法により約３０００入庫に堆積させてｐｏｌ
ｉ−５ｉ膜を形成する。堆積条件は以下の通りである。
基板温度 ６００℃
ＳｉＨ４流量 １５０ ＳＣＣＭｏ、５％Ｐ
）Ｉ、 ／ＳｉＨ４流量 ４５ ＳＣＣＭＮ２ 流
量 ２００ ＳＣＣＭ圧 力
０．４０ Ｔｏｒｒ（５）このｐｏｌｉ−３
ｉ膜を（３）と同じ条件で熱酸化して５００人厚入庫ｕ
ｎ２膜を形成する。
）Ｉ、 ／ＳｉＨ４流量 ４５ ＳＣＣＭＮ２ 流
量 ２００ ＳＣＣＭ圧 力
０．４０ Ｔｏｒｒ（５）このｐｏｌｉ−３
ｉ膜を（３）と同じ条件で熱酸化して５００人厚入庫ｕ
ｎ２膜を形成する。
（６） Ｓｉｎ、膜、ｐｏｌｉ−５ｉ膜及びＳｉｎ、層
を所定のチャンネル長及びチャンネル巾でフォトリソグ
ラフィーエツチングによりパターニングして夫々５ｉ０
２層、ゲート電極及びゲート絶縁層を形成する。
を所定のチャンネル長及びチャンネル巾でフォトリソグ
ラフィーエツチングによりパターニングして夫々５ｉ０
２層、ゲート電極及びゲート絶縁層を形成する。
（７）活性層の一部となるｐｏｌｉ−３ｉ層の露出部分
にｐｏｌｉ−５ｉを減圧ＣＶＯ法により５００人厚入庫
積せしめて厚膜化することによりｐｏｌｙ−５ｉ活性層
を形成する。堆積条件は以下の通りである。
にｐｏｌｉ−５ｉを減圧ＣＶＯ法により５００人厚入庫
積せしめて厚膜化することによりｐｏｌｙ−５ｉ活性層
を形成する。堆積条件は以下の通りである。
基板温度 ８５０℃
５ｉＨ２ＣＱ 、流量 ２００ ＳＣＣＭ圧
力 ０．２０ Ｔｏｒｒ（８）基板
上にＰＳＧ＜ＮチャンネルＴＰＴ作製の場合）又はＢＳ
Ｇ （硼素ガラス）ＣＰチャンネルＴＦＴ作製の場合）
を塗布法により成膜後、９００℃で３０分間の熱拡散に
よりソース及びドレイン両領域をセルファライン技術で
形成後、拡散源となったＰＳＧ膜又はＢＳＧ膜をエツチ
ングにより除去する。
力 ０．２０ Ｔｏｒｒ（８）基板
上にＰＳＧ＜ＮチャンネルＴＰＴ作製の場合）又はＢＳ
Ｇ （硼素ガラス）ＣＰチャンネルＴＦＴ作製の場合）
を塗布法により成膜後、９００℃で３０分間の熱拡散に
よりソース及びドレイン両領域をセルファライン技術で
形成後、拡散源となったＰＳＧ膜又はＢＳＧ膜をエツチ
ングにより除去する。
（９）基板上にＰＳＧを減圧ＣＶＤ法により６０００人
厚に堆積せしめて層間絶縁膜とする。堆積条件は以下の
通りである。
厚に堆積せしめて層間絶縁膜とする。堆積条件は以下の
通りである。
基板温度 ４３０℃
ＳｉＨ４流量 ８８ ＳＣＣＭＯ□
２００ ＳＣＣＭＰ）Ｉ、
８ ＳＣＣＭ圧 力 ０，２
０ Ｔｏｒｒ（１０）１間絶縁膜にフォトリソグラフ
ィーエツチングによりコンタクトホールを形成する。
２００ ＳＣＣＭＰ）Ｉ、
８ ＳＣＣＭ圧 力 ０，２
０ Ｔｏｒｒ（１０）１間絶縁膜にフォトリソグラフ
ィーエツチングによりコンタクトホールを形成する。
（１１）基板上に真空蒸着法によりＡＱを１μｍ厚に蒸
着した後、フォトリソグラフィーエツチングにより金属
電極配線を形成する。
着した後、フォトリソグラフィーエツチングにより金属
電極配線を形成する。
（１２）以上のようにして′作製したＴＰＴ （第２図
に同じ）にプラズマ水素処理を行なう。処理条件は以下
の通りである。
に同じ）にプラズマ水素処理を行なう。処理条件は以下
の通りである。
基板温度 ３５０℃
■２ 流量 １００３ＣＣＭ圧 力
１．ＯＴｏｒｒＲＦパワー
２４ｏＷ（１３，５６ＭＨｚ）時 間
３５ ＋ｌｌ１ｎ実施例２ 工程（７）においてρｏｌｉ−５ｉの堆積を以下の条件
で行なった他は実施例１と同じ方法でＴＰＴを作製した
。
１．ＯＴｏｒｒＲＦパワー
２４ｏＷ（１３，５６ＭＨｚ）時 間
３５ ＋ｌｌ１ｎ実施例２ 工程（７）においてρｏｌｉ−５ｉの堆積を以下の条件
で行なった他は実施例１と同じ方法でＴＰＴを作製した
。
基板温度 １１００℃
ＳｉＨ４流量 ４００ ＳＣＣＭ圧 力
０．４０ Ｔｏｒｒ実施例３ 工程（７）及び（８）の代りに以下の条件で不純物拡散
ρｏｌｉ−５ｉの堆積工程及び引続きアニル工程を行な
った他は実施例１と同じ方法でＴＰＴを作製した。
０．４０ Ｔｏｒｒ実施例３ 工程（７）及び（８）の代りに以下の条件で不純物拡散
ρｏｌｉ−５ｉの堆積工程及び引続きアニル工程を行な
った他は実施例１と同じ方法でＴＰＴを作製した。
不純物拡散ｐｏｌｉ−５Ｌの堆積条件：基板温度
８５０℃ ５ｉＨ２ＣＱ２流量 ２００ ＳＣＣＭ圧
力 ０．２０ Ｔｏｒｒアニール条
件： 基板温度 １０００℃ Ｎ２ 流量 ５ Ｑ／ｗｉｎ時 間
３０ ｗｉｎ以上のようにして作
製したＮチャンネルＴＰＴ及びＰチャンネルＴＰＴの０
Ｎ１０ＦＦ電流比は６桁以上あり、またしきい値電圧も
ＮチャンネルＴＰＴテＩＶ以内、Ｐチャンネ／Ｌ／ＴＦ
Ｔで一２ｖ以内に入っていた。またこれらのＴＰＴでＣ
ＭＯ３型Ｏ３トレジスターを構成したところ、駆動周波
数２ＭＨｚまで安定に動作した。
８５０℃ ５ｉＨ２ＣＱ２流量 ２００ ＳＣＣＭ圧
力 ０．２０ Ｔｏｒｒアニール条
件： 基板温度 １０００℃ Ｎ２ 流量 ５ Ｑ／ｗｉｎ時 間
３０ ｗｉｎ以上のようにして作
製したＮチャンネルＴＰＴ及びＰチャンネルＴＰＴの０
Ｎ１０ＦＦ電流比は６桁以上あり、またしきい値電圧も
ＮチャンネルＴＰＴテＩＶ以内、Ｐチャンネ／Ｌ／ＴＦ
Ｔで一２ｖ以内に入っていた。またこれらのＴＰＴでＣ
ＭＯ３型Ｏ３トレジスターを構成したところ、駆動周波
数２ＭＨｚまで安定に動作した。
本発明のＴＰＴはソース、ドレイン両領域を選択的に厚
膜化したので、活性層の厚さを所望通りに薄くでき、こ
のため０Ｎｆｔ流の増大、ＯＦＦ電流の低減、しきい値
電圧の低下等と同時に、ソース、ドレイン各領域のシー
ト抵抗及びコンタクト抵抗の低下等を達成できる。
膜化したので、活性層の厚さを所望通りに薄くでき、こ
のため０Ｎｆｔ流の増大、ＯＦＦ電流の低減、しきい値
電圧の低下等と同時に、ソース、ドレイン各領域のシー
ト抵抗及びコンタクト抵抗の低下等を達成できる。
しかも前記面領域の選択的厚膜化は従来よりも簡便なプ
ロセスで可能である。
ロセスで可能である。
第１図及び第２図は夫々、従来及び本発明の一例のＴＰ
Ｔの構成を示す断面図、第３図（ａ）及び（ｂ）はソー
ス、ドレイン両領域の選択的厚膜化プロセスの原理を説
明するための工程図、第４図は本発明ＴＰＴの一例の製
造工程図である。 １・・・絶縁基板 ２・・・Ｓｉ半導体活性層２
′・・Ｓｉ半導体 ２″・・・ＳＬ半導体堆積層２
ａ 、 ２ｂ・・・ソース、ドレイン両領域２ｃ・・・
チャンネル領域３・・・ゲート絶縁層３′・・・ゲート
絶縁膜 ４・・・ゲート電極４’−・・ゲート電極用ｐ
ｏｌｉ−５ｉ膜５、・・・層間絶縁膜 ６・・・金属
電極配線７・・・ＳｉＯ□層 ７′・・・ＳｉＯ
２膜８・・・コンタクトホール 第１図 第３図
Ｔの構成を示す断面図、第３図（ａ）及び（ｂ）はソー
ス、ドレイン両領域の選択的厚膜化プロセスの原理を説
明するための工程図、第４図は本発明ＴＰＴの一例の製
造工程図である。 １・・・絶縁基板 ２・・・Ｓｉ半導体活性層２
′・・Ｓｉ半導体 ２″・・・ＳＬ半導体堆積層２
ａ 、 ２ｂ・・・ソース、ドレイン両領域２ｃ・・・
チャンネル領域３・・・ゲート絶縁層３′・・・ゲート
絶縁膜 ４・・・ゲート電極４’−・・ゲート電極用ｐ
ｏｌｉ−５ｉ膜５、・・・層間絶縁膜 ６・・・金属
電極配線７・・・ＳｉＯ□層 ７′・・・ＳｉＯ
２膜８・・・コンタクトホール 第１図 第３図
Claims (1)
- １、絶縁基板上にソース領域、ドレイン領域及びチャン
ネル領域に区分けされたＳｉ半導体活性層を有する薄膜
トランジスターにおいて、チャンネル領域上にＳｉＯ＿
２層を設けてソース、ドレイン両領域上に選択的にＳｉ
半導体を堆積させることにより、前記両領域の厚さをチ
ャンネル領域よりも厚くしたことを特徴とする薄膜トラ
ンジスター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297098A JPH02143463A (ja) | 1988-11-24 | 1988-11-24 | 薄膜トランジスター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297098A JPH02143463A (ja) | 1988-11-24 | 1988-11-24 | 薄膜トランジスター |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143463A true JPH02143463A (ja) | 1990-06-01 |
Family
ID=17842175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63297098A Pending JPH02143463A (ja) | 1988-11-24 | 1988-11-24 | 薄膜トランジスター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143463A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281840A (en) * | 1991-03-28 | 1994-01-25 | Honeywell Inc. | High mobility integrated drivers for active matrix displays |
| US5308779A (en) * | 1991-03-28 | 1994-05-03 | Honeywell Inc. | Method of making high mobility integrated drivers for active matrix displays |
| KR100382455B1 (ko) * | 1995-06-29 | 2003-07-18 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터의제조방법 |
-
1988
- 1988-11-24 JP JP63297098A patent/JPH02143463A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5281840A (en) * | 1991-03-28 | 1994-01-25 | Honeywell Inc. | High mobility integrated drivers for active matrix displays |
| US5308779A (en) * | 1991-03-28 | 1994-05-03 | Honeywell Inc. | Method of making high mobility integrated drivers for active matrix displays |
| KR100382455B1 (ko) * | 1995-06-29 | 2003-07-18 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터의제조방법 |
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