JPH02127727A - 絶対値加減算方法及びその装置 - Google Patents
絶対値加減算方法及びその装置Info
- Publication number
- JPH02127727A JPH02127727A JP63281927A JP28192788A JPH02127727A JP H02127727 A JPH02127727 A JP H02127727A JP 63281927 A JP63281927 A JP 63281927A JP 28192788 A JP28192788 A JP 28192788A JP H02127727 A JPH02127727 A JP H02127727A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- output
- group
- function
- generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims abstract description 24
- 230000000295 complement effect Effects 0.000 claims description 46
- 238000011410 subtraction method Methods 0.000 claims description 5
- 238000004364 calculation method Methods 0.000 abstract description 11
- 238000006243 chemical reaction Methods 0.000 abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000007792 addition Methods 0.000 description 37
- 238000010586 diagram Methods 0.000 description 6
- 230000000644 propagated effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000011176 pooling Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/544—Indexing scheme relating to group G06F7/544
- G06F2207/5442—Absolute difference
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、桁上げ先見方式を用いた絶対値加減算方式と
その装置に関する。
その装置に関する。
従来、絶対値加減算方式は、減算を実行する場合は、二
つの入力オペランドのうち一方（便宜上これをＹとする
）をその２の補数に変換し、他方のオペランドＸと加算
して答りを得る。しかし、もしｘ＜ｙならば、ＤはＩ
Ｘ−Ｙ ｌの２の補数表現となる。したがって、Ｄを絶
対値表現になおすため、Ｄの２の補数を計算する処理が
必要となる。Ｄの２の補数の計算は、Ｄの各ビットを反
転したＤと、最下位桁の重みを持った数（便宜上これを
Ｉとする）とを加えることで実現する。また、加算を高
速に実行するために桁上げ先見方式がしばしば用いられ
る。
つの入力オペランドのうち一方（便宜上これをＹとする
）をその２の補数に変換し、他方のオペランドＸと加算
して答りを得る。しかし、もしｘ＜ｙならば、ＤはＩ
Ｘ−Ｙ ｌの２の補数表現となる。したがって、Ｄを絶
対値表現になおすため、Ｄの２の補数を計算する処理が
必要となる。Ｄの２の補数の計算は、Ｄの各ビットを反
転したＤと、最下位桁の重みを持った数（便宜上これを
Ｉとする）とを加えることで実現する。また、加算を高
速に実行するために桁上げ先見方式がしばしば用いられ
る。
第４図を参照して、従来型の桁上げ先見方式を用いた絶
対値加減算装置の動作を説明する。説明の便宜上、記号
■を排他的論理和演算、記号△を論理積演算、記号Ｖを
論理和演算として表現する。
対値加減算装置の動作を説明する。説明の便宜上、記号
■を排他的論理和演算、記号△を論理積演算、記号Ｖを
論理和演算として表現する。
データバス２００に絶対値表現の入力オペランドＸが、
データバス２０１に絶対値表現の入力オペランドＹが供
給される。制御信号２１０は、実行すべき演算が加算が
減算がを示す。
データバス２０１に絶対値表現の入力オペランドＹが供
給される。制御信号２１０は、実行すべき演算が加算が
減算がを示す。
（１）加算実行の場合
１の補数生成器２２０はＹをそのまま出力するように制
御される０桁上げ発生関数生成器２２１は、ＸとＹを入
力し、桁上げ発生関数Ｇを出力する。Ｇの各ビットＧｌ
はＸの各ビットＸＩとＹの各ビットＹｌ とからｃ ｒ
＝ ｘ ｌ Ａ Ｙ ｔで求められる。Ｇ、はＸとＹ
の加算において第１番目のビ・ントで桁上けが発生する
とき真となる。
御される０桁上げ発生関数生成器２２１は、ＸとＹを入
力し、桁上げ発生関数Ｇを出力する。Ｇの各ビットＧｌ
はＸの各ビットＸＩとＹの各ビットＹｌ とからｃ ｒ
＝ ｘ ｌ Ａ Ｙ ｔで求められる。Ｇ、はＸとＹ
の加算において第１番目のビ・ントで桁上けが発生する
とき真となる。
桁上げ伝播関数生成器２２２は、ＸとＹを入力し、桁上
げ伝播関数Ｐを出力する。Ｐの各ビ・ントＰ＋はＸの各
ビットＸ＋とＹの各ビットＹ１とからＰＩ＝Ｘ＋＋Ｙ＋
で求められる。ＰＩはＸとＹの加算において第１番目の
ビットで桁上げが伝播するかどうかを示す。
げ伝播関数Ｐを出力する。Ｐの各ビ・ントＰ＋はＸの各
ビットＸ＋とＹの各ビットＹ１とからＰＩ＝Ｘ＋＋Ｙ＋
で求められる。ＰＩはＸとＹの加算において第１番目の
ビットで桁上げが伝播するかどうかを示す。
ＧとＰとを用いれば、ＸとＹの加算における各ビットの
桁上げを計算することができる。しかし、そのためには
多くの論理回路が必要で、また入力数の大きい回路が必
要となるので、実際に構成するには困難であり、適当な
ビット数のグループに分割して、グループ内およびグル
ープ間の桁上げを先ず計算するという方式がとられる。
桁上げを計算することができる。しかし、そのためには
多くの論理回路が必要で、また入力数の大きい回路が必
要となるので、実際に構成するには困難であり、適当な
ビット数のグループに分割して、グループ内およびグル
ープ間の桁上げを先ず計算するという方式がとられる。
仮に３ビツト毎にグループに分割するとすれば、次のよ
うなグループ桁上げ発生関数が定義される。
うなグループ桁上げ発生関数が定義される。
Ｇ ＋ ” ＝ ｅｊ＋！ｌ／（ｅ７ｔｌ へＰｉ＋ｚ
ンＶ（ぐ？ｉ Ａ Ｌ 八Ｐｉｅｚ＞ （１）（
＝０．３，６．・・・〉 Ｇピは、第ｉビットから第ｉ＋２ビットまでを−まとま
りのグループとみなし、このグループ内から上位ビット
（第ｉ＋３ビット）への桁上げが発生するとき真となる
。
ンＶ（ぐ？ｉ Ａ Ｌ 八Ｐｉｅｚ＞ （１）（
＝０．３，６．・・・〉 Ｇピは、第ｉビットから第ｉ＋２ビットまでを−まとま
りのグループとみなし、このグループ内から上位ビット
（第ｉ＋３ビット）への桁上げが発生するとき真となる
。
また、グループ桁上げ伝播関数が次のように定義される
。
。
Ｐ−＝ろハＦ、ヤ１八Ｐノ。え （２）（＝
０．３，６．・・・） ＰＩは、このグループの最下位ビット（第ｉビット）へ
入った桁上げが、そのままグループ内を伝播して、上位
ビット（第ｉ＋３ビット）へ伝わるとき真となる。グル
ープ内のビット数が３以外でも式＜１）と式（２）を拡
張すれば、グループ桁上げ発生（伝播）関数は、第３図
のグループ桁上げ発生関数生成器２２３と、グループ桁
上げ伝播関数生成器２２４で生成される９ 和生成器２２５は、Ｇ、Ｐ、Ｇ” 、Ｐ”を人力し、Ｘ
とＹの和を出力する。そのためにまず和生成器２２５は
、ＸとＹの加算における各ビットでの桁上げを桁上げ先
見法により計算する。
０．３，６．・・・） ＰＩは、このグループの最下位ビット（第ｉビット）へ
入った桁上げが、そのままグループ内を伝播して、上位
ビット（第ｉ＋３ビット）へ伝わるとき真となる。グル
ープ内のビット数が３以外でも式＜１）と式（２）を拡
張すれば、グループ桁上げ発生（伝播）関数は、第３図
のグループ桁上げ発生関数生成器２２３と、グループ桁
上げ伝播関数生成器２２４で生成される９ 和生成器２２５は、Ｇ、Ｐ、Ｇ” 、Ｐ”を人力し、Ｘ
とＹの和を出力する。そのためにまず和生成器２２５は
、ＸとＹの加算における各ビットでの桁上げを桁上げ先
見法により計算する。
例えば、３ビツトずつのグループ分割を仮定したとき、
第７ビツトでの桁上げＣ１は、次のように求められる。
第７ビツトでの桁上げＣ１は、次のように求められる。
式（３）において、各項はそれぞれ次の場合を示してい
る。
る。
第１項・・・第７ビツトで桁上げが発生した場合第２項
・・・第６ビツトで桁上げが発生して、第７ビツトを伝
播した場合 第３項・・・第３〜第５ビツトのグループ内で桁上げが
発生して、第６および第７ビツト を伝播した場合 第４項・・・第３〜第５ビツトのグループ内で桁上げが
発生して、第３〜第５ビツトのグ ループ内を伝播し、更に第６および第 ７ビツトを伝播した場合 任意のビットでの桁上げも、同様の考え方で容易に計算
される。
・・・第６ビツトで桁上げが発生して、第７ビツトを伝
播した場合 第３項・・・第３〜第５ビツトのグループ内で桁上げが
発生して、第６および第７ビツト を伝播した場合 第４項・・・第３〜第５ビツトのグループ内で桁上げが
発生して、第３〜第５ビツトのグ ループ内を伝播し、更に第６および第 ７ビツトを伝播した場合 任意のビットでの桁上げも、同様の考え方で容易に計算
される。
和生成器２２５は、以上のようにして桁上げを計算し、
次に桁上げと桁上げ伝播関数ＰとからＸとＹの和Ｗ （
Ｗ ＋ ＝ Ｃｌ−１Ｃｆ） Ｐ ｌ）を出力する。
次に桁上げと桁上げ伝播関数ＰとからＸとＹの和Ｗ （
Ｗ ＋ ＝ Ｃｌ−１Ｃｆ） Ｐ ｌ）を出力する。
２の補数生成器２２６は、加算実行時には動作せず、入
力の各相ビットをそのまま通過、出力する。
力の各相ビットをそのまま通過、出力する。
（２）減算実行の場合
ビット反転器２２０は、入力Ｙの各ビットを反転したも
の（Ｙの１の補数）を出力する。これをＹとする。
の（Ｙの１の補数）を出力する。これをＹとする。
減算は、２の補数による加算、すなわちＸとＹと１とを
加えることで実現される。１は第Ｏビット（最下位桁）
への桁上げＣ−１として処理する。
加えることで実現される。１は第Ｏビット（最下位桁）
への桁上げＣ−１として処理する。
Ｘと■の各ビットから桁上げ発生関数Ｇ、桁上げ伝播関
数Ｐが生成され、またＧとＰからグループ桁上げ関数Ｇ
＊、グループ桁上げ伝播関数Ｐ８が生成されるまでは、
加算実行時と同じである。
数Ｐが生成され、またＧとＰからグループ桁上げ関数Ｇ
＊、グループ桁上げ伝播関数Ｐ８が生成されるまでは、
加算実行時と同じである。
Ｇ、Ｐ、Ｇ’ 、Ｐ”からＸとＹの２の補数との加算に
おける桁上げが算出される。この場合、前述のように、
第０ビツトへの桁上げＣ−Ｌ＝１を考えなければならな
い。
おける桁上げが算出される。この場合、前述のように、
第０ビツトへの桁上げＣ−Ｌ＝１を考えなければならな
い。
例えば、３ビツトずつのグループ分割を仮定しなとき、
第７ビツトでの桁上げＣ７は次のように求められる。
第７ビツトでの桁上げＣ７は次のように求められる。
ｖ＜ｃ−、八Ｐｏ”へＰａハＰｂ ハＰｒ）−（４＞式
（４）の第１〜台４項の意味は、式（３）の場合と同じ
である。新たに付加した第５項はＣが第０〜第２ビツト
のグループ、第３〜第５ビツトのグループを伝播し、更
に第６および第７ビツトを伝播した場合を示す。任意の
ビットでの桁上げも同様の考え方で計算される。
（４）の第１〜台４項の意味は、式（３）の場合と同じ
である。新たに付加した第５項はＣが第０〜第２ビツト
のグループ、第３〜第５ビツトのグループを伝播し、更
に第６および第７ビツトを伝播した場合を示す。任意の
ビットでの桁上げも同様の考え方で計算される。
和生成器２２５は、以上のようにして桁上げを計算し、
次に桁上げと、桁上げ伝播関数Ｐとから、ＸとＹの２の
補数の和を出力する。
次に桁上げと、桁上げ伝播関数Ｐとから、ＸとＹの２の
補数の和を出力する。
２の補数生成器２２６は、Ｙ≦Ｘの場合には、和生成器
２２５の出力をそのまま通過させて出力し、Ｘ＜Ｙの場
合には、和生成器２２５の出力の２の補数を生成して出
力する。すなわち、答の絶対値化が行なわれる。なお、
ＸとＹの大小判定は、ＸとＹの２の補数との貸さにおい
て、最上位桁から、桁上げが商事ればＹ≦Ｘ、桁上げが
生じなければＸ＜Ｙであることで判定される。また、Ｄ
の補数は、和生成器２２５の出力（Ｓとする）の各ビッ
トを反転した百を加えることで実現される。
２２５の出力をそのまま通過させて出力し、Ｘ＜Ｙの場
合には、和生成器２２５の出力の２の補数を生成して出
力する。すなわち、答の絶対値化が行なわれる。なお、
ＸとＹの大小判定は、ＸとＹの２の補数との貸さにおい
て、最上位桁から、桁上げが商事ればＹ≦Ｘ、桁上げが
生じなければＸ＜Ｙであることで判定される。また、Ｄ
の補数は、和生成器２２５の出力（Ｓとする）の各ビッ
トを反転した百を加えることで実現される。
以上述べた従来型の絶対値加減算方式とその装置は、減
算を実行する場合、入力オへランドの大小に応じて演算
結果の絶対値化が必要となるが、この絶対値化処理は本
質的に加算処理であるため、実行に時間がかかり、減算
処理の高速化を妨げるという欠点がある。
算を実行する場合、入力オへランドの大小に応じて演算
結果の絶対値化が必要となるが、この絶対値化処理は本
質的に加算処理であるため、実行に時間がかかり、減算
処理の高速化を妨げるという欠点がある。
本発明によれば、
［絶対値表現の二つのオペランドＸとＹの加算を実行す
る場合は、第一の桁上げ発生関数Ｇと、第一の桁上げ伝
播関数Ｐと、第一のグループ桁上げ発生関数Ｇ”と、第
一のグループ桁上げ伝播関数Ｐ＊とを用いて、桁上げ先
見法により結果を求め、 減算を実行する場合は、Ｙの１の補数Ｙを生成し、Ｘと
Ｙの加算における第二の桁上げ発生関数ｇと、第二の桁
上げ伝播関数ｐと、第二のグループ桁上げ発生関数ｇ１
と、第二のグループ桁上げ伝播関数ｐ＊とから、ＸとＹ
の２の補数との加算における最上位桁からの桁上げＣＭ
を計算し、ＣＭが１のときは、前記第二の桁上げ発生関
数ｇと、前記第二の桁上げ伝播関数ｐと、前記第二のグ
ループ桁上げ発生関数ｇ１と、前記第二のグループ桁上
げ伝播関すｐｌｌとを用いて、ＸとＹの２の補数との和
を、桁上げ先見法によって計算し、 前記最上位桁上げＣＭが０のときは、各ビットが前記第
二の桁上げ発生関数ｇと前記第二の桁上げ伝播関数ｐの
各ビット毎の論理和の否定で与えられる第三の桁上げ発
生関数ｇｌと、各ビットが前記第二のグループ桁上げ発
生関数ｇ１と前記第二のグループ桁上げ伝播関数２３の
各ビット毎の論理和の否定で与えられる第三のグループ
桁上げ発生関数ｇ１＊とを生成し、この第三の桁上げ発
生関数ｇ１と第三のグループ桁上げ発生関数ｇｌ＋″と
前記第二の桁上げ伝播関数ｐと前記第二のグループ桁上
げ伝播関数ｐＨとからＸの２の補数とＹの和を桁上げ先
見法によって計算することを特徴とする絶対値加減算方
式」 が得られる。
る場合は、第一の桁上げ発生関数Ｇと、第一の桁上げ伝
播関数Ｐと、第一のグループ桁上げ発生関数Ｇ”と、第
一のグループ桁上げ伝播関数Ｐ＊とを用いて、桁上げ先
見法により結果を求め、 減算を実行する場合は、Ｙの１の補数Ｙを生成し、Ｘと
Ｙの加算における第二の桁上げ発生関数ｇと、第二の桁
上げ伝播関数ｐと、第二のグループ桁上げ発生関数ｇ１
と、第二のグループ桁上げ伝播関数ｐ＊とから、ＸとＹ
の２の補数との加算における最上位桁からの桁上げＣＭ
を計算し、ＣＭが１のときは、前記第二の桁上げ発生関
数ｇと、前記第二の桁上げ伝播関数ｐと、前記第二のグ
ループ桁上げ発生関数ｇ１と、前記第二のグループ桁上
げ伝播関すｐｌｌとを用いて、ＸとＹの２の補数との和
を、桁上げ先見法によって計算し、 前記最上位桁上げＣＭが０のときは、各ビットが前記第
二の桁上げ発生関数ｇと前記第二の桁上げ伝播関数ｐの
各ビット毎の論理和の否定で与えられる第三の桁上げ発
生関数ｇｌと、各ビットが前記第二のグループ桁上げ発
生関数ｇ１と前記第二のグループ桁上げ伝播関数２３の
各ビット毎の論理和の否定で与えられる第三のグループ
桁上げ発生関数ｇ１＊とを生成し、この第三の桁上げ発
生関数ｇ１と第三のグループ桁上げ発生関数ｇｌ＋″と
前記第二の桁上げ伝播関数ｐと前記第二のグループ桁上
げ伝播関数ｐＨとからＸの２の補数とＹの和を桁上げ先
見法によって計算することを特徴とする絶対値加減算方
式」 が得られる。
さらに、本発明によれば、
「絶対値表現の第一のオペランドと、第二のオペランド
に対して、実行すべき命令が加算か減算かを区別する制
御信号と、前記第二のオペランドとを入力し、減算命令
時は、前記第二のオペランドの１の補数を出力し、加算
命令時は前記第二のオペランドを出力する１の補数生成
器と、前記第一のオペランドと前記１の補数生成器の出
力とを入力とし、桁上げ発生関数を出力する桁上げ発生
関数生成器と、 前記第一のオペランドと前記１の補数生成器の出力とを
入力とし、桁上げ伝播関数を出力する桁上げ伝播関数生
成器と、 前記桁上げ発生関数生成器の出力と前記桁上げ伝播関数
生成器の出力とを入力とし、グループ桁上げ発生関数を
出力するグループ桁上げ発生関数生成器と、 前記桁上げ伝播関数生成器の出力を入力し、グループ桁
上げ伝播関数を出力するグループ桁上げ伝播関数生成器
と、 前記桁上げ発生関数生成器の出力と前記桁上げ伝播関数
生成器の出力と前記グループ桁上げ発生関数生成器の出
力と前記グループ桁上げ伝播関数生成器の出力とを入力
とし、前記第一のオペランドと前記第二のオペランドの
２の補数との加算において最上位桁で発生する桁上げを
出力する最上位桁上げ先見器と、 前記桁上げ発生関数生成器の出力と前記桁上げ伝播関数
生成器の出力と前記グループ桁上げ発生関数生成器の出
力と前記グループ桁上げ伝播関数生成器の出力と前記最
上位桁上げ先見器の出力と前記制御信号とを入力とし、
河川命令の場合と減算命令で前記最上位桁上げが存在す
る場合は、前記桁上げ発生関数生成器の出力と前記桁上
げ伝播関数生成器の出力と前記グループ桁上げ発生関数
生成器の出力と前記グループ桁上げ伝播関数生成器の出
力とをすべてそのまま出力し、減算命令で前記最上位桁
上げが存在しない場合は、前記桁上げ発生関数生成器の
出力である桁上げ発生関数と前記は田上げ伝播生成器の
出力である桁上げ伝播関数の各ビット毎の論理和の否定
、前記グループ桁上げ発生関数生成器の出力であるグル
ープ桁上げ発生関数と前記グループ桁上げ伝播関数生成
器の出力であるグループ桁上げ伝播関数の各ビット毎の
論理和の否定、ならびに前記桁上げ伝播関数生成器の出
力および前記グループ桁上げ伝播関数生成器の出力とを
出力する変換器と、 前記変換器の出力を入力として前記第一のオペランドと
前記第二のオペランドの和または差を出力する和生成器
とを 有することを特徴とする絶対値加減算装置Ｊが得られる
。
に対して、実行すべき命令が加算か減算かを区別する制
御信号と、前記第二のオペランドとを入力し、減算命令
時は、前記第二のオペランドの１の補数を出力し、加算
命令時は前記第二のオペランドを出力する１の補数生成
器と、前記第一のオペランドと前記１の補数生成器の出
力とを入力とし、桁上げ発生関数を出力する桁上げ発生
関数生成器と、 前記第一のオペランドと前記１の補数生成器の出力とを
入力とし、桁上げ伝播関数を出力する桁上げ伝播関数生
成器と、 前記桁上げ発生関数生成器の出力と前記桁上げ伝播関数
生成器の出力とを入力とし、グループ桁上げ発生関数を
出力するグループ桁上げ発生関数生成器と、 前記桁上げ伝播関数生成器の出力を入力し、グループ桁
上げ伝播関数を出力するグループ桁上げ伝播関数生成器
と、 前記桁上げ発生関数生成器の出力と前記桁上げ伝播関数
生成器の出力と前記グループ桁上げ発生関数生成器の出
力と前記グループ桁上げ伝播関数生成器の出力とを入力
とし、前記第一のオペランドと前記第二のオペランドの
２の補数との加算において最上位桁で発生する桁上げを
出力する最上位桁上げ先見器と、 前記桁上げ発生関数生成器の出力と前記桁上げ伝播関数
生成器の出力と前記グループ桁上げ発生関数生成器の出
力と前記グループ桁上げ伝播関数生成器の出力と前記最
上位桁上げ先見器の出力と前記制御信号とを入力とし、
河川命令の場合と減算命令で前記最上位桁上げが存在す
る場合は、前記桁上げ発生関数生成器の出力と前記桁上
げ伝播関数生成器の出力と前記グループ桁上げ発生関数
生成器の出力と前記グループ桁上げ伝播関数生成器の出
力とをすべてそのまま出力し、減算命令で前記最上位桁
上げが存在しない場合は、前記桁上げ発生関数生成器の
出力である桁上げ発生関数と前記は田上げ伝播生成器の
出力である桁上げ伝播関数の各ビット毎の論理和の否定
、前記グループ桁上げ発生関数生成器の出力であるグル
ープ桁上げ発生関数と前記グループ桁上げ伝播関数生成
器の出力であるグループ桁上げ伝播関数の各ビット毎の
論理和の否定、ならびに前記桁上げ伝播関数生成器の出
力および前記グループ桁上げ伝播関数生成器の出力とを
出力する変換器と、 前記変換器の出力を入力として前記第一のオペランドと
前記第二のオペランドの和または差を出力する和生成器
とを 有することを特徴とする絶対値加減算装置Ｊが得られる
。
本発明においては、＋ ｘ−ｙ １という絶対値減算処
理においてまずＸとＹの２の補数との加算を桁上げ先見
方式ね行なう場合に必要となる桁上げ関数ｇ、桁上げ伝
播関数ｐ、グループ桁上げ発生関数ｇ１、グループ桁上
げ伝播関数２１とを求める。次にｇとｐとｇ″とｐｌと
を用いて、ＸとＹの２の補数との加算における最上位桁
の桁上げを算出する。もし、桁上げがあるなら、Ｙ≦Ｘ
であるから、ｇとｐとｇｓとｐｌとを用いてＸとＹの２
の補数の加算の計算を続行する。もし桁上げがないなら
、ＸくＹであるなら、その場合は、新たＬ ｇ ＋’＝
’３ｊＶｐ７ 、 ｇ ＋” ＝ ２ｊ ｕｌ’、”
で与えられる桁上げ発生関数ｐと、グループ桁上
げ伝播関数ｐ３とを用いて計算を続行する。ｇｌとｇ１
＊は、ＹとＸの２の補数との加算における桁上げ発生関
数およびグループ桁上げ発生関数となっている。
理においてまずＸとＹの２の補数との加算を桁上げ先見
方式ね行なう場合に必要となる桁上げ関数ｇ、桁上げ伝
播関数ｐ、グループ桁上げ発生関数ｇ１、グループ桁上
げ伝播関数２１とを求める。次にｇとｐとｇ″とｐｌと
を用いて、ＸとＹの２の補数との加算における最上位桁
の桁上げを算出する。もし、桁上げがあるなら、Ｙ≦Ｘ
であるから、ｇとｐとｇｓとｐｌとを用いてＸとＹの２
の補数の加算の計算を続行する。もし桁上げがないなら
、ＸくＹであるなら、その場合は、新たＬ ｇ ＋’＝
’３ｊＶｐ７ 、 ｇ ＋” ＝ ２ｊ ｕｌ’、”
で与えられる桁上げ発生関数ｐと、グループ桁上
げ伝播関数ｐ３とを用いて計算を続行する。ｇｌとｇ１
＊は、ＹとＸの２の補数との加算における桁上げ発生関
数およびグループ桁上げ発生関数となっている。
したがって、ｇｌとｇｌｍとｐとｐｍとを用いてＹとＸ
の２の補との加算が計算できる９ このように、はじめは、Ｘ−Ｙの計算に用いる（グルー
プ）桁上げ発生（伝播）関数を使ってＸとＹの大小関係
を判断し、それに応じて桁上げ発生関数、グループ桁上
げ得発生関数を変換してやり、（大きい数）−（小さい
数）の形で計算を続行する。
の２の補との加算が計算できる９ このように、はじめは、Ｘ−Ｙの計算に用いる（グルー
プ）桁上げ発生（伝播）関数を使ってＸとＹの大小関係
を判断し、それに応じて桁上げ発生関数、グループ桁上
げ得発生関数を変換してやり、（大きい数）−（小さい
数）の形で計算を続行する。
ＸとＹの大小判断と、関数変換に必要な処理は掻くわず
かである。したがって、従来のように最後に絶対値化処
理（本質的に加算処理が必要）を行なっていた場合に比
べ、高速な処理が望める。
かである。したがって、従来のように最後に絶対値化処
理（本質的に加算処理が必要）を行なっていた場合に比
べ、高速な処理が望める。
次に、本発明の一実施例を示した図面を参照して、本発
明をより詳細に説明する。
明をより詳細に説明する。
本発明の一実施例のフローチャートを示した第１図を参
照して、本発明の詳細な説明する。
照して、本発明の詳細な説明する。
（１）加算実行の場合
二つのオペランドＸとＹとから、桁上げ発生関数Ｇと桁
上げ伝播関数Ｐとが作られる（第１図ａおよびｂ）。ま
た、ＧとＰとからグループ桁上げ発生関数Ｇ”とグルー
プ桁上げ伝播関数Ｐ８とが作られる（第１図Ｃ）。Ｇ、
Ｐ、Ｇ” 、Ｐ傘からＸとＹの加算における桁上げが桁
上げ先見法により計算され和ビットが生成される（第１
図ｊ）。
上げ伝播関数Ｐとが作られる（第１図ａおよびｂ）。ま
た、ＧとＰとからグループ桁上げ発生関数Ｇ”とグルー
プ桁上げ伝播関数Ｐ８とが作られる（第１図Ｃ）。Ｇ、
Ｐ、Ｇ” 、Ｐ傘からＸとＹの加算における桁上げが桁
上げ先見法により計算され和ビットが生成される（第１
図ｊ）。
Ｇ、Ｊ Ｇ＊、Ｐ＊、各ビットの桁上げ、和ビットの算
出法は前述のとおりである。
出法は前述のとおりである。
（２）減算実行の場合
Ｙの１の補数Ｙを生成する（第１図ａおよびｄ）。
ＸとＹの加算における桁上げ発生関数ｇ、桁上げ伝播関
数ｐが作られる（第１図ｅ）。
数ｐが作られる（第１図ｅ）。
またｇとｐとから、グループ桁上げ発生関数ｇ１、グル
ープ桁上げ伝播関数ｐ１が作られる（第１図ｆ）。
ープ桁上げ伝播関数ｐ１が作られる（第１図ｆ）。
次に、ｇ、ｐ、ｇ＊ ｐｍから加算Ｘ＋Ｙ＋１（すな
わち、ＸとＹの２の補数の加算）における最上位桁上げ
ＣＭを計算する（第１図Ｇ）。
わち、ＸとＹの２の補数の加算）における最上位桁上げ
ＣＭを計算する（第１図Ｇ）。
ＣＭ ＝ １のときは、Ｙ≦Ｘであり、ｇ、ｐ、ｇ”ｐ
ｍをそのまま用いて、全桁の桁上げ先見し、差ビットを
生成する（第１図りおよびｊ）。
ｍをそのまま用いて、全桁の桁上げ先見し、差ビットを
生成する（第１図りおよびｊ）。
また、ＣＭ ＝ ＯのときはＸ＜Ｙであり、ｇ” ＝ｇ
ｖｐ、ｇ”＝＝８ｇ”ｙｐ”を新たな（グループ）桁上
げ発生関数として、全桁の桁上げを先見し、差ビットを
生成する（第１図り、ｉおよびｊ）。
ｖｐ、ｇ”＝＝８ｇ”ｙｐ”を新たな（グループ）桁上
げ発生関数として、全桁の桁上げを先見し、差ビットを
生成する（第１図り、ｉおよびｊ）。
次に、ｇｌとｇ１＊がＸくＹの場合の（グループ）桁上
げ発生関数となっていることの説明をする。
げ発生関数となっていることの説明をする。
Ｘ−Ｙの計算は、ＸとＹの１の補数（Ｙの各ビットを反
転したもの）であるＹおよび最下位桁に１を足すことで
実現できる（式（５））。
転したもの）であるＹおよび最下位桁に１を足すことで
実現できる（式（５））。
％式％（５）
また、Ｙ−Ｘの計算は、Ｘの１の補数ＸとＹ、および１
を足すことで実現される（式（６））。
を足すことで実現される（式（６））。
％式％（６）
Ｙ＝ （１０１０１０＊）２の場合を、第３図を参照し
て説明する０式（５）および式（６）の＋１という項は
、最下位桁への桁上げとして処理するので、ここでは考
えない。
て説明する０式（５）および式（６）の＋１という項は
、最下位桁への桁上げとして処理するので、ここでは考
えない。
第３図でわかるように、Ｘ＋Ｙの計算では、第０ビツト
（最下位桁）の（１，１）という組合せで桁上げが発生
し、（０，１）という組合せの第１〜第３ビツトを伝播
し、第４ビツトの（０，Ｏ）という組合せで桁上げが吸
収される。
（最下位桁）の（１，１）という組合せで桁上げが発生
し、（０，１）という組合せの第１〜第３ビツトを伝播
し、第４ビツトの（０，Ｏ）という組合せで桁上げが吸
収される。
また、第７ビツトでも桁上げが発生している。
一方、Ｘ＋Ｙの計算では、第４ビツトで桁上げが発生し
、第５〜第６ビツトを伝播し、第７ビツトで吸収される
。
、第５〜第６ビツトを伝播し、第７ビツトで吸収される
。
このように、Ｘ＋ＹとＸ＋Ｙとでは、桁上げの発生と吸
収の関係が逆になっている。ところで、Ｘ＋Ｙでの桁上
げ発生関数をｇ、桁上げ伝播関数をｐとすると、ｇ＋／
％Ｐ下というプール代数式は、第ｉビットで桁上げが発
生せず、かつ下位からの桁上げは上位へ伝播しないとい
う事象を示すので、これはすなわちＸとＹの第ｉビット
がどちらもＯであるとき真となる。すなわち、ｇｔへＰ
＋は第ｉビットが下位からの桁上げを吸収するとき真と
なる。前述のように、Ｘ−）’Ｙで、桁上げを吸収する
（０．Ｏ）という組合せは、Ｘ＋Ｙでは桁上げを発生す
る（１．１）という組合せになる。
収の関係が逆になっている。ところで、Ｘ＋Ｙでの桁上
げ発生関数をｇ、桁上げ伝播関数をｐとすると、ｇ＋／
％Ｐ下というプール代数式は、第ｉビットで桁上げが発
生せず、かつ下位からの桁上げは上位へ伝播しないとい
う事象を示すので、これはすなわちＸとＹの第ｉビット
がどちらもＯであるとき真となる。すなわち、ｇｔへＰ
＋は第ｉビットが下位からの桁上げを吸収するとき真と
なる。前述のように、Ｘ−）’Ｙで、桁上げを吸収する
（０．Ｏ）という組合せは、Ｘ＋Ｙでは桁上げを発生す
る（１．１）という組合せになる。
ド・モルガンの定理により、ｇ＋ＱＩＪ＋ ＝ｇｔｙｆ
）ｔであるから、ｇ ’＋＝ ｇ ＩＶＰ ｌがＸ＋Ｙ
での桁上げ発生関数であることがわかる。
）ｔであるから、ｇ ’＋＝ ｇ ＩＶＰ ｌがＸ＋Ｙ
での桁上げ発生関数であることがわかる。
桁上げ伝播関数ｐ、については、Ｘ＋Ｙで（０゜１）と
いう組合せの桁は、Ｘ＋Ｙでも＜０．１）という組合せ
であるから変換する必要がない。
いう組合せの桁は、Ｘ＋Ｙでも＜０．１）という組合せ
であるから変換する必要がない。
以上の考え形を拡張すれば、ｇえ１ 率＝＝ ｇ、＊
Ｖ ｐ、＊をＸ＋Ｙのグループ桁上げ関数とみなせるこ
とがわかる。
Ｖ ｐ、＊をＸ＋Ｙのグループ桁上げ関数とみなせるこ
とがわかる。
したがって、Ｙ≦ｘ、ｘ＜ｙの場合について、それぞれ
ｇ、ｇ”またはｐ １ ｐ １ｍを（グループ）桁上
げ発生関数とすればｌ Ｘ−Ｙ ！を計算できることが
わかる。
ｇ、ｇ”またはｐ １ ｐ １ｍを（グループ）桁上
げ発生関数とすればｌ Ｘ−Ｙ ！を計算できることが
わかる。
次に、本実施例について、第２図を参照して説明する。
第２図は本発明の装置の基本構成図である。
絶対値表現の入力オペランドＸとＹがデータバス１００
と１０１にそれぞれ供給される。制御信号＊３は実行す
べき演算が加算か減算かを示す。
と１０１にそれぞれ供給される。制御信号＊３は実行す
べき演算が加算か減算かを示す。
（１）加算実行の場合
１の補数生成器＊４は、Ｙをそのまま出力するように制
御される。桁上げ発生関数生成器＊５は、ＸとＹを入力
し桁上げ発生関数Ｇを出力する。桁上げ伝播関数生成器
＊６は、ＸとＹを入力し、桁上げ伝播関数Ｐを出力する
。グループ桁上げ発生関数生成器＊７は、ＧとＰを入力
し、グループ桁上げ発生関数Ｇ１を出力する。グループ
桁上げ伝播関数生成器＊８は、Ｐを入力し、グループ桁
上げ伝播関数Ｐ１を出力する。
御される。桁上げ発生関数生成器＊５は、ＸとＹを入力
し桁上げ発生関数Ｇを出力する。桁上げ伝播関数生成器
＊６は、ＸとＹを入力し、桁上げ伝播関数Ｐを出力する
。グループ桁上げ発生関数生成器＊７は、ＧとＰを入力
し、グループ桁上げ発生関数Ｇ１を出力する。グループ
桁上げ伝播関数生成器＊８は、Ｐを入力し、グループ桁
上げ伝播関数Ｐ１を出力する。
加算実行時には、最上位桁上げ先見器１２０は使われな
い。
い。
変換器１２０は、加算実行時には入力のＧ、ｐ−ａ＊、
Ｐ＊をそのまま和生成器１２１へ出力する。和生成器１
２１は、桁上げ先見法でＸとＹの和ビットを計算し出力
する。
Ｐ＊をそのまま和生成器１２１へ出力する。和生成器１
２１は、桁上げ先見法でＸとＹの和ビットを計算し出力
する。
（２）減算実行時の場合
１の補数生成器＊４は、Ｙの１の補数Ｙを出力するよう
に制御される。桁上げ得発生関数生成器＊５は、ＸとＹ
を入力し桁上げ発生関数ｇを出力する。桁上げ伝播関数
生成器＊６はＸとＹを入力し桁上げ伝播関数ｐを出力す
る。グループ桁上げ発生関数生成器＊７はｇとｐを入力
しグループ桁上げ発生関数ｇ１を出力する。グループ桁
上げ伝播関数生成器＊８は、ｐを入力しグループ桁上げ
伝播関数ｐ１を出力する。最上位桁上げ先見器＊９は、
ｇ、ｐ、ｇ” 、ｐ”を入力しＸとＹの２の補数の加算
における最上位桁の桁上げＣＭを計算する。ＣＭ ＝
１の場合は、変換器１２０は入力のｇ、ｐ、ｇ” 、ｐ
”をそのまま出力する。ＣＭ ＝ Ｏの場合は、Ｘ＜Ｙ
であるから、変換器１２６はｇｌ ｇｌｍ、ｐ、ｐ１
＊を出力する。ｇｌとｇ ｌ ＋″の生成方法は前述の
とおりである。和生成器１２１は、変換器１２０の出力
を用いて、桁上げ先見法により、ＸとＹの２の補数の和
（Ｙ≦Ｘの場合）、あるいはＸの２の補数とＹの和（Ｘ
＜Ｙの場合）を出力する。
に制御される。桁上げ得発生関数生成器＊５は、ＸとＹ
を入力し桁上げ発生関数ｇを出力する。桁上げ伝播関数
生成器＊６はＸとＹを入力し桁上げ伝播関数ｐを出力す
る。グループ桁上げ発生関数生成器＊７はｇとｐを入力
しグループ桁上げ発生関数ｇ１を出力する。グループ桁
上げ伝播関数生成器＊８は、ｐを入力しグループ桁上げ
伝播関数ｐ１を出力する。最上位桁上げ先見器＊９は、
ｇ、ｐ、ｇ” 、ｐ”を入力しＸとＹの２の補数の加算
における最上位桁の桁上げＣＭを計算する。ＣＭ ＝
１の場合は、変換器１２０は入力のｇ、ｐ、ｇ” 、ｐ
”をそのまま出力する。ＣＭ ＝ Ｏの場合は、Ｘ＜Ｙ
であるから、変換器１２６はｇｌ ｇｌｍ、ｐ、ｐ１
＊を出力する。ｇｌとｇ ｌ ＋″の生成方法は前述の
とおりである。和生成器１２１は、変換器１２０の出力
を用いて、桁上げ先見法により、ＸとＹの２の補数の和
（Ｙ≦Ｘの場合）、あるいはＸの２の補数とＹの和（Ｘ
＜Ｙの場合）を出力する。
絶対値減算処理において、従来は答の絶対値化処理のた
めに２の補数の計算が必要であった。この計算は本質的
に加算であるので、実行に時間がかかる。
めに２の補数の計算が必要であった。この計算は本質的
に加算であるので、実行に時間がかかる。
本発明によれば、関数変換という処理によって常に二つ
の入力の差が出力されるようにしている。変換は簡単な
プール代数式で表わされるものであり、処理時間は掻く
わずかである。したがって、従来よりも高速な処理が可
能である。
の入力の差が出力されるようにしている。変換は簡単な
プール代数式で表わされるものであり、処理時間は掻く
わずかである。したがって、従来よりも高速な処理が可
能である。
第１図は本発明の方式を示したフローチャート、第２図
は本発明の実施例を示す基本構成図、第３図はｘ＋ｙと
Ｘ＋Ｙの桁上げの関係を示す説明図、第４図は従来の絶
対値加減算装置の構成図である。 １００〜＊２，２００〜２０８・・・データバス、＊３
，２１０・・・制御信号、＊４，２２０・・・１の補数
生成器、＊５，２２１・・・桁上げ発生関数生成器、＊
６，２２２・・・桁上げ伝播関数生成器、＊７，２２３
・・・グループ桁上げ発生関数生成器、＊８．２２４・
・・グループ桁上げ伝播関数生成器、＊つ・・・最上位
桁上げ先見器、１２０・・・変換器、１２１，２２５・
・・相生成器、２２６・・・２の補数生成器。 代理人 弁理士 内 原 音 第 回 Ｘ ！ θ ↑ ↑ ↑ θ θ ！ ！ ！ ！ ↑ −一一一↑ 差 聞
は本発明の実施例を示す基本構成図、第３図はｘ＋ｙと
Ｘ＋Ｙの桁上げの関係を示す説明図、第４図は従来の絶
対値加減算装置の構成図である。 １００〜＊２，２００〜２０８・・・データバス、＊３
，２１０・・・制御信号、＊４，２２０・・・１の補数
生成器、＊５，２２１・・・桁上げ発生関数生成器、＊
６，２２２・・・桁上げ伝播関数生成器、＊７，２２３
・・・グループ桁上げ発生関数生成器、＊８．２２４・
・・グループ桁上げ伝播関数生成器、＊つ・・・最上位
桁上げ先見器、１２０・・・変換器、１２１，２２５・
・・相生成器、２２６・・・２の補数生成器。 代理人 弁理士 内 原 音 第 回 Ｘ ！ θ ↑ ↑ ↑ θ θ ！ ！ ！ ！ ↑ −一一一↑ 差 聞
Claims (2)
- （１）絶対値表現の二つのオペランドＸとＹの加算を実
行する場合は、第一の桁上げ発生関数Ｇと、第一の桁上
げ伝播関数Ｐと、第一のグループ桁上げ発生関数Ｇ＾＊
と、第一のグループ桁上げ伝播関数Ｐ＾＊とを用いて（
桁上げ先見法により結果を求め、 減算を実行する場合は、Ｙの１の補数Ｙを生成し、Ｘと
＠Ｙ＠の加算における第二の桁上げ発生関数ｇと、第二
の桁上げ伝播関数ｐと、第二のグループ桁上げ発生関数
ｇ＾＊と、第二のグループ桁上げ伝播関数ｐ＾＊とから
、ＸとＹの２の補数との加算における最上位桁からの桁
上げＣ＿Ｍを計算し、Ｃ＿Ｍが１のときは、前記第二の
桁上げ発生関数ｇと、前記第二の桁上げ伝播関数ｐと、
前記第二のグループ桁上げ発生関数ｇ＾＊と、前記第二
のグループ桁上げ伝播関すｐ＾＊とを用いて、ＸとＹの
２の補数との和を、桁上げ先見法によつて計算し、 前記最上位桁上げＣ＿Ｍが０のときは、各ビットが前記
第二の桁上げ発生関数ｇと前記第二の桁上げ伝播関数ｐ
の各ビット毎の論理和の否定で与えられる第三の桁上げ
発生関数ｇ＾１と、各ビットが前記第二のグループ桁上
げ発生関数ｇ＾＊と前記第二のグループ桁上げ伝播関数
ｐ＾＊の各ビット毎の論理和の否定で与えられる第三の
グループ桁上げ発生関数ｇ＾１＾＊とを生成し、この第
三の桁上げ発生関数ｇ＾１と第三のグループ桁上げ発生
関数ｇ＾１＾＊と前記第二の桁上げ伝播関数ｐと前記第
二のグループ桁上げ伝播関数ｐ＾＊とからＸの２の補数
とＹの和を桁上げ先見法によって計算することを特徴と
する絶対値加減算方式。 - （２）絶対値表現の第一のオペランドと、第二のオペラ
ンドに対して、実行すべき命令が加算か減算かを区別す
る制御信号と、前記第二のオペランドとを入力し、減算
命令時は、前記第二のオペランドの１の補数を出力し、
加算命令時は前記第二のオペランドを出力する１の補数
生成器と、 前記第一のオペランドと前記１の補数生成器の出力とを
入力とし、桁上げ発生関数を出力する桁上げ発生関数生
成器と、 前記第一のオペランドと前記１の補数生成器の出力とを
入力とし、桁上げ伝播関数を出力する桁上げ伝播関数生
成器と、 前記桁上げ発生関数生成器の出力と前記桁上げ伝播関数
生成器の出力とを入力とし、グループ桁上げ発生関数を
出力するグループ桁上げ発生関数生成器と、 前記桁上げ伝播関数生成器の出力を入力し、グループ桁
上げ伝播関数を出力するグループ桁上げ伝播関数生成器
と、 前記桁上げ発生関数生成器の出力と前記桁上げ伝播関数
生成器の出力と前記グループ桁上げ発生関数生成器の出
力と前記グループ桁上げ伝播関数生成器の出力とを入力
とし、前記第一のオペランドと前記第二のオペランドの
２の補数との加算において最上位桁で発生する桁上げを
出力する最上位桁上げ先見器と、 前記桁上げ発生関数生成器の出力と前記桁上げ伝播関数
生成器の出力と前記グループ桁上げ発生関数生成器の出
力と前記グループ桁上げ伝播関数生成器の出力と前記最
上位桁上げ先見器の出力と前記制御信号とを入力とし、
河川命令の場合と減算命令で前記最上位桁上げが存在す
る場合は、前記桁上げ発生関数生成器の出力と前記桁上
げ伝播関数生成器の出力と前記グループ桁上げ発生関数
生成器の出力と前記グループ桁上げ伝播関数生成器の出
力とをすべてそのまま出力し、減算命令で前記最上位桁
上げが存在しない場合は、前記桁上げ発生関数生成器の
出力である桁上げ発生関数と前記け田上げ伝播生成器の
出力である桁上げ伝播関数の各ビット毎の論理和の否定
、前記グループ桁上げ発生関数生成器の出力であるグル
ープ桁上げ発生関数と前記グループ桁上げ伝播関数生成
器の出力であるグループ桁上げ伝播関数の各ビット毎の
論理和の否定、ならびに前記桁上げ伝播関数生成器の出
力および前記グループ桁上げ伝播関数生成器の出力とを
出力する変換器と、 前記変換器の出力を入力として前記第一のオペランドと
前記第二のオペランドの和または差を出力する和生成器
とを 有することを特徴とする絶対値加減算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281927A JP2606331B2 (ja) | 1988-11-07 | 1988-11-07 | 絶対値加減算方法及びその装置 |
| US07/432,829 US5084835A (en) | 1988-11-07 | 1989-11-07 | Method and apparatus for absolute value summation and subtraction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281927A JP2606331B2 (ja) | 1988-11-07 | 1988-11-07 | 絶対値加減算方法及びその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02127727A true JPH02127727A (ja) | 1990-05-16 |
| JP2606331B2 JP2606331B2 (ja) | 1997-04-30 |
Family
ID=17645882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63281927A Expired - Lifetime JP2606331B2 (ja) | 1988-11-07 | 1988-11-07 | 絶対値加減算方法及びその装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5084835A (ja) |
| JP (1) | JP2606331B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0146065B1 (ko) * | 1994-10-18 | 1998-09-15 | 문정환 | 절대값 계산 회로 |
| US5964827A (en) * | 1997-11-17 | 1999-10-12 | International Business Machines Corporation | High-speed binary adder |
| US6990508B1 (en) * | 2001-09-11 | 2006-01-24 | Cypress Semiconductor Corp. | High performance carry chain with reduced macrocell logic and fast carry lookahead |
| US20130297667A1 (en) * | 2012-05-04 | 2013-11-07 | Leslie Imre Sohay | OSBS subtractor Accelerator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225325A (ja) * | 1985-07-25 | 1987-02-03 | Fujitsu Ltd | 絶対値数加減算回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3814925A (en) * | 1972-10-30 | 1974-06-04 | Amdahl Corp | Dual output adder and method of addition for concurrently forming the differences a{31 b and b{31 a |
| US4811272A (en) * | 1987-05-15 | 1989-03-07 | Digital Equipment Corporation | Apparatus and method for an extended arithmetic logic unit for expediting selected floating point operations |
-
1988
- 1988-11-07 JP JP63281927A patent/JP2606331B2/ja not_active Expired - Lifetime
-
1989
- 1989-11-07 US US07/432,829 patent/US5084835A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225325A (ja) * | 1985-07-25 | 1987-02-03 | Fujitsu Ltd | 絶対値数加減算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2606331B2 (ja) | 1997-04-30 |
| US5084835A (en) | 1992-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Vijay et al. | A Review On N-Bit Ripple-Carry Adder, Carry-Select Adder And Carry-Skip Adder | |
| JP3813127B2 (ja) | ３つのゲートのクリティカル・パスを有するワイド加算器 | |
| JP2005218094A (ja) | ４：２ｃｓａセル及び４：２キャリ保存加算方法 | |
| US11714604B2 (en) | Device and method for binary flag determination | |
| JPH02127727A (ja) | 絶対値加減算方法及びその装置 | |
| JP2511527B2 (ja) | 浮動小数点演算器 | |
| JP2518293B2 (ja) | デ−タフロ−プロセツサ | |
| JP6428488B2 (ja) | 加減算器及び加減算器の制御方法 | |
| JPH09222991A (ja) | 加算方法および加算器 | |
| JPH10111791A (ja) | 除算装置 | |
| JP4502040B2 (ja) | Ｓｉｍｄ演算器、ｓｉｍｄ演算器の演算方法、演算処理装置及びコンパイラ | |
| Afrin et al. | Two novel design approaches for optimized reversible multiplier circuit | |
| Nandhini et al. | Implementation of Normal Urdhva Tiryakbhayam Multiplier in VLSI | |
| JP3315042B2 (ja) | 乗算装置 | |
| JP2010049611A (ja) | Ｓｉｍｄ演算器、ｓｉｍｄ演算器の演算方法、演算処理装置及びコンパイラ | |
| JPH1049348A (ja) | 整数乗算装置 | |
| Krishnamoorthy | A Novel Domino Logic Design for Embedded Application | |
| JP3522167B2 (ja) | 演算処理回路及び演算処理方法 | |
| Samanth et al. | Design and implementation of high-performance hybridadders | |
| SU1425666A1 (ru) | Арифметическое устройство по модулю | |
| JPS63254525A (ja) | 除算装置 | |
| SU922734A1 (ru) | Устройство дл вычислени функций синуса и косинуса | |
| SU1612294A1 (ru) | Устройство дл вычислени обратной величины | |
| Manikandan et al. | Implementation of Unsigned Multiplier using Efficient Carry-Select Adder for DSP Applications | |
| Eshtawie et al. | Analysis of results obtained with a new proposed low area low power high speed fixed point adder |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080213 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 12 |