JPH02124621A - ディジタルトランスバーサルフィルタ - Google Patents
ディジタルトランスバーサルフィルタInfo
- Publication number
- JPH02124621A JPH02124621A JP27883188A JP27883188A JPH02124621A JP H02124621 A JPH02124621 A JP H02124621A JP 27883188 A JP27883188 A JP 27883188A JP 27883188 A JP27883188 A JP 27883188A JP H02124621 A JPH02124621 A JP H02124621A
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- 230000010354 integration Effects 0.000 claims abstract description 11
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000004364 calculation method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000005070 sampling Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル演算回路によってたたみ込み積分
を行ないフィルタ特性を得るディジタルトランスバーサ
ルフィルタに関する。
を行ないフィルタ特性を得るディジタルトランスバーサ
ルフィルタに関する。
従来、たたみ込み積分を行なうディジタルトランスバー
サルフィルタは第３図に示すような構成が用いられる。
サルフィルタは第３図に示すような構成が用いられる。
第３図においては、標本化周波数ｆｓ＝１／Ｔでｎビッ
トに量子化されたサンプル値はシフトレジスタ１に入力
される。シフトレジスタ１の出力であ４各タツプには係
数ＲＯＭ３０〜３７を用いて乗算を行なう乗算器２０〜
２７が接続され、乗算器２０〜２７の出力を加算器４０
にて加算してフィルタ出力を得る。
トに量子化されたサンプル値はシフトレジスタ１に入力
される。シフトレジスタ１の出力であ４各タツプには係
数ＲＯＭ３０〜３７を用いて乗算を行なう乗算器２０〜
２７が接続され、乗算器２０〜２７の出力を加算器４０
にて加算してフィルタ出力を得る。
上述した第３図の構成では、各タップごとに乗算器を必
要とするため、特に演算する入力データのビット数によ
ってはハードウェアの規模が大きくなるという欠点があ
る。
要とするため、特に演算する入力データのビット数によ
ってはハードウェアの規模が大きくなるという欠点があ
る。
そこで第４図に示すように１つの乗算器２を共有し、シ
フトレジスタ１のデータを順次シフトさせながら各タッ
プごとの乗算を行ない、加算器４およびデータ保持回路
６によりたたみ込み積分を行なう構成が実際的によく用
いられる。しかし、この場合は各回路の動作速度は標本
化周波数ｆｓのタップ数倍、第４図の例では８倍以上の
速度が必要であるとの欠点がある。したがって、高速広
帯域な信号処理分野でのディジタルフィルタの応用に支
障を来たしている。
フトレジスタ１のデータを順次シフトさせながら各タッ
プごとの乗算を行ない、加算器４およびデータ保持回路
６によりたたみ込み積分を行なう構成が実際的によく用
いられる。しかし、この場合は各回路の動作速度は標本
化周波数ｆｓのタップ数倍、第４図の例では８倍以上の
速度が必要であるとの欠点がある。したがって、高速広
帯域な信号処理分野でのディジタルフィルタの応用に支
障を来たしている。
本発明のディジタルトランスバーサルフィルタは、ｎビ
ットの量子化されたサンプル値を入力信号とし、Ｍ個の
タップを有するＭ−１次のディジタルトランスバーサル
フィルタにおいて、前記入力信号のうち連続して入力さ
れるＭ−１個の入力信号のうちＭ−２個を保存するレジ
スタと、このＭ−２個のレジスタの入力信号と出力信号
とで入力側から数えて時間的に連続する１番目からＭ／
２番目の組とＭ／２番目からＭ−１番目の組とに分け選
択出力する選択回路と、この選択回路の出力を入力とし
係数ＲＯＭを用いてたたみ込み積分を行なう演算手段と
を備え、この演算手段はＭ／２番目からＭ−１番目の入
力信号組に対する演算を先に行い、１サンプル周期遅れ
たタイミングにおいて１番目からＭ／２番目の入力信号
組に対する演算を行い前の演算結果に加算することによ
り構成される。
ットの量子化されたサンプル値を入力信号とし、Ｍ個の
タップを有するＭ−１次のディジタルトランスバーサル
フィルタにおいて、前記入力信号のうち連続して入力さ
れるＭ−１個の入力信号のうちＭ−２個を保存するレジ
スタと、このＭ−２個のレジスタの入力信号と出力信号
とで入力側から数えて時間的に連続する１番目からＭ／
２番目の組とＭ／２番目からＭ−１番目の組とに分け選
択出力する選択回路と、この選択回路の出力を入力とし
係数ＲＯＭを用いてたたみ込み積分を行なう演算手段と
を備え、この演算手段はＭ／２番目からＭ−１番目の入
力信号組に対する演算を先に行い、１サンプル周期遅れ
たタイミングにおいて１番目からＭ／２番目の入力信号
組に対する演算を行い前の演算結果に加算することによ
り構成される。
以上の構成により、本発明では入力信号を時間的に連続
する２つの組に分け、一方の組に対する演算を１サンプ
ル周期早く行なうことにより、動作速度に対して余裕を
もたせ、さらに一部の回路を時分割使用することにより
ハードウェア規模の縮小を図っている。
する２つの組に分け、一方の組に対する演算を１サンプ
ル周期早く行なうことにより、動作速度に対して余裕を
もたせ、さらに一部の回路を時分割使用することにより
ハードウェア規模の縮小を図っている。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。第
１図において、入力信号は６個のラッチ回路からなるシ
フトレジスタ１に入力される。選択回路７０１は入力側
から数えて４番目から７番目のタップの組と１番目から
４番目のタップの組とを選択して、係数ＲＯＭを用いて
たたみ込み積分を行なう演算部５０１に出力する。演算
部５０１は係数ＲＯＭ３００，３０１，３０２，３０３
およびこれらに対応する乗算器２００，２０１゜２０２
．２０３、さらに乗算器の出力を加算する加算器４００
を有し、加算器４００の出力がフィルタ出力となる。
１図において、入力信号は６個のラッチ回路からなるシ
フトレジスタ１に入力される。選択回路７０１は入力側
から数えて４番目から７番目のタップの組と１番目から
４番目のタップの組とを選択して、係数ＲＯＭを用いて
たたみ込み積分を行なう演算部５０１に出力する。演算
部５０１は係数ＲＯＭ３００，３０１，３０２，３０３
およびこれらに対応する乗算器２００，２０１゜２０２
．２０３、さらに乗算器の出力を加算する加算器４００
を有し、加算器４００の出力がフィルタ出力となる。
第３図に示した従来のトランスバーサルフィルタでは、
１番目から８番目のタップの出力信号を同時に乗算器に
入力し、各乗算結果を加算器４０で一斉に加算してフィ
ルタ出力を得る構成となっている。これに対し本実施例
の構成は、機能上、第３図に示した７次のトランスバー
サルフィルタ（タップ数８個）と全く同等で、なおかつ
タップ数を１つ減らした構成としている。即ち４番目か
ら７番目のタップに現われる信号は、１サンプル周期遅
れたときに５番目から８番目に現われる信号と同じであ
ることに着目し、本来５番目から８番目のタップの出力
信号に対するたたみ込み積分を１サンプル周期早く行な
って、結果を次のサンプル周期まで保持しておき、１サ
ンプル周期遅れたタイミングにおいて、残った１番目か
ら４番目のタップの出力信号に対するたたみ込み積分に
、前記の先行演算分を加えてフィルタ出力を得ている。
１番目から８番目のタップの出力信号を同時に乗算器に
入力し、各乗算結果を加算器４０で一斉に加算してフィ
ルタ出力を得る構成となっている。これに対し本実施例
の構成は、機能上、第３図に示した７次のトランスバー
サルフィルタ（タップ数８個）と全く同等で、なおかつ
タップ数を１つ減らした構成としている。即ち４番目か
ら７番目のタップに現われる信号は、１サンプル周期遅
れたときに５番目から８番目に現われる信号と同じであ
ることに着目し、本来５番目から８番目のタップの出力
信号に対するたたみ込み積分を１サンプル周期早く行な
って、結果を次のサンプル周期まで保持しておき、１サ
ンプル周期遅れたタイミングにおいて、残った１番目か
ら４番目のタップの出力信号に対するたたみ込み積分に
、前記の先行演算分を加えてフィルタ出力を得ている。
したがって、ディジタルフィルタ構成上、最も回路規模
が大きくなる乗算器の数を半分にしている。また１サン
プル周期内で処理するデータ量が半分になるため、回路
の動作遅延が短くなり、その分ディジタルトランスバー
サルフィルタとしての動作速度の向上が図れ、高速広帯
域分野での応用も可能となる。
が大きくなる乗算器の数を半分にしている。また１サン
プル周期内で処理するデータ量が半分になるため、回路
の動作遅延が短くなり、その分ディジタルトランスバー
サルフィルタとしての動作速度の向上が図れ、高速広帯
域分野での応用も可能となる。
第２図は本発明の第二の実施例を示すブロック図である
。本構成ではたたみ込み積分を行なう演算部として、Ｒ
ＯＭ乗算器８０１を用いている。
。本構成ではたたみ込み積分を行なう演算部として、Ｒ
ＯＭ乗算器８０１を用いている。
＝６−
ＲＯＭ乗算器とは、例えば米国特許３７７７１３０（Ｄ
ｅｃ４．１９７３）に記載されている”Ｄｉｇｉｔａｌ
Ｆｉｌｔｅｒ ｆｏｒＰＣＭ Ｅｎｃｏｄｅｄ Ｓｉ
ｇｎａｌｓ ”にあるように、ＲＯＭを一種のルックア
ップテーブルとして係数を入力信号データとの部分積を
発生させる手段として用い、各部分積を累積加算するこ
とにより乗算を実現する回路である。ＲＯＭ乗算器８０
１の内部で用いるＲＯＭの容量は入力信号の数でそのワ
ード数が、またビット数でＲＯＭの個数が決定される。
ｅｃ４．１９７３）に記載されている”Ｄｉｇｉｔａｌ
Ｆｉｌｔｅｒ ｆｏｒＰＣＭ Ｅｎｃｏｄｅｄ Ｓｉ
ｇｎａｌｓ ”にあるように、ＲＯＭを一種のルックア
ップテーブルとして係数を入力信号データとの部分積を
発生させる手段として用い、各部分積を累積加算するこ
とにより乗算を実現する回路である。ＲＯＭ乗算器８０
１の内部で用いるＲＯＭの容量は入力信号の数でそのワ
ード数が、またビット数でＲＯＭの個数が決定される。
入力信号のビット数が同じであれば、本発明を適用する
ことによりＲＯＭ乗算器の入力信号数を半分に削減する
ことができ、使用するＲＯＭ容量も半分にすることがで
きる。このことは例えばディジタルトランスバーサルフ
ィルタをＬＳＩ化する上で、搭載するチップサイズを小
さくすると共に、消費電力の低下、製造コストの削減を
図れる。
ことによりＲＯＭ乗算器の入力信号数を半分に削減する
ことができ、使用するＲＯＭ容量も半分にすることがで
きる。このことは例えばディジタルトランスバーサルフ
ィルタをＬＳＩ化する上で、搭載するチップサイズを小
さくすると共に、消費電力の低下、製造コストの削減を
図れる。
以上説明したように本発明は、ディジタルトランスバー
サルフィルタの入力信号を時間的に連続する２つの組に
分け、一方の組に対するたたみ込み積分を１サンプル周
期早く行い、もう一方の組に対するたたみ込み積分を本
来のサンプル周期で行って、先行演算骨との加算を行う
構成とすることにより、タップ数の削減９乗算器ハード
ウェアの規模縮小、ならびにディジタルトランスバーサ
ルフィルタとしての動作速度の向上を図れるという効果
があり、製造コストの低下、装置の小型化。
サルフィルタの入力信号を時間的に連続する２つの組に
分け、一方の組に対するたたみ込み積分を１サンプル周
期早く行い、もう一方の組に対するたたみ込み積分を本
来のサンプル周期で行って、先行演算骨との加算を行う
構成とすることにより、タップ数の削減９乗算器ハード
ウェアの規模縮小、ならびにディジタルトランスバーサ
ルフィルタとしての動作速度の向上を図れるという効果
があり、製造コストの低下、装置の小型化。
消費電力の縮少による信頼性の向上を図れる効果がある
。
。
第１図は本発明の一実施例のブロック図、第２図は本発
明の第二の実施例のブロック図、第３図および第４図は
従来のディジタルトランスバーサルフィルタのブロック
図である。 １・・・シフトレジスタ、２，２０〜２７，２００〜２
０３・・・乗算器、３．３０〜３７，３００，３０３・
・・係数ＲＯＭ、４，４０，４００，４０１・・・加算
器、５，５０１・・・演算部、６・・・データ保持回路
、７゜ ７０１・・・選択回路、８０１・・・ＲＯＭ乗算器。
明の第二の実施例のブロック図、第３図および第４図は
従来のディジタルトランスバーサルフィルタのブロック
図である。 １・・・シフトレジスタ、２，２０〜２７，２００〜２
０３・・・乗算器、３．３０〜３７，３００，３０３・
・・係数ＲＯＭ、４，４０，４００，４０１・・・加算
器、５，５０１・・・演算部、６・・・データ保持回路
、７゜ ７０１・・・選択回路、８０１・・・ＲＯＭ乗算器。
Claims (1)
- ｎビットの量子化されたサンプル値を入力信号とし、
Ｍ個のタップを有するＭ−１次のディジタルトランスバ
ーサルフィルタにおいて、前記入力信号のうち連続して
入力されるＭ−１個の入力信号のうちＭ−２個を保存す
るレジスタと、このＭ−２個のレジスタの入力信号と出
力信号とで入力側から数えて時間的に連続する１番目か
らＭ／２番目の組とＭ／２番目からＭ−１番目の組とに
分け選択出力する選択回路と、この選択回路の出力を入
力とし係数ＲＯＭを用いてたたみ込み積分を行なう演算
手段とを備え、この演算手段はＭ／２番目からＭ−１番
目の入力信号組に対する演算を先に行い、１サンプル周
期遅れたタイミングにおいて１番目からＭ／２番目の入
力信号組に対する演算を行い前の演算結果に加算するこ
とを特徴とするディジタルトランスバーサルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27883188A JPH0716145B2 (ja) | 1988-11-02 | 1988-11-02 | ディジタルトランスバーサルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27883188A JPH0716145B2 (ja) | 1988-11-02 | 1988-11-02 | ディジタルトランスバーサルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02124621A true JPH02124621A (ja) | 1990-05-11 |
| JPH0716145B2 JPH0716145B2 (ja) | 1995-02-22 |
Family
ID=17602763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27883188A Expired - Lifetime JPH0716145B2 (ja) | 1988-11-02 | 1988-11-02 | ディジタルトランスバーサルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0716145B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790439A (en) * | 1996-05-14 | 1998-08-04 | Mitsubishi Denki Kabushiki Kaisha | Reduced test time finite impulse response digital filter |
| JP2010514066A (ja) * | 2006-12-19 | 2010-04-30 | インテル・コーポレーション | パターンマッチングによる高性能ｒａｉｄ６システムアーキテクチャ |
-
1988
- 1988-11-02 JP JP27883188A patent/JPH0716145B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790439A (en) * | 1996-05-14 | 1998-08-04 | Mitsubishi Denki Kabushiki Kaisha | Reduced test time finite impulse response digital filter |
| JP2010514066A (ja) * | 2006-12-19 | 2010-04-30 | インテル・コーポレーション | パターンマッチングによる高性能ｒａｉｄ６システムアーキテクチャ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0716145B2 (ja) | 1995-02-22 |
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