JPH02116937A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、例えば１６ビツト等の多ビットでデータを処
理するデータ処理装置に使用して好適なメモリ装置に関
する。

Ｃ発明の概要〕 本発明は、データ処理装置に使用するメモリ装置であっ
て、例えば８ビツトのデータを記憶する記憶手段を使用
して、制御手段よりの１回の指令で連続した複数番地の
８ビツトずつのデータを順次読出し、最後に読出したデ
ータ以外をラッチ回路にセットし、読出した全てのデー
タを同時に出力するようにして、８ビツトの整数倍のビ
ット数のデータとして出力されるようになり、１６ビツ
ト３２ビツト等のデータ処理装置に８ビツト用記憶手段
が使用できるようにしたものである。

〔従来の技術〕

近年、マイクロコンピュータ等で使用される中央処理装
置（以下ＣＰＵと称する）のデータバス幅を１６ビツト
或いは３２ビツトにして、従来の８ビツト構成のものよ
りも処理速度を速くしたものが実用化されている。この
場合、ＣＰＵに接続されるＲＯＭ、ＳＲＡＭ等のメモリ
も１６ビツト或いは３２ビツト構成のものを必要とする
。一般には、例えば１６ビット構成とするときには、８
ビツト構成のメモリを２個使用し、１６ビントの内の上
位８ビットを一方のメモリに記憶させ、下位８ビ・ント
を他方のメモリに記憶させるようにしていた。

このため、８ビツト構成のＣＰＵに比べ、１６ビツト構
成の場合には２倍の数のメモリを必要とし、３２ビツト
構成の場合には４倍の数のメモリを必要とする。

〔発明が解決しようとする課題〕

ところで、このようなメモリの使い方として、例えばメ
インプログラムとは異なる電源投入直後にだけ必要とす
るＢｏｏｔ　（ブート）指令コート等の指令を記憶させ
たメモリを設ける場合がある。このメモリは例えば１０
０ステツプ程度のプログラムが記憶できれば充分である
のに、現在市販されている半導体メモリは１個で最低で
も約２にバイトの記憶容量を有し、ＣＰＵが例えば１６
ビツＩ・構成のときには上位ビットと下位ビットとでこ
の２にバイトのメモリを２個必要とする。このため、こ
のようなデータ処理装置に組込まれたメモリの数は、ビ
ット数に略比例して増加し、無駄が多くなる不都合があ
った。

本発明は斯かる点に鑑み、１６ビツト、３２ビツト等の
データ処理装置に、８ビツト用のメモリが使用できるよ
うにして、メモリの数を削減することを目的とする。

〔課題を解決するための手段〕

本発明のメモリ装置は、例えば第１図に示す如く、８ビ
ツト等の所定ビットのデータを記憶し連続したｎ番地　
（ｎは整数）のアドレスで１組のデータを記憶するよう
にした記憶手段（３）と、アドレス指定信号により記憶
手段（３）からの読出しを制御する制御手段（１）と、
この制御手段（１）が出力するアドレス指定信号の下位
桁部とクロック信号とが供給されるフリップフロップ回
路（６）、　（７）と、このフリップフロップ回路（６
）、　（７）からの信号により記憶手段（３）から読出
された所定ビットの出力信号をラッチさせるｎ−１段に
接続されたラッチ回路（９）とを有し、制御手段（１）
からアドレス指定信号を出力すると、このアドレス指定
信号で示されるアドレスに記憶された所定ビットのデー
タを記憶手段（３）より読出した後、クロック信号の変
化に連動してｎ−１回アドレス指定信号の下位桁部をフ
リップフロップ回路（６）、　（７）で変化させて、連
続したｎ番地に記憶された１組のデータを記憶手段（３
）より順次読出させると共に、記憶手段（３）よりの所
定ビットのデータの読出し毎に、連続したｎ−１番地の
データをラッチ回路（９）にセットシ、このセントした
データのアドレスに続いたアドレスのデータの記憶手段
（３）よりの読出し時に、同時に連続したｎ番地のデー
タを出力させ、所定ビットのｎ倍のデータを出力させる
ようにしたものである。

〔作用］ 本発明のメモリ装置によると、例えば８ビツト用の１個
の記憶手段（３）を使用して１６ビツトのデータが出力
されるようになるため、メモリ装置の使用効率が向上し
、データ処理装置が必要とする記憶手段の数が少なくな
る。

〔実施例〕

以下、本発明のメモリ装置の一実施例を、添付図面を参
照して説明しよう。

本例は、フロッピーディスク等の記録媒体に音声データ
を記録させるデータ処理装置に組込まれたメモリ装置で
、このメモリ装置にはデータ処理装置の電源投入直後に
必要な指令が記憶させである。そして、第１図において
（１）は中央処理装置（以下ＣＰＵと称す）を示し、こ
のＣＰＵ（１）がデータ処理の制御を行う。この場合、
ＣＰＵ（１）は単位時間当り１６ビツトのデータの処理
を行う所謂１６ビット構成で、本例においては日本電気
社製のＶ５０型マイクロプロセッサを使用している。

そして、このＣＰＵ（＋）のデータ入出力端子ＡＤＯＡ
ＤＩ　、ＡＤ２・・・・ＡＤＩ９を、アドレスラッチ回
路（２）のアドレス信号入力端子Ｄｏ　、Ｄｉ　、Ｄ２
・・・・Ｄｉ９に接続し、またＣＰＵ（１）のアドレス
送出指令端子ＡＳＢをこのアドレスラッチ回路（２）に
接続する。このようにしであることで、ＣＰＵ（１）の
データ入出力端子ＡＤＯ−ＡＤ１９からアドレス信号が
出力されるときには、端子ＡＳＢからアドレスラッチ回
路（２）にアドレス送出指令が届き、このアドレス信号
をラッチする。

そして、このアドレスラッチ回路（２）のラッチ信号出
力端子ＱＯ，Ｑ１．Ｑ２・・・・Ｑ１９の内、２ビツト
目〜１６ビツト目の出力端子Ｑ１〜Ｑ１５を、データ記
憶手段としてのリード・オンリー・メモリ（ＲＯＭ）（
３）の２ビツト目〜１６ビツト目のアドレス信号入力端
子Ａｔ−Ａ１５に接続する。このＲＯＭ（３）は、８ビ
ツトのデータを記憶するように構成され、記憶データを
読出すためのアドレス指定は１６ビツトで行われる。そ
して本例においては、このＲＯＭ　（３）に電源投入直
後に必要なりｏｏ　を指令コードを記憶させである。

また、アドレスラッチ回路（２）の１７ビツト目〜２０
ビツト目のラッチ信号出力端子Ｑ１６〜Ｑ１９を、アド
レスデコーダ（４）のアドレス信号入力端子Ａ、Ｂ。

Ｃ，Ｄに接続する。そして、このアドレスデコーダ（４
）のデコード信号出力端子Ｙ０を、ＲＯＭ　（３）のチ
ップイネーブル端子ＣＥに接続する。

このようにしであることで、アドレスラッチ回路（２）
から出力されるアドレス信号の上位４桁（１７ビツト目
〜２０ビット目）が所定の状態であるとき、アドレスデ
コーダ（４）からＲＯＭ　（３）にチップイネーブル信
号が供給され、ＲＯＭ　（３）からのデータの読出しの
禁止状態が制御される。

そして、アドレスラッチ回路（２）の下位１ビツト目の
ラッチ信号出力端子ＱＯを、２人力ＯＲゲート（５）の
一方の入力端子と接続し、ＣＰＵ（１）のデータ取出し
指令端子ＭＲＤを、このＯＲゲート（５）の他方の入力
端子と接続する。そして、このＯＲゲート（５）の論理
和出力を、第１のＤフリップフロップ（６）のＤ入力端
子に供給し、ＣＰ　ＩＪ　（１）が出力するクロック信
号を、第１のＤフリップフロップ（６）のクロック信号
入力端子に供給する。そして、この第１のＤフリップフ
ロップ（６）のＱ出力端子に得られる出力信号を、第２
のＤフリップフロップ（７）のＤ入力端子に供給し、Ｃ
Ｐ　ＩＪ　（１）が出力するクロック信号を、インバー
タゲート（８）を介して第２のＤフリップフロップ（７
）のクロック信号入力端子に供給する。そして、この第
２のＤフリップフロップ（７）のＱ出力端子に得られる
出力信号を、下位１ビツト目のアドレス信号ＡＯ’　と
して、ＲＯＭ（３１の１ビット目のアドレス信号入力端
子ＡＯに供給する。

そして、このＲＯＭ　（３）の８ビツトの記憶データ出
力端子Ｄ′Ｏ，Ｄ′ｌ　、Ｄ′２・・・・Ｄ′７を、夫
々直接ＣＰＵ（１１の９ビット目〜１６ビツト目のデー
タ入出力端子ＡＤ８　、ＡＤ９・・・・ＡＤＩ５４．こ
接続すると共に、この出力端子Ｄ−０、Ｄ′ｌ　、　　
Ｄ’２・・・・Ｄ′７をデータラッチ回路（９）のデー
タ信号入力端子Ｄ”Ｏ、Ｄ”ｌ　、Ｄ”２・・・・Ｄ″
７に接続する。そして、このデータラッチ回路（９）の
ラッチ信号出力端子Ｑ’０　、Ｑ′ｌ　、Ｑ′２・・・
・Ｑ′７を、夫々ＣＰＵ（１）の１ビツト目〜８ビツト
目のデータ入出力端子ＡＤＯ、ＡＤＩ　、ＡＤ２・・・
・ＡＤ７に接続する。この場合、第１のＤフリップフロ
ップ（６）のＱ出力端子に得られる信号を、このデータ
ラッチ回路（９）のクロック信号入力端子ＣＬＫに供給
する。

次に本例のメモリ装置より記憶データを読出す際の動作
について、第２図のタイミング図を参照して説明する。

まず、ＲＯＭ　（３）に記憶されたデータについて説明
すると、このＲ、ＯＭ　（３）へは１６ビツトのデータ
を下位８ビツトと上位８ビツトとに分割して、８ビツト
ずつ別のアドレスに記憶させてあり、下位８ビツトを偶
数アドレスに記憶させ、上位８ビツトをこの偶数アドレ
スの１番地上の奇数アドレスに記憶させである。

また、本例のＣＰ　Ｕ　（１）が、各パスラインを使用
してデータの送受信を行う周期である１バスサイクルは
、第２図Ａに示す如く、クロック信号の４周）…とする
。

そして、記憶データの読出しは、ＣＰＵ（１）の制御に
より行われる。即ち、ＣＰＵ（１）のデータ人出力端子
ＡＤＯ−ＡＤ１５から、必要とするデータが記憶された
アドレスを指定する１６ビツトのアドレス信号が出力さ
れる。このときには、ＲＯＭ　（３）の偶数アドレスを
指定するアドレス信号（下位１ビツト目が“０°′）を
出力する。そして、このアドレス信号が、ＣＰ　Ｕ　（
１）からのアドレス送出指令の供給により、アドレスラ
ッチ回路（２）でラッチされる。そして、このアドレス
ラッチ回路（２）の各ラッチ信号出力端子ＱＯ−Ｑ１５
から、第２図Ｂに示す如く、このラッチされた１６ビツ
トのアドレス信号が出力される。

このアドレス信号が出力された時点では、ＣＰＵ（１）
からのデータ取出し信号ＭＲＤはハイレベル信号“１°
°となり、ＯＲゲート（５）に供給される。そして、偶
数アドレスを指定しているため°“０゛となるラッチさ
れた下位１ビツト目のアドレス信号がＯＲゲート（５）
に供給される。このため、このＯＲゲート（５）の出力
信号ＬＭＲは、第２図りに示す如く、ハイレベル信号“
１°”になり、１バスサイクル内のクロック信号（第２
図Ａ）の最初の立上り時Ｔ１で第１のＤフリップフロッ
プ（６）にこの信号がセットされ、この第１のＤフリッ
プフロップ（６）のＱ出力端子から第２図上に示す如く
ローレベル信号“０°゛が出力されるようになる。そし
て、このローレベル信号“°０゛が第２のＤフリップフ
ロップ（７）にセントされ、この第２のＤフリップフロ
ップ（７）のＱ出力端子から下位１ビツト目のアドレス
信号ＡＯ’　として第２図Ｆに示す如くローレベル信号
“０°゛が出力される。

このようにして下位１ビツト目がローレベル゛０”″と
なるアドレス信号がＲＯＭ　（３）に供給されることで
、第２図Ｇに示す如く、このＲＯＭ　（３）には偶数ア
ドレスが指定される。

そして、クロック信号（第２図Ａ）がＴ、から立下がる
と、第２図Ｃに示す如く１バスサイクル中の所定期間だ
けローレベル“°０”°になるデータ取出し信号ＭＲＤ
がＣＰＵ（１）から出力されて、ＯＲゲート（５）に供
給される。このため、このＯＲゲート（５）の出力信号
ＬＭＲは、第２図りに示す如く、データ取出し信号ＭＲ
Ｄに連動してローレベル信号“０°゛になる。

このローレベル信号°“０”の第１のフリップフロップ
（６）への人力で、このフリップフロップ（６）のＱ出
力端子からの出力信号（第２図Ｅ）は、クロック信号の
次の立上り時Ｔ２からハイレベル信号°“Ｆ″に変化し
、この信号をデータラッチ回路（９）に供給して、第２
図Ｈに示す如＜ＲＯＭ（３）の所定の偶数アドレスより
出力される８ビットのデータをラッチさせる。

そして、第２のＤフリップフロップ（７）に供給される
クロック信号はインバータゲート（８）を介しているの
で、第２図Ａに示す如くクロック信号のＴ２からの立下
がり時に、第１のＤフリップフロップ（６）のＱ出力端
子よりのハイレベル信号“ｔ　”　カ第２のＤフリッブ
フロッフ゛（力にセットされ、この第２のＤフリップフ
ロップ（力からＲＯＭ　（３）に供給される下位１ビツ
ト目のアドレス信号ＡＯ’がハイレベル信号“Ｉ′に変
化する。従って、第２図Ｇに示す如く、ＣＰＵ（１）か
ら出力されるアドレス信号で示される偶数アドレスの１
番地上の奇数アドレスがＲＯＭ（３）に指示されるよう
になる。

そして、ＲＯＭ　（３）からはこの奇数アドレスに記憶
された８ビツトのデータが第２図Ｉに示す如く出力され
るようになる。そして、ＲＯＭ　（３）からこの奇数ア
ドレスのデータが出力されている間の所定時、例えば本
例においてはクロック信号Ｔ３の立下がり時に、ＣＰＵ
（１）がＲＯＭ　（３）からのデータの取込みを行う。

このとき、データラッチ回路（９）の出力端子Ｑ’０〜
Ｑ゛７からは偶数アドレスによる８ビツトデータが出力
され、ＣＰＵ（１）のデータ入出力端子ＡＤＯ〜ＡＤ７
に下位８ビツトのデータとして供給される。そして、Ｒ
ＯＭ　（３）から出力中の奇数アドレスによる８ビット
のデータは、ＣＰＵ（１）のデータ入出力端子ＡＤ８〜
ＡＤ１５に上位８ビツトデータとして供給される。この
ため、ＣＰＵ（１）では、１バスサイクル中に１６ビツ
トのデータとして取込むことができる。

このように本例のメモリ装置によると、８ビツトのデー
タが記憶されるＲ　ＯＭ　（３）を１個だけ使用して、
ｃｐＵ（１）からの指令により、■バスサイクル中に１
６ビツトのデータがこのＣＰＵ（１）に供給される。こ
の場合、ＲＯＭ（３）には偶数アドレスと奇数アドレス
とで１６ビツトの１組のデータを記憶するようにしたた
め、アドレス数は８ビツトデータ記憶時の半分になるが
、本例のＲＯＭ　（３）には最大でも１００ステツプ程
度のプログラムである電源投入直後にだけ必要なりｏｏ
　を指令コードだけを記憶させるので、充分な記憶容量
を有する。

このため、従来のように上位８ビツトと下位８ビツトと
で別のＲＯＭを必要としたものに比べ、記憶させるデー
タ量や処理速度は同一でＲＯＭの数を半分にすることが
でき、メモリ装置の使用効率が向上する。またこのこと
より、データ処理装置内のプリント基板の小型化、ＲＯ
Ｍへの書込み工程数削減等多くの効果が得られる。

なお、上述実施例においては１６ビツト用のＣＰＵに接
続した場合について説明したが、３２ビット或いはそれ
以上の多ビットのＣＰＵに接続するようにしても良い。

この場合には、８ビツト用のＲＯＭの４番地或いはそれ
以上連続したアドレスで１組のデータを記憶するように
し、３段或いはそれ以上の複数段にデータラッチ回路を
接続し、連続したアドレスに記憶された１組のデータを
１バスサイクル内に８ビツトずつ順次出力させ、最後に
出力された８ビツトデータ以外の夫々の８ビツトデーク
を複数段のデータラッチ回路にラッチさせ、３２ビツト
のデータ或いはそれ以上の多ビットのデータとして同時
に出力させるようにすれば良い。

このような３２ビツト以上の多ビツト構成の場合には、
より多くのＲＯＭが削減できる利益がある。

さらにまた、本発明は上述実施例に限らず、本発明の要
旨を逸脱することなく、その他種々の構成が取り得るこ
とは勿論である。

構成図、第２図は第１図例の説明に供するタイミング図
である。

（１）は中央処理装置、（３）はＲＯＭ、（６）及び（
７）は夫々第１及び第２のＤフリップフロップ、（９）
はデータラッチ回路である。

〔発明の効果〕

本発明のメモリ装置によると、例えば８ビツト用の１個
の記憶手段を使用して１６ビツト或いはそれ以上の多ビ
ットのデータが同時に出力されるようになるため、メモ
リ装置の使用効率が向上し、データ処理装置が必要とす
る記憶手段の数が少なくなり、装置の小型化１低コスト
化等が計れる利益がある。

【図面の簡単な説明】

Claims (1)

1. 【特許請求の範囲】 所定ビットのデータを記憶し連続したｎ番地（ｎは整数
   ）のアドレスで１組のデータを記憶するようにした記憶
   手段と、 アドレス指定信号により前記記憶手段からの読出しを制
   御する制御手段と、 該制御手段が出力するアドレス指定信号の下位桁部とク
   ロック信号とが供給されるフリップフロップ回路と、 該フリップフロップ回路からの信号により前記記憶手段
   から読出された所定ビットの出力信号をラッチさせるｎ
   −１段に接続されたラッチ回路とを有し、 前記制御手段からアドレス指定信号を出力すると、この
   アドレス指定信号で示されるアドレスに記憶された所定
   ビットのデータを前記記憶手段より読出した後、前記ク
   ロック信号の変化に連動してｎ−１回アドレス指定信号
   の下位桁部を前記フリップフロップ回路で変化させて、
   連続したｎ番地に記憶された１組のデータを前記記憶手
   段より順次読出させると共に、 前記記憶手段よりの所定ビットのデータの読出し毎に、
   連続したｎ−１番地のデータを前記ラッチ回路にセット
   し、 このセットしたデータのアドレスに続いたアドレスのデ
   ータの前記記憶手段よりの読出し時に、同時に連続した
   ｎ番地のデータを出力させ、所定ビットのｎ倍のデータ
   を出力させるようにしたことを特徴とするメモリ装置。