JPH02115826A - 液晶表示パネルの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、液晶パネル、とりわけ薄膜トランジスタをス
イッチング素子として用いたアクティブ・マトリクス型
の液晶パネルの製造方法に関するものである。

従来の技術 例えば、逆スタガー型のアクティブ・マトリクス型液晶
パネルのアレイ基板において、ソース・ドレインとなる
配線を形成した後、静電気による破壊防止あるいはバス
の断線検査を行うためにすべてのゲートバスおよびすべ
てのソースバスをそれぞれショートさせるための配線を
形成する。この配線は後にエツチングにより除去される
必要１１があるため、ソース・ドレインで用いた金属以
外の金属、例えばＡ１でソース・ドレイン配線を形成し
た場合であればＣｒ等を用いる。Ａ１とＣｒの電気的接
触はＡＩ配線の上に単にＣｒ配線を形成することで行っ
ていた。

この様子を第４図に示す。第４図は１画素の一部及びソ
ース配線の終端部の断面図を示し、第４図において１は
ガラス基板で、４は絵素電極となる透明電極、５は絶縁
膜である。６はＣｒゲート電極、７はゲート絶縁膜、８
は半導体層、９は半導体保護膜、１０はｎ十半導体層、
１１．１２はＭｏＳｉ、ＡＩで形成されているソース・
ドレイン配線である。さらに、１３はＣｒで、ソース配
線であるＡＩと直接電気的接触している様子を示してい
る。

発明が解決しようとする課題 しかしながら、ソース・ドレイン配線１１．１２を形成
しているＡ１層は膜厚が大きく、特にドライエツチング
工法を用いた多層膜の同時にエツチングを行った場合、
Ａ１層の下にＭ　ｏ　Ｓ　＋　２層、半導体層等の薄膜
が存在する。

Ａ１層下のＭｏＳｉ２及び半導体層８，１０は、エツチ
ングレートが高くエツチングによる入り込みが大きい為
、このＡ１層１１．１２の上にＣｒ配線１３を形成し電
気的に接触させようとすると、Ｃｒ層１３がＡ１層およ
びＡ１層下の薄膜の段差をカバーしきれず電気的接触が
できない場合を生ずる。

本発明は上記課題を解決するもので、ソース・ドレイン
配線とＣｒ配線の電気的接触が安定に信頼性高く行える
液晶パネルを提供しようとするものである。

課題を解決するための手段 本発明は上記問題点を解決するため、ソース・ドレイン
電極となる第２の金属層を透明電極と電気的に接触させ
ておき、第３の金属層であるＣｒ層をこの透明電極と電
気的に接触させることにより、第２の金属層と第３の金
属層の電気的接触を図るようにしたものである。

作　　　用 本発明は、上記した方法により、第３の金属層であるＣ
ｒ配線を透明電極を介して第２の金属層と確実に電気的
接触を行うことができる。また、第３の金属層は後の工
程ですべて除去してしまうことを前提とするならば、第
３の金属層による配線を用いたショート・オーブン検査
及び静電気による素子の破壊防止対策を施すことが可能
である。

実施例 第１図は本発明の実施例におけるａ−８ｉＴＦＴを用い
た液晶表示パネルのアレイ部を示すものである。第１図
は絵素の一部およびソース配線の終端部を示しており、
２は補助容量を形成する第１のＩＴＯ透明電極、４は絵
素電極を形成する第２のＩＴＯ透明電極、６はＣｒから
なるゲート配線、９はＳｉＮｘからなる半導体保護膜層
、１４はＭ　ｏ　Ｓ　ｉ　２　／　Ａ　Ｉからなるドレ
イン電極、１５はＭｏＳｉ２／ＡＩからなるソース配線
、１３はＣｒからなるショート配線である。

さらに、第２図は第１図におけるＡ−Ａ　’部すなわち
絵素部の断面構造図を、第３図はＢ−Ｂ　’部すなわち
ソース配線終端部の断面構造図を示している。第２図に
おいて、１はガラス基板で、２は補助容量を形成する第
１のＩＴＯ透明電極、３は第１のＳ　ｉＯ２絶縁膜、４
は絵素電極を形成する第２の■ＴＯ透明電極、５は第２
のＳｉＯ２絶縁膜、６はＣｒゲート電極、７はＳｉＮか
らなるゲート絶縁膜、８はａ−３ｉ半導体層、９はＳ　
ｉ　Ｎからなる半導体保護膜層、１０はｎａ−８ｉ層１
１．１２はそれぞれソース配線１５、ドレイン電極１４
を形成するＭｏＳｉ、／ＡＩ層である。このＴＦＴアレ
イは信号電圧の保持特性を向上させるために第１及び第
２のＩＴＯ透明電極２，４により、液晶容量と並列に付
加される補助容量を形成している。ａ−８ｉＴＥＴはゲ
ート絶縁層として窒化シリコン膜を用いた逆スタガー型
のものである。チャンネル部にはゲート絶縁層と同様の
方法で形成されたＳｉＮｘよりなるパッシベーション膜
を有する。このパッシベーション膜はソース・ドレイン
電極１４．１６とａ−８ｉ半導体層８との間のオーミッ
ク接触を得るためのｎ”−ａ−Ｓｉを除去する工程にお
いて、チャンネル部のａ−８ｉ膜の膜べりを防止し、ａ
−３ｉ膜厚の制御性を向上さぜるためのものである。こ
のＴＥＴアレイのＣｒゲート電極形成以降の製造プロセ
スは、ＳｉＮ、ａ−８ｉ。

ＳｉＮアの３層を連続形成した後、半導体保護膜層９を
エツチングによりパターンニングしさらにｎ”ａ−８ｉ
層を形成した後、ｎ”ａ−３ｉ層。

ａ−３ｉ層、ゲート絶縁膜であるＳｉＮ層、Ｓｉ０２層
を同時にエツチングしコンタクト部を形成する。その後
、ソース・ドレインを形成するためにＭｏＳｉ２層１１
、Ａ１層１２を連続形成し、Ａ１層１２をエツチングし
た後、ＭｏＳｉ２層１１、ｎ”ａ−８ｉ層１０　＋　ａ
　　Ｓ　１層８を同時にエツチングする。この際ｎ”ａ
−８ｉ層１０およびａ−３ｉ層８といった半導体層はエ
ツチングレートが高いためＭ　ｏ　Ｓ　ｉ２、ＡＩのパ
ターンエツジに対してｎ”ａ−３ｉ層、ａ−３ｉ層が入
り込んだ形になる。最後に、Ｃｒ配線１３を形成しソー
ス配線１５およびゲート配線６をそれぞれシュートさせ
ることによって、静電気によるトランジスタの破壊防止
あるいは配線のショート・オープン検査が行えるように
するのであるが、この時、ソース・ドレイン配線におい
て半導体層が入り込んだ形状になっていると、Ｃｒ層を
形成した場合第４図の様になり、Ｃｒ配線をソース・ド
レイン配線にコンタクトさせることが困難である。

そこで、Ｃｒ配線１３をソース・ドレイン配線１４．１
５に直接コンタクトさせるのではな（、ソース・ドレイ
ン配線１４．１５をあらかじめ第２のＩＴＯ透明電極４
にコンタクトさせておき、Ｃｒ配線１３はこの第２のＩ
ＴＯ透明電極４にコンタクトさせるようにすれば上記の
問題は解決する。この様子を第２図に示す。１はガラス
基板、３は第１のＳ　ｉＯ２絶縁膜、４は絵素電極を形
成する第２のＩＴＯ透明電極、５は第２のＳ　ｒ　０２
絶縁膜、７はＳｉＮからなるゲート絶縁膜、８はａ−３
ｉ半導体層、１０はｎａ−３ｉ層１１．１２はそれぞれ
ソース・ドレイン電極を形成するＭｏＳｉ、、／ＡＩ層
である。１３はＣｒショート配線である。Ｃｒ層と第２
１ＴＯ透明電極４のコンタ、クトは図のように確実に行
うことができる。

なお、実施例において、ショート配線であるＣｒ層を第
２のＩＴＯ透明電極４とコンタクトさせているが、ＩＴ
Ｏ層の替わりにゲート配線を用いてもよい。

発明の詳細 な説明したように、本発明によれば、断線検査、クロス
ショート検査を行うため、または静電気破壊を防止する
ためのショート配線を、膜厚の大きなＡＩ配線等にでも
確実にコンタクトすることができる。

【図面の簡単な説明】

第１図は本発明における一実施例であるａ−８ｉＴＦＴ
を用いた液晶表示パネルのアレイ部の平面図、第２図、
および第３図は第１図の八−Ａ線、Ｂ−Ｂ線による断面
構造図、第４図は逆スタガー型のアクティブ・マトリク
ス型液晶パネルのアレイ基板における１画素の一部、お
よびソース配線の終端部の断面図である。 １・・・・・・ガラス基板、２・・・・・・ＩＴＯ透明
電極、３・・・・・・５ｉｎ２絶縁膜、４・・・・・・
ＩＴＯ透明電極、５・・・・・・ＳｉＯ□絶縁膜、６・
・・・・・Ｃｒゲート電極、７・・・・・・ＳｉＮｘゲ
ート絶縁膜、８・・・・・・ａ−３ｉ半導体層、９・・
・・・・ＳｉＮｘ半導体保護膜層、１０・・・・・・ｎ
”ａ−８ｉ層、１１・・・・・・ＭｏＳｉ２層、１２・
・・・・・Ａ１層、１３・・・・・・Ｃｒショート配線
、１４・・・・・・ドレイン電極、１５・・・・・・ソ
ース配線。 第１図

Claims (1)

【特許請求の範囲】
1. （１）アクティブマトリクス型の液晶表示パネルのアレ
   イ基板の絶縁性透明基板上に透明電極を形成し、その上
   に透明絶縁膜を形成した後、ゲートとなる第１の金属層
   を選択的に形成し、透明絶縁膜、半導体層、半導体保護
   膜層を形成し、ソース・ドレイン電極となる第２の金属
   層を選択的に形成し、この第２の金属層に第３の金属層
   を電気的に接触させる場合に、前記の透明電極と第２の
   金属層を電気的に接触させておき、第３の金属層をこの
   透明電極と電気的に接触させるようにしたことを特徴と
   する液晶表示パネルの製造方法。