JPH021152A - 半導体ウエハー列および半導体ウエハー列の製造方法 - Google Patents

半導体ウエハー列および半導体ウエハー列の製造方法

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JPH021152A
JPH021152A JP63271951A JP27195188A JPH021152A JP H021152 A JPH021152 A JP H021152A JP 63271951 A JP63271951 A JP 63271951A JP 27195188 A JP27195188 A JP 27195188A JP H021152 A JPH021152 A JP H021152A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は一般に半導体ウェハー列に関し、更に詳しくは
導電適合性物質からなる複数個の小塊により垂直方向に
連結された半導体ウェハーの積層列並びにその製造方法
に係る。
従来の技術 集積回路ＩＣ技術の発展に伴い、複数のトランジスター
ＩＣ回路からなる半導体ウェハーからコンピューター及
びコンピューター記憶装置が作られて来た。
データプロセス機器において完成ウェハーを用いること
が望ましい。個々の回路は半導体チップのウェハーから
取外し回路板に取付ける際互いに連結される。しかし乍
らデータプロセス装置には大量のワイヤーが必要である
。ウェハー上の個々の回路をこのウェハーの一部として
ワイヤーで接続すると、リスポンスの早いよりコンパク
トな装置が作られる。これは所謂ウェハスケール集積化
技術（ＷＳＩ　）により達成することができる。しかし
乍ら大型でしかも完璧な半導体ウェハーを製造する際の
実際上の困難は一般に複数個のウェハーを必要とするこ
とで、スペースを節約するにはこれらのウェハーをデー
タプロセス装置内に積重ねなければならない。ワイヤー
で複数の積層ウェハーを連結する不利を克服するには例
えばはんだ、銅等の固体高密度導電材料を垂直柱にして
これにより並行回路部品を接続した大型並行列プロセサ
ーと記憶装置を用いる試みがなされて来た。例えば米国
特許第４．３６８，１０６号及び同第４゜３９４．７１
２号に記載されている通りである。
別の方法に、垂直柱を積層された回路板を接続する場合
と同様に細いワイヤーの小塊状の導電適合性材料で充満
することであるが、これは米国特許第４，５７４，３３
１号及び同第４，５８１゜６７９号に記載されている。
米国特許第４，０２９．３７５号には垂直に積み重ねた
プリント回路板を接続する別種のコネクターが開示され
ている。
発明が解決しようとする課題 本発明の主たる目的は従来のプリント回路板と対照的に
配列された個々のウェハーを互いに積層しこれらを微細
なワイヤーの小塊又は導電性エラストマーの小塊状の導
電適合性物質を用いて垂直に電気的に接続してなる半導
体ウェハー列並びにその製造方法を提供することにある
。
上記の目的に従って、ウェハー列の各ウェハーに一つ又
は二つ以上の溝部（ｖｌａ）を化学的又はレーサードリ
ル等の方法により設ける。これらの溝部の壁を電気的絶
縁材の層を塗布した後に該溝部を導電適合性物質の小塊
（ｗａｄ）を充てんし、ウェハーを互いに積層する。
溝部（ｖｉａ）と小塊（ｗａｄ　）の形状は本発明の重
要な特徴である。導電性物質の個々の小塊を所定の位置
に保持する手段を別に設ける必要性を省くため、更にウ
ェハー間の垂直電気的接続と各ウェハーの電気回路に横
方向の電気的接続を行うために、溝部と小塊に全体とし
て円錐、砂時計又はピラミッド形状を呈する内側に傾斜
する壁を形成させる。ウェハー上の回路に電気的に横方
向に接続されたリング状電気パッドを必要に応じて溝部
（ｖｉａ）の頂点即ち小さい端部の周りに設ける。
小塊（ｗａｄ）の頂点即ち小さい端部前記溝部の頂点よ
り突出して形成され、該小塊の基部即ち大きい端部は前
記溝部の頂点より突出して形成されている。この様なウ
ェハーが積み重ねられると、小塊の頂点は隣接する小塊
の基部内に圧入される。
同時に前記隣接する小塊の基部はリング状パッドに対し
て圧接され、これにより上に重ねられたウェハーとパッ
ドに接続する電気回路に対して垂直電気的接続を形成す
る。
ウェハー列の製造に当って、ウェハーは円錐形等の溝部
の頂部が下側に向くように配列される。
次ぎに円錐等の形状を有する小塊は前記溝部に挿入され
る。それぞれの形状特性により小塊はウェハーが反転さ
れない限り溝部から落ちることがない。ウェハーの全て
の溝部が小塊で充填されると、ウェハーは積み重ねられ
基板に載置される。
上記基板には複数の電気ピンが設けられ、これらのピン
はウェハー列の最下位のウェハー内の小塊と接触する。
積層ウェハーの最上層のウェハーには加圧部材が設けら
れ、これらにより全体のウェハー層を圧着し同時に個々
の小塊も互いに圧着される。ウェハーは必要に応じてそ
の積層から抜き取ったり加えたりすることができ、従っ
て積層ウェハーの全体の大きさの変化は単にウェハーの
厚さに相当する。
上述の又その他の本発明の目的、効果については下記の
詳細な説明からより明らかになる。
実施例 第１図に本発明による半導体ウェハー列が符号（１）に
て示す。この半導体ウェハー列（１）において、ハウジ
ング（２）が基板（３）に載置されていて、該ハウジン
グには複数の壁即ち側壁（４，５，８）および上部壁（
７）が設けられている。
側壁（４〜６）に対応する前部壁は図示せず。基板（３
）と上部壁（７）間のハウジング（２）には半導体ウェ
ハー（１０〜１８）の積み重ねが配されている。最下層
のウェハー（１０）は基板（３）に隣接している。最上
層のウェハー（１８）は上部壁（７）に最も近く位置し
、このウェハー（１８）は後述の通り垂直電気的接続部
材の端子となり且つウェハー（１７）上のパッドと電気
的接続を形成するために用いる所謂ダミーウェハーの役
割を果すこともできる。ウェハー（１８）の頂部には電
気絶縁適合性熱伝導型パッド（２０）が設けられており
、このパッド（２０）はウェハー（１Ｂ）と上部壁（７
）間に配され積層ウェハー（１０〜１８）の熱、収縮膨
張を補うと共に該ウェハーから熱を上部壁（７）に伝達
する作用を有するものである。上部壁（７）から複数の
金属フィンガー（２１）が延び、このフィンガー（２１
）はハウジング（２）から熱を放散する冷却フィンから
なる。
基板（３）から複数の電気ピン部材（２２）が延び、こ
れらの部材（２２）は後述の通りウェハー（１０〜１８
）の積層内の溝部の導電性物質と電気接触するために設
け、られたものである。
基板（３）は例えばセラミック等の絶縁材からなりピン
部材（２２）を互いに絶縁する。側壁（２）と（４）は
金属製である。ハウジング（２）内の空間部分には従来
型の非電導性ガス又は液体物質を充填し、ハウジング（
２）からの熱の放散を容易にする。
ウェハー（１０〜１７）の各々には複数の砂時計型溝部
（ｖｉａ　）　　（２５）が設けられている。対応する
ピラミッド型四部（２６）を通常ダミーウェハー（１８
）に設ける。溝部（２５）および四部（２Ｂ）の各々に
は例えば微細なワイヤーとか電導性エラストマー等の電
導適合性材料からなる小塊（２７）が設けられている。
ウェハー（１０〜１８）の溝部（２５）と凹部（２６）
は隣接するウェハーの対応溝部と位置が合致して設けら
れ、溝部内の小塊（２７）は結合して導電垂直柱を形成
しこれによりピン（２２）からウェハー（１０〜１８）
の各々に電気的接続を与える。
第１図の実施例ではハウジング（２）はシールされてい
るが、応用回路の伝熱要件によってはこのハウジング（
２）に冷却ガス又は液を巡還させる公知のポートを設け
ることができる。又応用回路によっては溝部（２５）の
あるものにより二つ以上のウェハー但しウェハー総数以
下のウェハー間の垂直接続を行ってもよい。
第２図ないし１１図に従って半導体ウェハーの製造方法
を説明する。便宜上ウェハー（１０）について説明を限
定するが、他のウェハー（１１〜１７）についても設け
られる電気回路に相異がある得るが、本発明が関する限
り実質的に同一である。
第２図および第３図においてウェハー（１０）即ち１．
０．０シリコンウエハーは第一面又は上面（３０）と第
２面又は下面（３１）を有し、その内上面（３０）には
電気回路例えば論理回路、記憶セル等が設けられ一つ又
は二つ以上のリング状パッド（３２〜３７）に横方向に
電気接続されている。６個のパッドのみ示すが、通常は
各ウェハーには多数のそのようなパッドが存在する。
ウェハー（１０）の上面（３０）、下面（３１）は第４
図に示す如く窒化シリコン等の耐エツチング材料からな
るコーティング（３４）が施されている。
このコーティング（３４）はウェハー（１０）の下面（
３１）に公知のミクロ石版技術によりパターン化されプ
ラズマ・エツチング法により第５図に示す通り該コーテ
ィングに四方形開口部（３５）を形成しこれを介してウ
ェハー（１０）をパッド（３２〜３７）の下部の露出さ
せる。四方形開口部（３５）の形成後、ウェハー（ｌＯ
）に公知の例えば３５％濃度の水酸化カリウムを８５℃
で用いる所謂異方性エツチング処理を施し該ウェハー（
１０）に第６図に示す通り円錐台形の穴又は凹部（３Ｂ
）を形成する。
四部（３６）の形成方法に他の方法例えばレーザー処理
、レーザーとエツチングの組合せ処理等が可能である。
ウェハーの表面をきづ付けない方法であればほぼピラミ
ッド、円錐又は砂時計の形状を有する溝部を形成する手
段に制限はない。
第７図にパッド（３３）と凹部（３Ｂ）の拡大断面を示
す。四部（３Ｂ）の異方性エツチング処理において極め
て鋭利な従って多少もろい縁部（３７）が生じるが、こ
れはパッド（３３）の中心部の窒化シリコンのコーティ
ング（３４）を取り除きウェハー（１０）を第２の短い
異方性エツチング処理することにより除去できる。第２
のエツチング処理により第２の反転円錐台の四部（３８
）が形成され、これにより四方形の砂時計型溝部（２５
）が第１図と８図に示す如く形成される。ウェハー（ｌ
Ｏ）に溝部（２５）が形成された後に、窒化シリコンの
絶縁層（４０）が生育され溝部（２５）の壁に付着し第
９図に示す通りウェハー（１０）を電気絶縁する。その
後、窒化シリコンコーティング（３４）を第１０図の如
く結合パッド（３３）’から取り除く。例示として、ウ
ェハー（１０〜１８）の厚さを約０．４４８關、溝部（
２５）の上部の開口（４１）の−側面における大きさを
約０．２２４ｍｍ、溝部（２５）の下部の開口（４２）
の−側面における大きさを約０．６７２＋ｎ＋ｅとそれ
ぞれ設定する。
第１１図に示す通り電導適合性物質からなる小塊（４５
）を溝（２５）内に挿入する。一実施態様において、小
塊（４５）は単一ストランドの微細ワイヤからなり、そ
の形成はほぼピラミッド又は円錐形である。ワイヤーの
直径は上部開口（４１）の巾の約１０分の１即ち約０．
０２２ｍｍで、ワイヤーの体積は溝部（２５）を１０か
ら２０％まで充填する程度で、残りは小塊内のワイヤー
間の空げきに当る。小塊（４５）を所定の形状に形成す
る手段は公知のものでよい。
第１２図にウェハーの積層群の内三つのウェハ（１０）
、（１１）および（１８）からなる組立体（５０）を示
すが、これらには溝部（２５）と（２６）か設けられ、
谷溝には第１１図で示した微細ワイヤーが挿入されてい
る。ウェハー（１０，１１，１８）は基体（３）に支持
され、各ウェハーの溝部（２５２Ｂ）は基体（３）のピ
ン（２２）の一つと位置が合致して配される。ウェハー
（１０，１１，１８）の積層群の上部には第１図に関、
して説明した熱伝導パッド（２０）が設けられている。
これらのウェハーには目開き穴を設けこれにウェハーの
溝部を互いに正列させるピン（図示せず）を挿入する。
この正列には勿論他の適当な手段を選ぶことができる。
第１１図および１２図に示す如く溝部（２５）、（２６
）と小塊（４５）の形状は本発明の重要な特徴であって
、例えば小塊（４５）をピラミッド又は円錐形に形成す
ることにより該小塊の基部又は大きな端部をウェハー結
合パッド（３３）に容易に接続でき、更に頂部又は小さ
い端部を次ぎの上層の小塊（４５）の基部に同様に接続
可能に構成されている。底部のウェハー（１０）の場合
はその小塊（４５）の基部が第１図に示す通りピン（２
２）と電気接触される。頂部のウェハー（１８）の場合
、これは回路が含まれず小塊（４５）の頂部の抑えとし
て小塊を圧接し、最上部ウエハニ（１１）上のパッド（
８３）とウェハー（１１）の下側の小塊（４５）とに電
気接続を形成する役割を果すダミーウエノ１−である。
第１２図示の小塊（４５）の代用として、第１３図には
公知の導電適合性エラストマー（５１）を示す。小塊（
４５）の代りに複数のこれらエラストマ（５１）を用い
ることができる。
第１４図に更に別の態様の導電適合性ワイヤー材からな
る小塊（５５）を示す。これは小塊（４５）と実質的に
同一で、異る点は小塊（５５）の場合ウェハー（ｌＯ）
を貫通し１部（５６）をリング状パッド（３３）に対し
圧接し溝部（２５）内のワイヤー（５５）の塊りを保持
しパッド（３３）に正確に接触できるように構成したこ
とである。ウェハー（１０〜１７）の溝（４５）の代り
に用いることができ、特に最上部のウェハー（１７）に
用いれば、ダミーウェハー（１８）は必要なくなる。
第１５図に示す通り溝部（２５）の巾８２が下記の方程
式により求められる。
Ｓ２−ｓ１＋、、ｒｉ″ｔ　−２Ｊ了ｒ　を式中、 ｓｌは溝部（２５）の頂部の巾、 ｔはウェハー（１０）の厚さ、 ｒは１より小さい値（例えば０６１とか、０゜２）を有
する定数である。
本発明について種々の変形例が考えられる。例えば凹部
（３８）を形成するのに用いる第２エツチング処理は等
方性エツチングでもよく、従って形成される四部は等大
で、側壁は平行になる。勿論、小塊（４５）についても
同様な形状に形成してもよい。いずれの場合においても
従来の半導体ウェハー製造技術を用いた方法、手段が採
用できる。従って上述の実施例は本発明をこれに限定す
るものでなく、特許請求の範囲に基く他の種々の態様が
考えられる。
【図面の簡単な説明】
第１図は本発明による互いに積み重ねた半導体ウェハー
列の断面図、 第２図は第１図の一つのウェハーの平面図、第３図は第
２図３−３線上の断面図、 第４図は耐エツチング材料を塗布した後の第３図のウェ
ハーの断面図、 第５図はパターン化した後の第４図のウニ／１−の断面
図、 第６図は二つの開口を設けた第５図のウエノ１−の断面
図、 第７図は耐エツチング材料を取り除いた後の第６図に示
す溝部の拡大断面図、 第８図は鋭利な縁部を取り除いた後の第７図の溝部の断
面図、 第９図は電気絶縁材を塗布した後の第８図の溝部の断面
図、 第１０図は耐エツチング材料を取り除いた後の第９図の
溝部の断面図、 第１１図は電導性ワイヤーの小塊を挿入した後の第１０
の溝部の断面図、 第１２図は二つの互いに重ね合せたウェハーの一部拡大
して示す断面図、 第１３図はエラストマー材を用いた他の実施例を示す拡
大一部所面図、 第１４図は別の実施例により圧縮されたワイヤー小塊の
上面図、 第１５図はウェハーの溝部の寸法を示す一部断面図。 （１）：半導体ウェハー列、 （２）：ハウジング、（３）二基板、 （７）二上部壁、　　　（１０〜１８）：ウエハー（２
０）　　：バッド、　　　（２２）　　：ピン、（２５
）　　：溝部、　　　　（３５）　：開口、（４５）　
　：導電性部材。

Claims (1)

  1. 【特許請求の範囲】 〔１〕複数の半導体ウェハー（１０〜１８）が互いに積
    み重ねられ、各ウェハーには隣接するウェハーの溝部と
    一線上に配された少くとも一つの溝部（２５）を有し、
    該溝部（２５）はウェハー（１０）の一面（３０）に設
    けられた第１開口（４１）と他面（３１）に設けられた
    第２の比較的大きい開口（４２）とを有し、これら第１
    開口（４１）と第２開口（４２）間には加圧部材が設け
    られ、開口（４１）と開口（４２）間において前記溝部
    の露出面を電気的に絶縁する絶縁手段（４０）が設けら
    れ、前記第１開口（４１）の周りには前記一面（３０）
    上の電気回路と電気接続する導電性パッド（３３）が設
    けられ、前記溝部（２５）内に導電適合性部材が配され
    この部材は非圧縮状態の時は前記第１開口（４１）と前
    記第２開口（４２）の面より外方に延びて隣接するウェ
    ハー（１１）が前記一面（３０）又は前記他面（３１）
    に押圧された時該ウェハー（１１）の溝部（２５）内の
    導電適合性部材と電気接続するように構成されたことを
    特徴とする半導体ウェハー列。 〔２〕前記導電適合性部材が前記第１開口（４１）の方
    向に加圧された時前記溝部（２５）内の該適合性部材の
    動きをウェハー（１０〜１８）の各々の溝（２５）内に
    配された前記加圧部材により制限するように構成になる
    請求項１に記載の半導体ウェハー列。 〔３〕前記導電適合性部材が円錐形部分を有することを
    特徴とする請求項１又は２に記載の半導体ウェハー列。 〔４〕前記導電適合部材が前記円錐形部分の頂部から延
    びる実質的に平行な側面を有する長尺部分からなること
    を特徴とする請求項１から３のいずれか一項に記載の半
    導体ウェハー列。 〔５〕前記溝部（２５）が側壁の形状が円錐台を呈する
    部分を含むことを特徴とする請求項１又は２に記載の半
    導体ウェハー列。 〔６〕前記溝部（２５）が前記側壁の円錐台端部から延
    びる実質的に平行な側壁を有する長尺部分を含むことを
    特徴とする請求項１、２又は５に記載の半導体ウェハー
    列。 〔７〕前記導電適合性部材がワイヤーの小塊からなるこ
    とを特徴とする請求項１から６のいずれか一項に記載の
    半導体ウェハー列。 〔８〕前記導電適合性部材が導電適合性エラストマーか
    らなることを特徴とする請求項１から６のいずれか一項
    に記載の半導体ウェハー列。 〔９〕ウェハー（１０〜１８）の各々の前記一面（３０
    ）が電気絶縁性物質からなることを特徴とする請求項１
    から８のいずれか一項に記載の半導体ウェハー列。 〔１０〕前記半導体ウェハー列には基板（３）と上部壁
    （７）を有するハウジング（２）を設け、基板（３）と
    壁（７）間に且つ平行に前記ウェハー（１０〜１８）を
    該ハウジング（２）内に積み重ね、前記基板（３）には
    複数の導電ピン（２２）を設けこれにより溝部（２５）
    内の導電適合性部材と電気接続し、更に前記上部壁（７
    ）と最上部のウェハー（１８）間に加圧手段を設けこれ
    によりウェハー（１０〜１８）を圧縮し各隣接ウェハー
    （１０〜１８）間に電導通路を形成するように構成した
    ことを特徴とする請求項１から９のいずれか一項に記載
    の半導体ウェハー列。 〔１１〕前記加圧手段が積み重ねたウェハー（１０〜１
    ８）から上部壁（７）に熱を導く冷却手段を含むことを
    特徴とする請求項１０に記載の半導体ウェハー列。 〔１２〕前記冷却手段が積み重ねたウェハー（１０〜１
    ８）の熱膨張収縮を補う手段（２０）からなることを特
    徴とする請求項１１に記載の半導体ウェハー列。 〔１３〕前記上部壁（７）から熱を放散するための手段
    を該壁（７）から外側に延びて設けたことを特徴とする
    請求項１１又は１２に記載の半導体ウェハー列。 〔１４〕一面（３０）と他面（３１）を有する複数の半
    導体ウェハー（１０〜１８）に該一面（３０）の中央開
    口部を有する導電性パッド（３２〜３７）を含む電気回
    路を設ける工程と、前記他面（３１）から前記一面（３
    ０）に且つパッド（３２〜３７）の下側を延びる内側に
    しぼられた側壁を有する第１開口を形成する工程と、前
    記一面（３０）の一部を取り除いて前記第１開口から前
    記中央開口部の縁部に向って広がる第２開口を形成し、
    この開口と前記第１開口を併合して溝部（２５）を形成
    する工程と、各ウエハー内の溝部（２５）の露出壁面上
    に電気絶縁層（４０）を形成する工程と、前記各溝部（
    ２５）に非圧縮状態にある時該溝部（２５）の端部の面
    より突出して延びる導電適合性部材を挿入する工程と、
    前記部材が隣接する同部材と位置的に合致するように前
    記ウェハー（１０〜１８）を互いに積み重ねる工程と、
    隣接するウェハー（１０〜１８）を互いに圧縮し各ウェ
    ハー間で前記部材を圧縮することにより前記部材と前記
    各溝部（２５）の周りのパッド（３２〜３７）間に電気
    回路を形成する工程とからなる半導体ウェハー列の製造
    方法。 〔１５〕一面（３０）と他面（３１）を有する複数の半
    導体ウェハー（１０〜１８）に該一面（３０）の中央開
    口部を有する電導性パッド（３２〜３７）を含む電気回
    路を設ける工程と、各ウェハー（１０〜１８）の前記一
    面（３０）と他面（３１）に耐エッチング材料を塗布す
    る工程と、各ウェハー（１０〜１８）の前記他面（３１
    ）に前記耐エッチング材料をパターン化しこれにより四
    方形の開口を形成し前記パッド（３２〜３７）の下側に
    半導体材料を露出させる工程と、各ウェハー（１０〜１
    ８）を異方性エッチング処理し前記他面（３１）から前
    記一面（３０）に且つ前記パッド（３２〜３７）の下側
    を延びる内側にしぼられた側壁を有する第１開口を形成
    する工程と、各ウェハーの前記一面（３０）に前記耐エ
    ッチング材料をパターン化しこれにより四方形の開口を
    形成し前記パッド（３２〜３７）の中央部内の半導体材
    料を露出させる工程と、各ウェハーに第２のエッチング
    処理を施し、これにより前記第１開口の壁の一部を取り
    除き、前記第１開口から前記一面（３０）上の前記パッ
    ド（３２〜３７）の中央にある耐エッチング材料に且つ
    前記パッド（３２〜３７）の下側を延びる第２開口を形
    成し更に前記第１、第２開口を併合して溝（２５）を形
    成する工程と、各ウェハーの前記一面（３０）から耐エ
    ッチング材料を取り除き前記パッド（３２〜３７）を露
    出する工程と、各ウェハー内の溝部（２５）の露出壁面
    上に電気絶縁層（４０）を形成する工程と、前記各溝部
    （２５）に非圧縮状態にある時該溝部（２５）の端部の
    面より突出して延びる電導適合性部材を挿入する工程と
    、前記部材が隣接する同部材と位置的に合致するように
    前記ウェハー（１０〜１８）を互いに積み重ねる工程と
    、隣接するウェハー（１０〜１８）を互いに圧縮し各ウ
    ェハー間で前記部材を圧縮することにより前記部材と前
    記各溝部（２５）の周りのパッド（３２〜３７）間に電
    気回路を形成する工程とからなる半導体ウェハー列の製
    造方法。
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