JPH02114645A - Bipolar transistor - Google Patents
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- Bipolar Transistors (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路装置等において半導体基板上に成長さ
れたエピタキシャル層内にそれをベース領域として作り
込まれる基板トランジスタと通称されるバイポーラトラ
ンジスタに関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a bipolar transistor, commonly called a substrate transistor, which is built into an epitaxial layer grown on a semiconductor substrate in an integrated circuit device, etc., using the epitaxial layer as a base region. .
上述の基板トランジスタは、集積回路装置等に組み込む
に際してコレクタ接地状態で使用しなければならない制
約があるが、構造が簡単で小さなチップ面積内に作り込
むことができ、かつ比較的高耐圧で大電流容量をもたせ
ることができる特長があり、例えば差動増幅回路や演算
増幅器回路の出力用のふつうはｐｎｐ形のバイポーラト
ランジスタとして利用される。第２図はこの基板トラン
ジスタの従来構造を示すものである。The above-mentioned substrate transistor has a restriction that it must be used with the collector grounded when it is incorporated into an integrated circuit device, etc., but it has a simple structure, can be built into a small chip area, and has a relatively high withstand voltage and large current capacity. It has the feature of being able to have a capacitance, and is used, for example, as a pnp type bipolar transistor for the output of a differential amplifier circuit or an operational amplifier circuit. FIG. 2 shows the conventional structure of this substrate transistor.
この基板トランジスタは、集積回路装置の通例のように
Ｐ形の基板ｌをそのコレクタ領域の一部に、その上に成
長されたｎ形のエピタキシャル層３をそのベース領域に
して作り込まれるもので、エミツタ層１２はトランジス
タの中央部のエピタキシャル層３の表面からｐ形で拡散
され、このエミツタ層１２を取り囲んでｐ形のコレクタ
層１１がエピタキシャル層３の表面から同じ導電形の基
板ｌと接続するように深く拡散される。この例ではこの
コレクタＦｒ１ｌｌの基Ｆｉ１との接続を確実にするた
めに、基板１の表面に高不純物濃度のｐ形の埋込層２が
エピタキシャル層３の成長前にあらかじめ拡散されてお
り、その不純物のエピタキシャルＭ３の成長時およびコ
レクタ層１１の拡散時の上方への拡散によってコレクタ
層１１と図示のように融合される。さらに、ベース領域
であるエピタキシャル層３の表面からベースコンタクト
層１３が浅く拡散され、このベースコンタクト層１３か
らベース端子Ｂが、エミツタ層１２からはエミッタ端子
巳が２ コレクタＦｉｌｌからはコレクタ端子Ｃがそれ
ぞれ図のように導出される。This substrate transistor is fabricated using a P-type substrate 1 as a part of its collector region and an N-type epitaxial layer 3 grown thereon as its base region, as is customary in integrated circuit devices. , the emitter layer 12 is diffused in p-type from the surface of the epitaxial layer 3 in the center of the transistor, and surrounding this emitter layer 12, a p-type collector layer 11 is connected to the substrate l of the same conductivity type from the surface of the epitaxial layer 3. It is deeply diffused. In this example, in order to ensure the connection between the collector Fr1ll and the base Fi1, a p-type buried layer 2 with a high impurity concentration is pre-diffused on the surface of the substrate 1 before the growth of the epitaxial layer 3. The impurity is diffused upward during the growth of the epitaxial layer M3 and the diffusion of the collector layer 11, so that it is fused with the collector layer 11 as shown. Further, a base contact layer 13 is shallowly diffused from the surface of the epitaxial layer 3, which is a base region, and a base terminal B is formed from this base contact layer 13, an emitter terminal depth is formed from the emitter layer 12, and a collector terminal C is formed from the collector Fill. Each is derived as shown in the figure.
このよう泡構造の基半反トランジスタでは、エミツタ層
１２はその周面をコレクタ層１１および埋込層２によっ
て囲まれ、その下面には基板ｌが対向しているので、ト
ランジスタ電流は図で２で示した横方向およびＶで示し
た縦方向に流れる。この意味では、基板トランジスタは
縦形と横形の複合バイポーラトランジスタである０周知
のように集積回路装置では基板１をふつう接地した状態
で使用するので、この基板トランジスタはそのコレクタ
端子Ｃを接地点に接続し、エミッタ端子Ｅを負荷抵抗等
を介して正の電源電位点に接続した状態で使用される。In such a base-half transistor with a bubble structure, the emitter layer 12 is surrounded on its peripheral surface by the collector layer 11 and the buried layer 2, and the substrate 1 is opposed to its lower surface, so that the transistor current is 2 in the figure. It flows in the horizontal direction shown by and in the vertical direction shown by V. In this sense, a substrate transistor is a composite bipolar transistor of vertical and horizontal types.As is well known, in integrated circuit devices, the substrate 1 is usually used in a grounded state, so this substrate transistor has its collector terminal C connected to the ground point. However, it is used with the emitter terminal E connected to a positive power supply potential point via a load resistor or the like.
〔発明が解決しようとする課題）
上述の基板トランジスタは比較的耐圧値および″［許容
＊４Ｉｉを大きくとれるが、さらにこれらの値とくに後
者を向上しようとすると、チップ面積が非常に大きくな
ってしまう問題がある。[Problem to be Solved by the Invention] The substrate transistor described above can have a relatively large breakdown voltage value and tolerance*4Ii, but if you try to further improve these values, especially the latter, the chip area will become extremely large. There's a problem.
まず、耐圧値については、エピタキシャル層３の不純物
濃度値のほか、エミッタ１１２と基板１との間隔および
エピタキシャル層３の表面のコレクタＲ４１１とベース
コンタクト層１３との間隔がこれに関連するが、不純物
濃度値には電流増幅率からおのずから制約があるから、
所望の耐圧（１群が決まればそれに必要な間隔はほぼ一
義的に決まってしまい実際上はあまり選択の自由度がな
い。First, regarding the breakdown voltage value, in addition to the impurity concentration value of the epitaxial layer 3, the distance between the emitter 112 and the substrate 1 and the distance between the collector R411 on the surface of the epitaxial layer 3 and the base contact layer 13 are related to this. Since the concentration value is naturally constrained by the current amplification factor,
Once the desired breakdown voltage (one group) is determined, the necessary spacing is almost uniquely determined, and in practice there is not much freedom in selection.
次に電流容量イ１１１については、前述のようにトラン
ジスタ電流が縦横両方向に流れるので、エミツタ層Ｌ２
の基板ｌへの対向面積とその周面積のいずれかを増加さ
せることでよい自由度がある。しかし、対向面積を増す
とトランジスタの中央部にあるエミッタｌ１ｉ１２の表
面面積も必然的に増すので、前述の間隔が耐圧値で決ま
ってしまう条件では、トランジスタを作り込むに必要な
面積がこれによって加速的に増加してしまうことになる
。エミッタ層１２０表面面積を増さずに周囲面積を増す
にはその拡散深さを増せばよいが、このために不純物を
縦方向に深く拡散すると横方向にも広がってしまうので
、表面面積をプロセス上の許容最低面積に抑えても実際
にはそれよりも増加してしまうことになる。また、拡散
とともにその周面における不純物濃度が低下してくるの
で、肝心のそのエミッタ作用までが落ちてしまうことに
なる。このため、エミツタ層１２の拡散深さは実際には
５−程度までが限度で、それ以上に深さを増すとむしろ
逆効果の方が顕著に現れてくる。Next, regarding the current capacity I111, since the transistor current flows in both vertical and horizontal directions as described above, the emitter layer L2
There is a degree of freedom that can be achieved by increasing either the area facing the substrate l or the peripheral area. However, increasing the opposing area will inevitably increase the surface area of the emitter l1i12 in the center of the transistor, so under the condition that the spacing mentioned above is determined by the withstand voltage value, this will accelerate the area required to build the transistor. This will result in a significant increase. In order to increase the peripheral area of the emitter layer 120 without increasing its surface area, it is sufficient to increase its diffusion depth, but if the impurity is diffused deeply in the vertical direction for this purpose, it will also spread in the horizontal direction, so the surface area can be Even if the area is suppressed to the above-mentioned minimum allowable area, the actual area will increase more than that. Furthermore, as the impurity concentration at the peripheral surface decreases with diffusion, the essential emitter function also deteriorates. For this reason, the diffusion depth of the emitter layer 12 is actually limited to about 5 mm, and if the depth is increased beyond that, the opposite effect will become more pronounced.
本発明の目的はかかる問題点を解決して、基板トランジ
スタを作り込む面積を増すことなくその電流容量を従来
より向上させることにある。An object of the present invention is to solve these problems and to improve the current capacity of substrate transistors compared to the prior art without increasing the area in which they are built.
本発明によればこの目的は、一方の導電形の基板上に順
次成長された他方の導電形の第１および第２のエピタキ
シャル層をベース領域とし、第１のエピタキシャル層内
に一方の導電形で拡散された埋込層とこの埋込層に接続
するよう第２のエピタキシャル層の表面から一方の導電
形で拡散された表面層とを島状のエミッタ領域とし、そ
れぞれエミッタ領域を取り囲んで第１のエピタキシャル
層内に基板に接続するよう一方の導電形で拡散された埋
込層およびこの埋込層に接続するよう第２のエピタキシ
ャル層の表面から一方の導電形で拡散された表面層から
なる環状領域と基板とをコレクタ頭載として、前述の基
板トランジスタとしてのバイポーラトランジスタを奢簿
成することによって達成される。According to the invention, this object is achieved by forming first and second epitaxial layers of one conductivity type, which are grown sequentially on a substrate of one conductivity type, as a base region, and in which a first epitaxial layer of one conductivity type is formed in the first epitaxial layer. A buried layer diffused in the second epitaxial layer and a surface layer diffused in one conductivity type from the surface of the second epitaxial layer so as to be connected to the buried layer are made into island-shaped emitter regions, and a second epitaxial layer surrounding each emitter region is formed. a buried layer diffused with one conductivity type into the first epitaxial layer to connect to the substrate; and a surface layer diffused with one conductivity type from the surface of a second epitaxial layer to connect to the buried layer. This is achieved by constructing a bipolar transistor as the substrate transistor described above, with the annular region and the substrate mounted on the collector.
本発明は上記の構成にいうように、まずトランジスタの
ベース領域としてのエピタキシャル層を第１および第２
Ｎからなる２層構成とし、これに対応してエミッタ領域
を基板側の第１のエピタキシャル層内に拡散される埋込
層と表面側の第２のエピタキシャル層の表面から拡散さ
れる表面層とからなる２層構成にすることにより、この
エミッタ領域を従来のエミツタ層に相当する表面層に埋
込層が加わった分だけ深く形成し、これによってエミッ
タ領域の周囲面積を表面層の面積を増すことなく増大さ
せて、基板トランジスタの電流容量を向上させることに
成功したものである。As described in the above structure, the present invention first forms an epitaxial layer as a base region of a transistor in a first and a second layer.
It has a two-layer structure consisting of N, and correspondingly, the emitter region is made of a buried layer diffused into the first epitaxial layer on the substrate side and a surface layer diffused from the surface of the second epitaxial layer on the surface side. By creating a two-layer structure consisting of , this emitter region is formed as deep as the buried layer is added to the surface layer corresponding to the conventional emitter layer, thereby increasing the peripheral area of the emitter region to the area of the surface layer. This has succeeded in increasing the current capacity of the substrate transistor without increasing the current capacity.
換言すれば、本発明による基板トランジスタでは、それ
を作り込むに要する面積を従来と同じにしたとき、その
縦方向電流は従来とほぼ同じであるが、その横方向電流
が増加してこの増加分だけ電流容量が向上される。In other words, in the substrate transistor according to the present invention, when the area required to fabricate it is the same as that of the conventional one, the vertical current is almost the same as the conventional one, but the lateral current increases and this increase is The current capacity is improved.
以下、第１図を参照しながら本発明の詳細な説明する０
図は本発明によるバイポーラトランジスタを主な製作工
程ごとの状態で示し、同図（ｄ）がその完成時の状態で
ある。以下、この製作手順に沿ってこの実施例を説明す
る。Hereinafter, the present invention will be described in detail with reference to FIG.
The figure shows the bipolar transistor according to the present invention in each main manufacturing process, and the figure (d) shows the bipolar transistor in its completed state. This embodiment will be explained below along with this manufacturing procedure.
第１図（ａ）に示すこの例における基板ｌには、不純物
としてボロンを含むｐ形の比抵抗が例えば１５Ωｌ程度
の （１１１）面の単結晶シリコンウェハが用いられる
。このウェハのトランジスタを作り込むべき範囲を囲む
ように、その表面からＰ形層２が高不純物濃度で図示の
ように環状に拡散される。The substrate l in this example shown in FIG. 1(a) is a p-type single crystal silicon wafer containing boron as an impurity and having a (111) plane resistivity of, for example, about 15Ωl. A P-type layer 2 with a high impurity concentration is annularly diffused from the surface of the wafer so as to surround the area in which transistors are to be formed, as shown in the figure.
このｐ形層２はコレクタ領域の下側埋込層用であって、
例えば固体ボロン拡散源を用いるいわゆる固体拡散法に
より５−程度の深さに拡散され、その拡散表面でのシー
ト抵抗は１５０〜２００Ω／四程度とされる。This p-type layer 2 is for the lower buried layer of the collector region,
For example, by the so-called solid state diffusion method using a solid boron diffusion source, the boron is diffused to a depth of about 5 mm, and the sheet resistance at the diffusion surface is about 150 to 200 Ω/4.
第１図（ｂ）の状態にするには、まず基板ｌの上に第１
のエピタキシャル層３をりんを不純物として比抵抗ｌＱ
Ｃ論程度のｎ形で成長させる。この第１のエピタキシャ
ル層の厚みは、５０Ｖ程度の耐圧のトランジスタを作り
込む場合は１５ｘ前後とするのがよい、このエピタキシ
ャル成長時に、前述のコレクタ領域用下側埋込層２は、
図示のように上方に向かって第１のエピタキシャル層３
内に拡散される。ついで、この第１のエピタキシャル層
３の表面からコレクタ領域用の埋込層４とエミッタ領域
用の埋込層５とを、固体ボロン拡散源を用いる拡散によ
り、後者は島状に前者はそれを囲む環状にそれぞれ図示
のように拡散する。コレクタ領域用の埋込層４は図のよ
うに下側埋込層２に達するまで深く拡散され、そのシー
ト抵抗は例えば３０〜４０Ω／口とされる。エミッタ領
域用の埋込層５は例えば５Ｉ／ｍ程度の深さに拡散され
、そのシート抵抗は例えば２〜３Ω／口とされる。To achieve the state shown in FIG. 1(b), first place the first
The epitaxial layer 3 of
Grow in n-type of C theory level. The thickness of this first epitaxial layer is preferably about 15x when manufacturing a transistor with a withstand voltage of about 50V.During this epitaxial growth, the lower buried layer 2 for the collector region described above is
The first epitaxial layer 3 is directed upwardly as shown.
diffused within. Next, from the surface of this first epitaxial layer 3, the buried layer 4 for the collector region and the buried layer 5 for the emitter region are diffused using a solid boron diffusion source, so that the latter is formed into an island shape and the former is formed into an island shape. Each is diffused into a surrounding ring shape as shown. The buried layer 4 for the collector region is deeply diffused until it reaches the lower buried layer 2 as shown in the figure, and its sheet resistance is, for example, 30 to 40 Ω/hole. The buried layer 5 for the emitter region is diffused to a depth of, for example, about 5 I/m, and has a sheet resistance of, for example, 2 to 3 Ω/hole.
第１図（Ｃ）はこの上にさらに第２のエピタキシャル層
６を成長させた状態を示す。この第２のエピタキシャル
層６は第１のエピタキシャル層３と同じｎ形のかつ同程
度の比抵抗で例えば５−程度の厚みで成長される。この
エピタキシャル成長時にｐ形の埋込層４および５は、図
示のように第２のエピタキシャルＮ６内に若干拡散され
る。FIG. 1C shows a state in which a second epitaxial layer 6 is further grown thereon. The second epitaxial layer 6 is of the same n-type as the first epitaxial layer 3, has the same specific resistance, and is grown to have a thickness of, for example, about 5 mm. During this epitaxial growth, the p-type buried layers 4 and 5 are slightly diffused into the second epitaxial layer N6 as shown.
第１図（ｄｌの完成状態とするには、まず第２のエピタ
キシャル層６の表面から、コレクタ領域用の表面層７お
よびエミッタ領域用の表面層８を、いずれもボロンを不
純物とするｐ形で、それぞれその下の埋込層４および５
と重なり合う深さまで同時゛拡散する。これらの表面層
７および８の不純物４度は、シート抵抗が２〜３Ω／口
程度になるように充分高めておくのが望ましい、さらに
、エミッタ領域用の表面層８を取り囲むように、環状の
ベースコンタクト層９をりんを不純物とするｎ形の１０
１原子／ｃ１１程度の表面不純物濃度で例えば２−の深
さに拡散する。これにより、すべての拡散工程は終わり
、以降は通例のようにウェハ上の酸化）模等に窓明けを
行なった上で、アルミ等の接続膜によりトランジスタ用
の端子が導出されるが、この図では簡略化のためこれら
は一切省略されていることを了承されたい。FIG. 1 (In order to complete the dl, first, from the surface of the second epitaxial layer 6, a p-type layer 7 for the collector region and a surface layer 8 for the emitter region are formed using boron as an impurity. and the buried layers 4 and 5 below, respectively.
Simultaneously diffuse to the depth where it overlaps. It is desirable that the impurity concentration of these surface layers 7 and 8 is sufficiently high so that the sheet resistance is about 2 to 3 Ω/hole. N-type 10 in which the base contact layer 9 is doped with phosphorus
It diffuses to a depth of, for example, 2-m with a surface impurity concentration of about 1 atom/c11. As a result, all the diffusion processes are completed, and after opening a window in the oxidation pattern on the wafer as usual, terminals for the transistor are led out using a connecting film such as aluminum. Please note that these are completely omitted for the sake of brevity.
以上のように構成されたこの実施例における基板トラン
ジスタはｌ１ｎＰ ）ランジスタである。まずそのベー
ス領域はいずれもｎ形の第１および第２のエピタキシャ
ル層３および６であって、ベースコンタクト層９からベ
ース端子Ｂが導出される。The substrate transistor in this embodiment configured as described above is an l1nP transistor. First, the base regions are first and second epitaxial layers 3 and 6 of n-type, and a base terminal B is led out from a base contact layer 9.
コレクタ領域は、いずれもｐ形で環状の下側埋込層２．
埋込層４および表面層７とｐ形の基板ｌとから構成され
、表面層７からコレクタ端子Ｃが導出される。一方、エ
ミッタ領域はいずれもＰ形で島状の埋込層５と表面層８
とから構成され、表面層５からエミッタ端子Ｅが導出さ
れる。The collector regions are all p-type and have an annular lower buried layer 2.
It is composed of a buried layer 4, a surface layer 7, and a p-type substrate 1, and a collector terminal C is led out from the surface layer 7. On the other hand, the emitter regions are all P-type, with an island-shaped buried layer 5 and a surface layer 8.
An emitter terminal E is led out from the surface layer 5.
この本発明による基板トランジスタでは、電流が縦方向
Ｖおよび横方向！の双方に生じるのは従来と同じで、こ
の内の縦方向電流の大きさも従来とほぼ同じであるが、
前の第２図と比較するとわかるように埋込ｒ５５と表面
層８とを合わせたエミッタ領域の周囲面積を従来のエミ
ツタ層１２よりも大きくでき、従って横方向電流を大き
くとることができる。これを具体的な数字で述べると次
のとおりである。In this substrate transistor according to the present invention, the current is vertically V and horizontally! The magnitude of the longitudinal current generated in both is the same as in the conventional case, and the magnitude of the longitudinal current is also almost the same as in the conventional case.
As can be seen from a comparison with the previous FIG. 2, the peripheral area of the emitter region including the buried layer 55 and the surface layer 8 can be made larger than that of the conventional emitter layer 12, and therefore a larger lateral current can be obtained. This can be expressed in concrete numbers as follows.
従来の場合、第２図のエミツタ層１２の深さは最大５μ
にできるが、ベースコンタクトＪｉｉ１３があるエピタ
キシャル層３の表面部分の横方向を流はベース電流には
なり得てもコレクタ電流にはあまり貢献しないから、こ
のベースコンタクト層１３の深さ２ｐを差し引くと、エ
ミッタＮ１２の有効深さは３−となる、一方、本発明で
はエミッタ領域の深さを上述の実施例でも１２ｎ程度に
できるから、その有効深さはｌ〇−程度となって横方向
電流を従来の約３倍に増加させることができる。これに
縦方向電流の貢献分を加味すると、本発明によりトラン
ジスタの電流容量を従来のほぼ２倍に向上することがで
きる。In the conventional case, the depth of the emitter layer 12 in FIG. 2 is at most 5 μm.
However, the flow in the lateral direction of the surface part of the epitaxial layer 3 where the base contact Jii 13 is located does not contribute much to the collector current, although it may become a base current, so if the depth 2p of the base contact layer 13 is subtracted, , the effective depth of the emitter N12 is 3-.On the other hand, in the present invention, the depth of the emitter region can be about 12n even in the above embodiment, so the effective depth is about 10-, and the lateral current can be increased to about three times the conventional value. If the contribution of the vertical current is taken into account, the present invention can increase the current capacity of the transistor to about twice that of the conventional transistor.
なお、第１図（ｄ）からもわかるように、本発明ではエ
ミッタ領域中の埋込層５の拡散断面積を表面層８の表面
面積よりも大きくとることが可能で、かかる構造を採用
すれば、トランジスタの作り込みに要する面積を増加さ
せずに上述の電流容量の向上効果を一層高めることがで
きる。In addition, as can be seen from FIG. 1(d), in the present invention, it is possible to make the diffusion cross section of the buried layer 5 in the emitter region larger than the surface area of the surface layer 8, and if such a structure is adopted. For example, the above-described effect of improving current capacity can be further enhanced without increasing the area required for manufacturing the transistor.
このように、本発明は上述の実施例に限らず種々の態様
で実施して、基板トランジスタの電流容量を向上させる
効果を得ることができる。As described above, the present invention is not limited to the above-described embodiments, and can be implemented in various embodiments to obtain the effect of improving the current capacity of the substrate transistor.
〔発明の効果）
以上述べたように本発明においては、一方の導電形の基
板上に順次成長された他方の導電形の第１および第２の
エピタキシャル層をベースｆｉ’ｆｉＭとし、第１のエ
ピタキシャル層内に一方の導電形で拡散された埋込層と
この埋込層に接続するよう第２のエピタキシャル層の表
面から一方の導電形で拡散された表面層とを島状のエミ
ッタ領域とし、それぞれエミッタ領域を取り囲んで第１
のエピタキシャル層内に基仮に接続するよう一方の導電
形で拡散された埋込層およびこの埋込層に接続するよう
第２のエピタキシャル層の表面から一方の導電形で拡散
された表面層からなる環状領域と基板とをコレクタ頭載
としてバイポーラトランジスタを構成したので、エミッ
タ領域を従来のエミツタ層に相当する表面層に埋込層が
加わった分だけ深く形成する一方で表面層の表面面積は
従来と同程度ないしはそれ以下に抑えることができ、こ
れによって基板トランジスタを作り込むに要する面積を
増すことなくそのエミッタ領域の周囲面積を増大させ、
横方向電流分を増加させてその電流容量を従来より向上
させることができる。[Effects of the Invention] As described above, in the present invention, the first and second epitaxial layers of the other conductivity type grown sequentially on the substrate of one conductivity type are used as the base fi'fiM, and the first epitaxial layer is A buried layer diffused with one conductivity type into the epitaxial layer and a surface layer diffused with one conductivity type from the surface of the second epitaxial layer so as to be connected to the buried layer are used as island-shaped emitter regions. , respectively surrounding the emitter region.
A buried layer is diffused with one conductivity type so as to be temporarily connected to the epitaxial layer of the second epitaxial layer, and a surface layer is diffused with one conductivity type from the surface of the second epitaxial layer so as to be connected to the buried layer. Since a bipolar transistor is constructed with the annular region and the substrate mounted on the collector, the emitter region is formed as deep as the surface layer corresponding to the conventional emitter layer plus the buried layer, while the surface area of the surface layer is the same as the conventional one. This allows the peripheral area of the emitter region to be increased without increasing the area required to fabricate the substrate transistor.
By increasing the lateral current, the current capacity can be improved compared to the conventional one.
なお、本発明の実施にあたってはエピタキシャル層を２
層構成にする必要があるが、本発明によるバイポーラト
ランジスタが組み込まれる集積回路装置ではその高耐圧
化のため、エピタキシャル層の厚みを１５〜２０−とす
る要があってこれを２層に成長させることが多い、すな
わち、この程度にエピタキシャル層が厚くなると、集積
回路を構成する回路要素を作り込む半導体領域を基板か
ら接合分離するための分離層を一度に深く拡散するのが
むりになるので、第１図の下側埋込層２．埋込Ｍ４およ
び表面１７からなるコレクタ領域と全く同じ要領でこの
分離層が作り込まれる。従って、実際には本発明の実施
のために工程をとくに増やす必要はなく、従来と実質上
同じ工程数で本発明を実施することができる。Note that in carrying out the present invention, the epitaxial layer is
In the integrated circuit device in which the bipolar transistor according to the present invention is incorporated, the epitaxial layer must have a thickness of 15 to 20-20 cm to achieve a high breakdown voltage, and this is grown into two layers. In other words, when the epitaxial layer becomes thick to this extent, it becomes impossible to deeply diffuse the isolation layer for junction-isolating the semiconductor region in which the circuit elements constituting the integrated circuit are fabricated from the substrate at once. Lower buried layer 2 in Figure 1. This separation layer is created in exactly the same way as the collector region consisting of the buried M4 and the surface 17. Therefore, in practice, there is no need to particularly increase the number of steps in order to carry out the present invention, and the present invention can be carried out with substantially the same number of steps as in the past.
第１図が本発明に関し、本発明によるバイポーラトラン
ジスタないし基板トランジスタの一実施例をその主な製
作工程ごとの状態で示す断面図である。第２図は従来技
術による基板トランジスタの断面図である０図において
、
ｌ：半導体基板、２：コレクタ領域用下側埋込層、３：
第１のエピタキシャル層、４：コレクタ領域用埋込層、
５：エミッタ領域用埋込層、６：第２のエピタキシャル
層、７：コレクタ領域用埋込層、８：エミッタ領域用表
面層、９：ベースコンタクト層、ｌｌ：コレクタ層、１
２：エミツタ層、１３：ベースコンタクトＩＩ、Ｂ：ベ
ース端子、Ｃ：コレクタ端子、Ｅ：エミッタ端子、２：
横方向、Ｖ：縦方向、である。FIG. 1 is a sectional view showing an embodiment of a bipolar transistor or a substrate transistor according to the present invention at each of its main manufacturing steps. FIG. 2 is a cross-sectional view of a substrate transistor according to the prior art. In FIG. 0, l: semiconductor substrate, 2: lower buried layer for collector region, 3:
first epitaxial layer, 4: buried layer for collector region,
5: Buried layer for emitter region, 6: Second epitaxial layer, 7: Buried layer for collector region, 8: Surface layer for emitter region, 9: Base contact layer, ll: Collector layer, 1
2: Emitter layer, 13: Base contact II, B: Base terminal, C: Collector terminal, E: Emitter terminal, 2:
The horizontal direction is V: the vertical direction.
Claims (1)
第１および第２のエピタキシャル層をベース領域とし、
第１のエピタキシャル層内に一方の導電形で拡散された
埋込層とこの埋込層に接続するよう第２のエピタキシャ
ル層の表面から一方の導電形で拡散された表面層とを島
状のエミッタ領域とし、それぞれエミッタ領域を取り囲
んで第１のエピタキシャル層内に基板に接続するよう一
方の導電形で拡散された埋込層およびこの埋込層に接続
するよう第２のエピタキシャル層の表面から一方の導電
形で拡散された表面層からなる環状領域と基板とをコレ
クタ領域としてなるバイポーラトランジスタ。first and second epitaxial layers of one conductivity type grown sequentially on a substrate of one conductivity type are used as a base region;
A buried layer diffused with one conductivity type into the first epitaxial layer and a surface layer diffused with one conductivity type from the surface of the second epitaxial layer connected to the buried layer are formed into an island-like structure. an emitter region, a buried layer diffused with one conductivity type so as to surround the emitter region and connect to the substrate in the first epitaxial layer, and a second epitaxial layer from the surface of the second epitaxial layer to connect to the buried layer; A bipolar transistor whose collector region is an annular region consisting of a surface layer diffused with one conductivity type and a substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26902588A JPH02114645A (en) | 1988-10-25 | 1988-10-25 | Bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26902588A JPH02114645A (en) | 1988-10-25 | 1988-10-25 | Bipolar transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02114645A true JPH02114645A (en) | 1990-04-26 |
Family
ID=17466627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26902588A Pending JPH02114645A (en) | 1988-10-25 | 1988-10-25 | Bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02114645A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828124A (en) * | 1993-09-27 | 1998-10-27 | Sgs-Thomson Microelectronics S.R.L. | Low-noise bipolar transistor |
| CN103022112A (en) * | 2011-09-23 | 2013-04-03 | 万国半导体股份有限公司 | Lateral PNP bipolar transistor formed with multiple epitaxial layers |
| US9312335B2 (en) | 2011-09-23 | 2016-04-12 | Alpha And Omega Semiconductor Incorporated | Lateral PNP bipolar transistor with narrow trench emitter |
-
1988
- 1988-10-25 JP JP26902588A patent/JPH02114645A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828124A (en) * | 1993-09-27 | 1998-10-27 | Sgs-Thomson Microelectronics S.R.L. | Low-noise bipolar transistor |
| EP0646967B1 (en) * | 1993-09-27 | 1999-09-08 | STMicroelectronics S.r.l. | Low-noise pnp transistor |
| CN103022112A (en) * | 2011-09-23 | 2013-04-03 | 万国半导体股份有限公司 | Lateral PNP bipolar transistor formed with multiple epitaxial layers |
| US9214534B2 (en) | 2011-09-23 | 2015-12-15 | Alpha And Omega Semiconductor Incorporated | Lateral PNP bipolar transistor formed with multiple epitaxial layers |
| US9312335B2 (en) | 2011-09-23 | 2016-04-12 | Alpha And Omega Semiconductor Incorporated | Lateral PNP bipolar transistor with narrow trench emitter |
| US10224411B2 (en) | 2011-09-23 | 2019-03-05 | Alpha And Omega Semiconductor Incorporated | Lateral PNP bipolar transistor with narrow trench emitter |
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