JPS6341062A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
- Publication number
- JPS6341062A JPS6341062A JP61184709A JP18470986A JPS6341062A JP S6341062 A JPS6341062 A JP S6341062A JP 61184709 A JP61184709 A JP 61184709A JP 18470986 A JP18470986 A JP 18470986A JP S6341062 A JPS6341062 A JP S6341062A
- Authority
- JP
- Japan
- Prior art keywords
- region
- buried
- layer
- conductivity type
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 abstract description 23
- 238000000034 method Methods 0.000 abstract description 5
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052787 antimony Inorganic materials 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 abstract description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 2
- 239000011574 phosphorus Substances 0.000 abstract description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract 2
- 229910052796 boron Inorganic materials 0.000 abstract 2
- 238000007493 shaping process Methods 0.000 abstract 2
- 239000012535 impurity Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000009795 derivation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0244—I2L structures integrated in combination with analog structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体集積回路に関し、特に高速のＩＩＬとＮ
ＰＮ トランジスタ及び高ｆＴ型の縦型ＰＮＰトランジ
スタとを共存させた半導体集積回路に関する。Detailed Description of the Invention (a) Industrial Application Field The present invention relates to semiconductor integrated circuits, particularly high-speed IIL and N
The present invention relates to a semiconductor integrated circuit in which a PN transistor and a high fT vertical PNP transistor coexist.
（ロ）従来の技術
従来の半導体集積回路は例えば第３図に示す如く、Ｐ型
半導体基板（１）上に積層して形成したＮ型のエピタキ
シャル層（２）と、基板（１）表面に形成した複数個の
埋込層（３ａ）（３ｂ） （３ｃ）と、埋込層（３ａ）
（３ｂ）（３ｃ）を夫々取囲むようにエピタキシャル層
（２）を貫通したＰ３型の分離領域（４）と、分離領域
（４）により島状に分離きれた第１、第２、第３の島領
域（５ａ）（５ｂ） （５ｃ）と、第１の島領域（５ａ
）表面に形成したＰ型のＩＩＬのベース領域（６）及び
インジェクタ領域（７）と、ＩＩＬのベース領域（６）
表面に形成したＮ＋型のコレクタ領域（８）と、Ｎゝ型
のエミッタコンタクト領域（９）と、第２の島領域（５
ｂ）表面に形成したＰ型のベース領域（１０）と、ベー
ス領域（１０）表面に形成したＮ＋型のエミッタ領域（
１１）と、Ｎ＋型のコレクタコンタクト領域（１２）と
、第３の島領域（５Ｃ）の埋込層（３Ｃ）に重畳してこ
れとエピタキシャル層（２）との間に埋込まれたＰ＋型
のコレクタ埋込層（１３）と、エピタキシャル層（２）
で形成する縦型ＰＮＰ トランジスタのベース領域（１
４）を区画するように第３の島領域（５Ｃ）表面からコ
レクタ埋込層（１３）まで達するＰ“型のコレクタ導出
領域（１５）と、そのベース領域（１４）表面に形成し
たＰ型のエミッタ領域（１６）及びＮ＋型のベースコン
タクト領域（１７）と、エピタキシャル層（２）を被覆
する酸化膜（１８）と、酸化膜（１８）を開孔したコン
タクトホールを介して各領域とオーミンクコンタクトす
る電極（１９）とで構成きれている。(B) Prior Art A conventional semiconductor integrated circuit, for example, as shown in FIG. The plurality of buried layers (3a) (3b) (3c) formed and the buried layer (3a)
A P3 type isolation region (4) penetrating the epitaxial layer (2) so as to surround (3b) and (3c), respectively, and first, second, and third regions separated into islands by the isolation region (4). (5a) (5b) (5c) and the first island region (5a)
) P-type IIL base region (6) and injector region (7) formed on the surface, and IIL base region (6)
An N+ type collector region (8), an N type emitter contact region (9), and a second island region (5) formed on the surface.
b) A P type base region (10) formed on the surface and an N+ type emitter region (10) formed on the surface of the base region (10).
11), an N+ type collector contact region (12), and a P+ layer superimposed on the buried layer (3C) of the third island region (5C) and buried between this and the epitaxial layer (2). The collector buried layer (13) of the mold and the epitaxial layer (2)
The base region of the vertical PNP transistor (1
4), which extends from the surface of the third island region (5C) to the collector buried layer (13), and a P type collector region (15) formed on the surface of the base region (14). The emitter region (16) and the N+ type base contact region (17), the oxide film (18) covering the epitaxial layer (2), and the oxide film (18) are connected to each other through contact holes formed in the oxide film (18). It consists of an electrode (19) that makes ohmink contact.
尚第１の島領域（５ａ）に形成したＩＩＬは例えば特願
昭６０−２０６９７１号に、第３の島領域（５Ｃ）に形
成した縦型ＰＮＰ ）−ランジスタは例えば特開昭５９
−２１１２７０号公報に各々記載されている。The IIL formed in the first island region (5a) is described in Japanese Patent Application No. 60-206971, and the vertical PNP)-transistor formed in the third island region (5C) is described in,
Each of these is described in Japanese Patent No.-211270.
（ハ）発明が解決しようとする問題点
しかしながら、第３の島領域（５ｃ）に形成した縦型Ｐ
ＮＰトランジスタでは、その構造上所定の耐圧Ｖｃア。(c) Problems to be solved by the invention However, the vertical P formed in the third island region (5c)
An NP transistor has a predetermined breakdown voltage Vc due to its structure.
を得るためにエピタキシャル層り２）を１０μｍ以上と
かなり厚くしなければならない。すると第１の島領域（
５ａ）に形成したＩＩＬでは埋込層（３ａ）からベース
領域（６）までが離間し、エミッタからベースへの少数
キャリアの注入効率が減少して逆方向縦型ＮＰＮトラン
ジスタの逆βが低下してしまい、ＩＩＬの高速性が活か
せなくなってしまう。しかも前記した理由により縦型Ｐ
ＮＰ トランジスタではベース幅が広く、ｆＴを高くで
きないのでＩＩＬに対応した高速の素子とすることがで
きない。そのためこれらの素子を各々の特性を満足させ
ながら共存させることが難しい欠点があった。In order to obtain this, the epitaxial layer 2) must be considerably thick, at least 10 μm. Then the first island area (
In the IIL formed in 5a), the buried layer (3a) is separated from the base region (6), and the injection efficiency of minority carriers from the emitter to the base decreases, resulting in a decrease in the inverse β of the reverse vertical NPN transistor. As a result, the high speed of IIL cannot be utilized. Moreover, for the reasons mentioned above, vertical P
An NP transistor has a wide base width and cannot have a high fT, so it cannot be used as a high-speed element compatible with IIL. Therefore, it is difficult to coexist these elements while satisfying their respective characteristics.
（ニ）問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、２段階に積層し
て形成した第１、第２のエピタキシャル層（２２）（２
３）と、第１のエピタキシャル層（２２〉表面に埋込ん
だＮ１型の第２の埋込層（２７）及びこれに重畳して形
成したＰ＋型の埋込ベース領域（２８）と、第２のエピ
タキシャル層（２３）表面に形成したＮ°型のコレクタ
領域（２９）と、コレクタ領域（２９）を取囲むように
第２のエピタキシャル層（２３）表面から埋込ベース領
域（２８）まで達するＰ型のベース導出領域（３０）と
、第３の島領域（２６ｃ）の基板（２１）表面に埋込ん
だＮ“型の第１の埋込Ｊｌ（２４ｃ）及びこれに重畳し
て第１の埋込層（２４ｃ）と第１のエピタキシャル、１
（２２）との間に埋込んだコレクタ埋込層（３６）と、
第３の島領域（２６ｃ）の第１と第２のエピタキシャル
層（２２） （２３）の間にコレクタ埋込層（３６）ま
で達するように埋込んで形成したＮ型の埋込ベース層（
３７）と、この埋込ベース層（３７）を囲むように第３
の島領域（２６ｃ）表面からコレクタ埋込層（３６）ま
で達するコレクタ導出領域（３８）と、第３の島領域（
２６ｃ）表面に形成したエミッタ領域（３９）とを具備
することにより、従来の欠点を大幅に改善した半導体集
積回路を提供するものである。(d) Means for solving the problems The present invention has been made in view of the above-mentioned drawbacks, and the present invention has been made in view of the above-mentioned drawbacks.
3), a second N1 type buried layer (27) buried in the surface of the first epitaxial layer (22), a P+ type buried base region (28) formed superimposed thereon, and An N° type collector region (29) formed on the surface of the second epitaxial layer (23) and a region surrounding the collector region (29) from the surface of the second epitaxial layer (23) to the buried base region (28). The P-type base lead-out region (30) reaching the base, the N"-type first buried Jl (24c) buried in the surface of the substrate (21) of the third island region (26c), and the 1 buried layer (24c) and a first epitaxial layer, 1
(22), a collector buried layer (36) buried between the
An N-type buried base layer (
37), and a third layer surrounding this embedded base layer (37).
A collector lead-out region (38) reaching from the surface of the island region (26c) to the collector buried layer (36), and a third island region (26c).
26c) By providing an emitter region (39) formed on the surface, a semiconductor integrated circuit is provided which greatly improves the conventional drawbacks.
（ネ）作用
本発明によれば、ＩＩＬ部においては第２のエピタキシ
ャルＦＪ（２２）のみの厚さが実質的なエピタキシャル
層の厚きとなるので容易に高速性が得られ、縦型ＰＮＰ
）ランジスタ部では第１と第２のエピタキシャル層（２
３）（２３）の厚みの和が実質的なエピタキシャル層の
厚さとなり且つ埋込ベース届（３７）が耐圧Ｖ。、。（
バンチスルー電圧に等しい）を向上せしめるので、耐圧
を維持しながらベース幅を狭めて高ｒ？化できる。従っ
て本発明によればこれらの素子の要求を各々満足させな
がら容易に共存させることができる。(f) Function According to the present invention, since the thickness of only the second epitaxial FJ (22) in the IIL portion becomes the substantial thickness of the epitaxial layer, high speed performance can be easily obtained, and vertical PNP
) In the transistor part, the first and second epitaxial layers (2
3) The sum of the thicknesses (23) becomes the substantial thickness of the epitaxial layer, and the buried base thickness (37) has a breakdown voltage of V. ,. (
(equivalent to bunch through voltage), the base width can be narrowed and high r? can be converted into Therefore, according to the present invention, these elements can easily coexist while satisfying each of their requirements.
（へ）実施例 以下、本発明を図面を参照しながら詳細に説明する。(f) Example Hereinafter, the present invention will be explained in detail with reference to the drawings.
第１図は本発明による半導体集積回路の断面図を示し、
Ｐ型シリコン半導体基板（２１）上に２段２階に積層し
て形成したＮ型の第１、第２のエピタキシャル層（２２
） （２３）と、基板（２１）表面に形成した複数個の
Ｎ３型の第１の埋込層（２４ａ）（２４ｂ）（２４ｃ）
と、この第１の埋込層（２４ａ）（２４ｂ）（２４ｃ）
を各々取囲むように第２のエピタキシャル層（２３）表
面から第１のエピタキシャル層り２２）を貫通して基板
（２１）まで達するＰ型の分離領域（翻）と、分離領域
（翻〉により島状に分離された複数個の島領域（２６ａ
）（２６ｂ） （２６ｃ）と、第１の島領域（２６ａ）
の第１と第２のエピタキシャル層（２２）（２３）の間
に埋込まれたＮ１型の第２の埋込層（２７）と、この第
２の埋込層（２７）に重畳して第２の埋込Ｗ１（２７）
と第２のエピタキシャル層（２３）との間に埋込まれた
Ｐ＋型の埋込ベース領域（２８）と、第１の島領域（２
６ａ ）の表面に形成したＮ１型のコレクタ領域（２９
）と、コレクタ領域（２９）を取囲むように第１の島領
域（２６ａ）表面から埋込ベース領域（２８）まで達す
るＰ型のコレクタ導出領域（３０）と、第１の島領域（
２６ａ）表面に形成したＰ型のインジェクタ領域（３１
〉及びＮ１型のエミッタコンタクト領域（３２）と、第
２の島領域（２６ｂ）表面に形成したＮＰＮ Ｉ−ラン
ジスタを構成するＰ型ベース領域（３３）、Ｎ”型エミ
ッタ領域（３４）及びＮ＋型コレクタコンタクト領域（
３５）と、第３の島領域＜２６ｃ）の第１の埋込層（２
４Ｃ）に重畳してこれと第１のエピタキシャル層（２２
）との間に埋込まれたＰ＋型のコレクタ埋込層（３６）
と、第３の島領域（２６ｃ）の第１と第２のエピタキシ
ャル、ＩＩ （２２）（２３）の間にコレクタ埋込Ｊｅ
ｔ（３６）に到達するように形成したＮ型の埋込ベース
層（３７）と、この埋込ベース層（３７）を取囲むよう
に第２のエピタキシャルＪ！！（２３）表面からコレク
タ埋込層（３６）まで達するＰ型のコレクタ導出領域（
邦）と、第３の島領域（２６ｃ）表面に形成したＰ型の
エミッタ領域（３９）及びＮ＋型のベースコンタクト領
域（４０）と、第２のエピタキシャル層（２３）表面を
被覆する酸化膜（４１）と、酸化膜（４１）を開孔した
フンタクトホールを介して各領域とオーミックコンタク
トする電極（４２）とで構成され、第１の島領域（２６
ａ）には埋込ベース型のＩＩＬが、第２の島領域（２６
ｂ）には通常のＮＰＮトランジスタが、第３の島領域（
２６ｃ）には縦型ＰＮＰトランジスタが各々一体止形成
きれている。FIG. 1 shows a cross-sectional view of a semiconductor integrated circuit according to the present invention,
N-type first and second epitaxial layers (22
) (23) and a plurality of N3 type first buried layers (24a) (24b) (24c) formed on the surface of the substrate (21).
and this first buried layer (24a) (24b) (24c)
A P-type isolation region (22) extending from the surface of the second epitaxial layer (23) to the first epitaxial layer (22) to the substrate (21) surrounds each of the P-type isolation regions (22); A plurality of island regions (26a
) (26b) (26c) and the first island area (26a)
A second buried layer (27) of N1 type buried between the first and second epitaxial layers (22) (23) of Second embedding W1 (27)
and a P+ type buried base region (28) buried between the first island region (23) and the second epitaxial layer (23).
N1 type collector region (29) formed on the surface of
), a P-type collector lead-out region (30) that extends from the surface of the first island region (26a) to the buried base region (28) so as to surround the collector region (29), and a first island region (
26a) P-type injector region (31) formed on the surface
> and N1 type emitter contact region (32), P type base region (33), N'' type emitter region (34) and N+ which constitute the NPN I- transistor formed on the surface of the second island region (26b). Type collector contact area (
35) and the first buried layer (26c) of the third island region <26c).
4C) and the first epitaxial layer (22
) P+ type collector buried layer (36) buried between
and the collector embedded between the first and second epitaxial, II (22) and (23) of the third island region (26c).
An N-type buried base layer (37) formed to reach t(36) and a second epitaxial J! layer surrounding this buried base layer (37). ! (23) P-type collector lead-out region (
), a P-type emitter region (39) and an N+-type base contact region (40) formed on the surface of the third island region (26c), and an oxide film covering the surface of the second epitaxial layer (23). (41) and an electrode (42) that makes ohmic contact with each region via a hole made in the oxide film (41), and the first island region (26)
In a), the implant-based IIL is located in the second island region (26
b) a normal NPN transistor is placed in the third island region (
In 26c), vertical PNP transistors are each integrally formed.
以下、その製造方法の一例を第２図Ａ乃至Ｅを用いて説
明する。An example of the manufacturing method will be described below with reference to FIGS. 2A to 2E.
先ず第２図Ａに示す如く、Ｐ型半導体基板（２１）表面
の所定の領域に第１の埋込層（２４ａ）（２４ｂ）（２
４Ｃ）を形成するアンチモン（Ｓｂ）をデポジットし、
所定の第１の埋込層（２４ｃ）上及び第１の埋込層（２
４ａ）（２４ｂ）（２４ｃ）を夫々囲む基板（２１）上
には縦型ＰＮＰトランジスタのコレクタ埋込層（３６）
及び分離領域（２５）を形成する第１拡散層（４３）を
形成するポロン（Ｂ）をデポジットしておく。First, as shown in FIG. 2A, first buried layers (24a) (24b) (2) are formed in predetermined regions on the surface of the P-type semiconductor substrate (21).
deposit antimony (Sb) forming 4C),
On the predetermined first buried layer (24c) and on the first buried layer (24c)
A collector buried layer (36) of a vertical PNP transistor is on the substrate (21) surrounding 4a, 24b, and 24c, respectively.
And poron (B) forming the first diffusion layer (43) forming the isolation region (25) is deposited.
次に第２図Ｂに示す如く、基板（２１）全面に周知の気
相成長法によってＮ型の第１のエピタキシャル層（２２
）を積層し、その表面より埋込ベース暦（３７）を形成
するリン（Ｐ）をイオン注入法で、分離領域（２５）の
第２拡散Ｊｌ（４４）とコレクタ導出領域（邦）の第１
拡散層（４５）を形成するポロン（Ｂ）を選択拡散法に
よって形成し、先にデポジットしておいた不純物と共に
ドライブインする。Next, as shown in FIG. 2B, an N-type first epitaxial layer (22
), and phosphorus (P) forming the buried base layer (37) is layered from the surface by ion implantation to form the second diffusion Jl (44) of the isolation region (25) and the second diffusion layer of the collector lead-out region (Japan). 1
Poron (B) forming the diffusion layer (45) is formed by a selective diffusion method and driven in together with the previously deposited impurities.
続いて第２図Ｃに示す如く、第１の埋込層（２４ａ）に
対応する第１のエピタキシャルＪ’！ （２２）表面に
第２の埋込ｆｉ （２７）を形成するアンチモン（ｓｂ
）と埋込ベース領域（２８）を形成するポロン（Ｂ）を
デポジット又はイオン注入する。Next, as shown in FIG. 2C, a first epitaxial layer J'! corresponding to the first buried layer (24a) is formed. (22) Antimony (sb) forming a second embedded fi (27) on the surface
) and a poron (B) forming buried base region (28) is deposited or ion-implanted.
そして第２図りに示す如く、第１のエピタキシャル層＜
２２）全面に第２のエピタキシャル１（２３）を積層し
て形成し、その表面より分離領域（荏）の第３拡散層（
４６）、ＩＩＬのインジェクタ領域（３１）及びベース
導出領域（３０）、Ｎ Ｐ Ｎ ）−ランジスタのベー
ス領域（３３）、縦型ＰＮＰ トランジスタの工ミッタ
領域（３９）及びコレクタ導出領域（邦）の第２拡散領
域（４７）を同時に選択拡散する。エミッタ領域（３９
）は埋込ベース層（３７）に達するように形成する。こ
の工程で先にデポジットしておいた不純物をドライブイ
ンしてベース導出領域（３０）と埋込ベース領域（２８
）及び分離領域（翻）の第１、第２、第３拡散層（４３
）（４４）（４６＞及びコレクタ導出領域（邦）の第１
、第２拡散領域（４５）（４７）を完全に連結する。Then, as shown in the second diagram, the first epitaxial layer <
22) The second epitaxial layer 1 (23) is stacked on the entire surface, and the third diffusion layer (
46), IIL injector region (31) and base lead-out region (30), N P N ) - transistor base region (33), vertical PNP transistor emitter region (39) and collector lead-out region (Japan) The second diffusion region (47) is selectively diffused at the same time. Emitter area (39
) is formed to reach the buried base layer (37). In this step, the previously deposited impurities are driven in to form the base derivation region (30) and the buried base region (28).
) and the first, second, and third diffusion layers (43
) (44) (46> and the first of the collector derivation area (Japan)
, the second diffusion regions (45) (47) are completely connected.
さらに第２図Ｅに示す如く、第２のエピタキシャル層（
２３）表面よりＩＩＬのコレクタ領域（２９）とエミッ
タコンタクト領域（３２）、ＮＰＮトランジスタのエミ
ッタ領域（３４）とコレクタコンタクト領域（３５）、
縦型ＰＮＰ トランジスタのベースコンタクト領域（４
０）を同時に選択拡散し、最後に各領域上に電極（４２
）を配設して製造工程を終了する。Furthermore, as shown in FIG. 2E, a second epitaxial layer (
23) From the surface, the collector region (29) and emitter contact region (32) of IIL, the emitter region (34) and collector contact region (35) of NPN transistor,
Base contact region of vertical PNP transistor (4
0) at the same time, and finally, electrodes (42
) to complete the manufacturing process.
このようにして第１の島領域（２６ａ）に形成したＩＩ
Ｌでは第１と第２のエピタキシャル層＜２２）（２３）
の間に第２の埋込層（２７）を設けたので、ＩＩＬにと
っての実質的なエピタキシャル層の厚みを第２のエピタ
キシャル層（２２〉の厚みのみで決定でき、それを薄く
設定することによってＩＩＬの高速性を活かすことがで
きる。しかもＩＩＬの逆方向縦型ＮＰＮトランジスタの
ベースを第１のエピタキシャルｆｆ（２２）表面から上
方向へ拡散形成した埋込ベース領域（２８）で形成した
ため、エミッタからベースへと濃度勾配が生じ、それに
よって生じる電界がベースに注入きれた少数キャリアを
加速する方向に働くので高い逆βが得られる。さらにＩ
ＩＬの逆方向縦型ＮＰＮ）−ランジスタの実質的なコレ
クタをベース導出領域り３０〉によって区画きれた第２
のエピタキシャルＪｉ（２３）で形成するので、ＮＰＮ
トランジスタのエミッタ領域（３４）と同時に拡散形成
するコレクタ領域（２９）のばらつきが逆βに影響せず
、安定した逆βが得られる。II formed in the first island region (26a) in this way
For L, the first and second epitaxial layers <22) (23)
Since the second buried layer (27) is provided in between, the substantial epitaxial layer thickness for IIL can be determined only by the thickness of the second epitaxial layer (22), and by setting it thin, It is possible to take advantage of the high-speed performance of IIL.Moreover, since the base of the reverse vertical NPN transistor of IIL is formed with a buried base region (28) that is diffused upward from the surface of the first epitaxial ff (22), the emitter A concentration gradient is generated from the base to the base, and the resulting electric field acts in the direction of accelerating the minority carriers completely injected into the base, resulting in a high inverse β.Furthermore, I
(inverted vertical NPN) of the IL - the substantial collector of the transistor is delimited by the base derivation region 30〉
Since it is formed of epitaxial Ji (23), NPN
Variations in the collector region (29), which is diffused and formed at the same time as the emitter region (34) of the transistor, do not affect the inverse β, and a stable inverse β can be obtained.
また、第３の島領域（２６ｃ）に形成した縦型ＰＮＰト
ランジスタでは、埋込ベース層（３７）がエミッタとコ
レクタのバンチスルー効果を抑制するので、ベース幅を
狭めてｆｔを向上できる。つまり、埋込ベース層（３７
）はその不純物濃度が第１、第２のエピタキシャル層（
２２） （２３）より高＜１０”〜１０”ａｍ−”程度
に設定するため、ベース・エミッタ接合及びベース・コ
レクタ接合は共に比較的高い不純物濃度領域の接合にな
り、エミッタからベース側へ又はコレクタからベース側
へ拡がる空乏層が抑制されてバンチスルー電圧が高くな
る。よって所望の耐圧ｖｃ！。（バンチスルー電圧に等
しい）を維持したまま、第１、第２のエピタキシャル層
（２２）（２３）の厚みの総和を押えることによりベー
ス幅を狭く形成してｆ”ｒを向上できるのである。但し
、第１のエピタキシャル層（２２）にはコレクタ埋込ｆ
ｆ（３６）を大きく上方向へ拡散して所定のＶ。、（Ｓ
ａｔ）が得られるだけの厚みが必要となるので、ベース
幅を狭めるためには第２のエピタキシャル層（２３）を
薄く設定すればよい。第２のエピタキシャル層（２３）
を薄くすることはＩＩＬの要求と一致するから好都合で
ある。そして斯る構造ではベースをイオン注入により高
精度に拡散形成した埋込ベース層（３７）で形成したの
で、ｈＦ！やＶ、。が第１、第２のエピタキシャル層（
２２）（２３）のばらつきによって影響されることが少
く、制御性が良い。Furthermore, in the vertical PNP transistor formed in the third island region (26c), the buried base layer (37) suppresses the bunch-through effect between the emitter and the collector, so the base width can be narrowed and the ft can be improved. In other words, the embedded base layer (37
) whose impurity concentration is the same as that of the first and second epitaxial layers (
22) Since the setting is higher than (23) on the order of <10" to 10"am-", both the base-emitter junction and the base-collector junction become junctions in relatively high impurity concentration regions, and the impurity concentration from the emitter to the base side or The depletion layer spreading from the collector to the base side is suppressed and the bunch-through voltage increases.Therefore, while maintaining the desired breakdown voltage vc! (equal to the bunch-through voltage), the first and second epitaxial layers (22) ( By reducing the total thickness of 23), the base width can be made narrower and f''r can be improved. However, the first epitaxial layer (22) has a collector embedded f.
f(36) is largely diffused upward to a predetermined V. , (S
Since a thickness sufficient to obtain at) is required, the second epitaxial layer (23) may be made thin in order to narrow the base width. Second epitaxial layer (23)
It is advantageous to make it thin because it is consistent with the requirements of IIL. In this structure, the base is formed by a buried base layer (37) that is formed by diffusion with high precision by ion implantation, so that hF! Ya V. are the first and second epitaxial layers (
22) It is less affected by variations in (23) and has good controllability.
さらに、第２の島領域（２６ｂ）に形成したＮＰＮトラ
ンジスタでは、第１、第２のエピタキシャル層（２２）
（２３）の厚みの総和が実質的なエピタキシャル層の
厚みとなるので、容易に耐圧が得られる。Furthermore, in the NPN transistor formed in the second island region (26b), the first and second epitaxial layers (22)
Since the sum of the thicknesses (23) becomes the substantial thickness of the epitaxial layer, a breakdown voltage can be easily obtained.
しかもベース領域（３３）の拡散深きを調整することに
より高ｒＴ化への対応もできる。Furthermore, by adjusting the diffusion depth of the base region (33), it is possible to cope with higher rT.
そして本発明によれば、第２のエピタキシャル層（２３
）を薄く設定したことによって拡散深きが１〜２μｍと
比較的浅く形成するＮＰＮ）−ランジスタのベース領域
（３３）の拡散工程でＩＩＬのインジェクタ領域（３１
）とベース導出領域（３０）、縦型ＰＮＰトランジスタ
のエミッタ領域（３９）とコレクタ導出領域（嬰）の第
２拡散領域（４７）及び分離領域（？りの第３拡散居（
４６）を同時に形成でき、工程の簡略化と微細化が図れ
る。According to the present invention, the second epitaxial layer (23
) is formed to have a relatively shallow diffusion depth of 1 to 2 μm.During the diffusion process of the base region (33) of the IIL,
) and the base lead-out region (30), the emitter region (39) of the vertical PNP transistor, the second diffusion region (47) of the collector lead-out region (47), and the third diffusion region (
46) can be formed at the same time, and the process can be simplified and miniaturized.
そして更に、本発明の他の実施例として、ＩＩＬのコレ
クタの電極（４２）をコレクタとして活性な領域にショ
ットキーコンタクトさせることによリ、より一層高速化
したＩＩＬと共存させることもできる。Further, as another embodiment of the present invention, it is possible to coexist with an even faster IIL by making the collector electrode (42) of the IIL a Schottky contact with the active region as a collector.
（ト）発明の詳細
な説明した如く、本発明によれば高速のＩＩＬと高ｆ７
化した縦型ＰＮＰトランジスタ、更には通常のＮＰＮ
トランジスタを効果的に且つ容易に共存させることがで
きる利点を有する。しかもＩＩＬの高速化に対応して縦
型ＰＮＰ トランジスタ、ＮＰＮトランジスタ共に高速
化できる利点をも有する。そして本発明によれば、ＮＰ
Ｎ）ランジスタのベース領域（３３）の拡散工程によっ
てＩＩＬのインジェクタ領域（３１）や縦型ＰＮＰ ト
ランジスタのエミッタ領域（３９）、分離領域（２５）
の第３拡散層（４６）等を同時に形成できるので、工程
の簡略化と微細化が図れる利点をも有する。(g) As described in detail, according to the present invention, high speed IIL and high f7
vertical PNP transistor, and even normal NPN
It has the advantage that transistors can coexist effectively and easily. Moreover, it has the advantage that both vertical PNP transistors and NPN transistors can be made faster in response to faster IIL. And according to the invention, NP
N) The injector region (31) of the IIL, the emitter region (39) of the vertical PNP transistor, and the isolation region (25) are formed by the diffusion process of the base region (33) of the transistor.
Since the third diffusion layer (46) and the like can be formed at the same time, there is also an advantage that the process can be simplified and miniaturized.
第１図は本発明による半導体集積回路を示す断面図、第
２図Ａ乃至Ｅは夫々本発明による半導体集積回路の製造
方法を説明するための工程断面図、第３図は従来の半導
体集積回路を示す断面図である。
（２１）は半導体基板、 （２２） （２３）は夫々第
１、第２のエピタキシャルＢ、（２７）は第２の埋込層
、（２８）は埋込ベース領域、 り３０）はベース導出
領域、 （３１）はインジェクタ領域、 （３３）は
ベース領域、 （３６）はコレクタ埋込層、 （３７）
は埋込ベース層、 （３８）はコレクタ導出領域、（
４６）は分離領域（翻〉の第３拡散層である。FIG. 1 is a cross-sectional view showing a semiconductor integrated circuit according to the present invention, FIGS. 2 A to E are process cross-sectional views for explaining the method of manufacturing a semiconductor integrated circuit according to the present invention, and FIG. 3 is a conventional semiconductor integrated circuit. FIG. (21) is the semiconductor substrate, (22) and (23) are the first and second epitaxial B, respectively, (27) is the second buried layer, (28) is the buried base region, and 30) is the base lead-out. (31) is the injector area, (33) is the base area, (36) is the collector buried layer, (37)
is the buried base layer, (38) is the collector derivation region, (
46) is the third diffusion layer of the separation region.
Claims (1)
逆導電型の第１、第２のエピタキシャル層と、前記基板
表面に複数個形成した逆導電型の第１の埋込層と、該第
１の埋込層を夫々取囲むように前記第２のエピタキシャ
ル層表面から前記第１のエピタキシャル層を貫通して前
記基板まで達する一導電型の分離領域と、該分離領域に
より島状に分離された第１、第２、第３の島領域と、該
第１の島領域の前記第１と第２のエピタキシャル層の間
に埋込んで形成した逆導電型の第２の埋込層と、該第２
の埋込層に重畳して前記第１のエピタキシャル層表面か
ら上方向へ拡散形成した一導電型の埋込ベース領域と、
前記第１の島領域表面に形成した逆導電型のコレクタ領
域と、該コレクタ領域を取囲むように前記第２のエピタ
キシャル層表面から前記埋込ベース領域まで達する一導
電型のコレクタ導出領域と、前記第１の島領域表面に形
成した一導電型のインジェクタ領域と、前記第２の島領
域表面に形成した一導電型のベース領域及び該ベース領
域表面に形成した逆導電型のエミッタ領域と、前記第３
の島領域の前記第１の埋込層に重畳して前記基板表面か
ら上方向へ拡散形成した一導電型のコレクタ埋込層と、
前記第３の島領域の前記第１と第２のエピタキシャル層
の間に埋込んで形成した逆導電型の埋込ベース層と、該
埋込ベース層を取囲むように前記第２のエピタキシャル
層表面から前記コレクタ埋込層まで達する一導電型のコ
レクタ導出領域と、該コレクタ導出領域によって囲まれ
た前記第３の島領域表面に形成した一導電型のエミッタ
領域とを具備することを特徴とする半導体集積回路。(1) first and second epitaxial layers of opposite conductivity type formed by sequentially stacking them on the entire surface of a semiconductor substrate of one conductivity type, and a plurality of first buried layers of opposite conductivity type formed on the surface of the substrate; isolation regions of one conductivity type extending from the surface of the second epitaxial layer to the substrate through the first epitaxial layer so as to surround each of the first buried layers; and an island-like isolation region formed by the isolation regions. a second buried layer of an opposite conductivity type formed buried between separated first, second, and third island regions and the first and second epitaxial layers of the first island region; and the second
a buried base region of one conductivity type which is superimposed on the buried layer and diffused upward from the surface of the first epitaxial layer;
a collector region of opposite conductivity type formed on the surface of the first island region; a collector lead-out region of one conductivity type extending from the surface of the second epitaxial layer to the buried base region so as to surround the collector region; an injector region of one conductivity type formed on the surface of the first island region, a base region of one conductivity type formed on the surface of the second island region, and an emitter region of opposite conductivity type formed on the surface of the base region; Said third
a collector buried layer of one conductivity type that is superimposed on the first buried layer in the island region and diffused upward from the substrate surface;
a buried base layer of an opposite conductivity type formed buried between the first and second epitaxial layers in the third island region; and the second epitaxial layer surrounding the buried base layer. A collector lead-out region of one conductivity type reaching from the surface to the collector buried layer, and an emitter region of one conductivity type formed on the surface of the third island region surrounded by the collector lead-out region. semiconductor integrated circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61184709A JPS6341062A (en) | 1986-08-06 | 1986-08-06 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61184709A JPS6341062A (en) | 1986-08-06 | 1986-08-06 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6341062A true JPS6341062A (en) | 1988-02-22 |
Family
ID=16157995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61184709A Pending JPS6341062A (en) | 1986-08-06 | 1986-08-06 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6341062A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153800A (en) * | 1994-11-29 | 1996-06-11 | Rohm Co Ltd | Semiconductor integrated circuit device |
-
1986
- 1986-08-06 JP JP61184709A patent/JPS6341062A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153800A (en) * | 1994-11-29 | 1996-06-11 | Rohm Co Ltd | Semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6322070B2 (en) | ||
| US4404738A (en) | Method of fabricating an I2 L element and a linear transistor on one chip | |
| JPH025564A (en) | Multicollector vertical p-n-p transistor | |
| JPS6341062A (en) | Semiconductor integrated circuit | |
| JP2725773B2 (en) | Semiconductor integrated circuit and manufacturing method thereof | |
| JPS6347965A (en) | Semiconductor integrated circuit | |
| KR900000826B1 (en) | Semiconductor ic manufacturing method | |
| JP2627289B2 (en) | Method for manufacturing semiconductor integrated circuit | |
| KR900000818B1 (en) | Complemental transistor manufacturing method | |
| JPS63202965A (en) | Semiconductor device | |
| JP3135615B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPS62216356A (en) | Manufacture of semiconductor integrated circuit | |
| JP2558472B2 (en) | Semiconductor integrated circuit | |
| JPS6327051A (en) | Semiconductor integrated circuit | |
| JPS6348189B2 (en) | ||
| JPS6343360A (en) | Semiconductor integrated circuit | |
| JPS6347964A (en) | Semiconductor integrated circuit | |
| JPS6343357A (en) | Semiconductor integrated circuit | |
| JPH0439787B2 (en) | ||
| JPS632366A (en) | Semiconductor integrated circuit | |
| JPS62216357A (en) | Manufacture of semiconductor integrated circuit | |
| JPS6327049A (en) | Semiconductor integrated circuit | |
| JPH0138378B2 (en) | ||
| JPS61207067A (en) | Manufacture of semiconductor integrated circuit device | |
| JPH1174281A (en) | Transistor and manufacture thereof |