JPH02113529A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02113529A JPH02113529A JP26651288A JP26651288A JPH02113529A JP H02113529 A JPH02113529 A JP H02113529A JP 26651288 A JP26651288 A JP 26651288A JP 26651288 A JP26651288 A JP 26651288A JP H02113529 A JPH02113529 A JP H02113529A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に層間絶縁膜
又は半導体基板の表面保護膜の平坦化の方法に関する。
又は半導体基板の表面保護膜の平坦化の方法に関する。
従来、半導体装置の製造工程における平坦化は層間絶縁
膜又は表面保護膜を成長させた後、フォトレジスト等を
塗布することにより表面の凹凸を緩和し、その後層間絶
縁膜又は表面保護膜のエツチング速度とフォトレジスト
等の塗布膜のエツチング速度が等しくなるようなドライ
エツチング条件でフォトレジスト等の塗布膜がエツチン
グ除去されるまでエッチバックすることにより実現して
いた。
膜又は表面保護膜を成長させた後、フォトレジスト等を
塗布することにより表面の凹凸を緩和し、その後層間絶
縁膜又は表面保護膜のエツチング速度とフォトレジスト
等の塗布膜のエツチング速度が等しくなるようなドライ
エツチング条件でフォトレジスト等の塗布膜がエツチン
グ除去されるまでエッチバックすることにより実現して
いた。
平坦化の目的が第一層の凹凸による第二暦以上の配線の
断切れの防止のみの場合には凹凸の急峻性を緩和する程
度で十分であり、高度な平坦性は要求されない。 しか
しながら、層間絶縁膜の凹凸が回路特性に影響する場合
や第一層配線の低抵抗化の為、平坦化エッチバックの際
第一層配線の上部のみを露出させた後、低抵抗金属によ
る配線を重ねて形成する場合(電界効果型トランジスタ
のゲート電極に対しゲート長の短縮に伴うゲート抵抗の
増加を抑制する為にこの様な方法がとられる。)には従
来技術により得られる平坦性では不十分な場合がある。
断切れの防止のみの場合には凹凸の急峻性を緩和する程
度で十分であり、高度な平坦性は要求されない。 しか
しながら、層間絶縁膜の凹凸が回路特性に影響する場合
や第一層配線の低抵抗化の為、平坦化エッチバックの際
第一層配線の上部のみを露出させた後、低抵抗金属によ
る配線を重ねて形成する場合(電界効果型トランジスタ
のゲート電極に対しゲート長の短縮に伴うゲート抵抗の
増加を抑制する為にこの様な方法がとられる。)には従
来技術により得られる平坦性では不十分な場合がある。
第3図に従来の製造方法を示す。第3図は、広いパター
ン形状の第一層配線2aが形成されている領域工と、細
いパターン形状の第一層配線2bが一定の領域に渡って
複数個隣接して並んでいる領域Hと細いパターン形状の
第一層配線2cが他の配線から離れて形成されている領
域■から成っている。
ン形状の第一層配線2aが形成されている領域工と、細
いパターン形状の第一層配線2bが一定の領域に渡って
複数個隣接して並んでいる領域Hと細いパターン形状の
第一層配線2cが他の配線から離れて形成されている領
域■から成っている。
第3図(a)は半導体基板1の上に第一層配線2a、2
b、2cが形成された直後の状態を示している。平坦化
プロセスはまず、第3図(b)に示すように層間絶縁膜
5′を成長させた後第3図(C)に示すようにフォトレ
ジスト6を回転塗布して平坦化する。この状態からフォ
トレジスト6と層間絶縁膜5′が同じエツチング速度で
エツチングされるようなドライエツチングの条件でエッ
チバックしていくと、フォトレジスト6による平坦性が
保たれたまま層間絶縁膜5′の上部が露出してくるので
、平坦な層間絶縁膜が形成される。しかしながら、フォ
トレジストで平坦化した場合、領域■のような平坦化す
る配線パターンが細く、かつ他の配線パターンから離れ
て形成されているような領域では、はぼ完全に平坦化さ
れるが領域Iや■のように配線パターンが比較的広い範
囲に渡って形成されているような領域ではその領域の周
辺部に比べ中央部が厚くなるような傾向になる。
b、2cが形成された直後の状態を示している。平坦化
プロセスはまず、第3図(b)に示すように層間絶縁膜
5′を成長させた後第3図(C)に示すようにフォトレ
ジスト6を回転塗布して平坦化する。この状態からフォ
トレジスト6と層間絶縁膜5′が同じエツチング速度で
エツチングされるようなドライエツチングの条件でエッ
チバックしていくと、フォトレジスト6による平坦性が
保たれたまま層間絶縁膜5′の上部が露出してくるので
、平坦な層間絶縁膜が形成される。しかしながら、フォ
トレジストで平坦化した場合、領域■のような平坦化す
る配線パターンが細く、かつ他の配線パターンから離れ
て形成されているような領域では、はぼ完全に平坦化さ
れるが領域Iや■のように配線パターンが比較的広い範
囲に渡って形成されているような領域ではその領域の周
辺部に比べ中央部が厚くなるような傾向になる。
従ってエッチバックして第一層配線を露出する場合、第
3図(d)に示すように領域■の第一層配線2cの上部
が露出した時点で領域工の第一層配線2aの中央部や、
領域■の中央部の第一層配線2bの上部に層間絶縁膜5
′が残ってしまうという問題が起こる。領域工のような
露出させる面積が広い場合にはその中央部を除く領域を
フォトレジストで覆って予め層間絶縁膜を除去しておく
か又はエッチバック後除去することが可能であるが、領
域■のような細いパターンに対しては目合せ精度上この
ような対策はとり難い。従って、更にエッチバックを続
けて中央部の第一層配線の上部を露出させる方法がとら
れるが、この場合には第3図(e)に示すように配線の
無い領域の層間絶縁膜が非常に薄くなり、場合によって
は半導体基板1が露出することもある。そのため、低抵
抗配線7を第一層配線上に形成する際、半導体基板への
エツチングダメージが大きくなり、素子特性や回路特性
を劣化させる原因となる。また、層間絶縁膜の厚さのば
らつきは、低抵抗配線7と半導体基板1の間の静電容危
をばらつかせるので素子特性や回路特性が変動する原因
にもなる。
3図(d)に示すように領域■の第一層配線2cの上部
が露出した時点で領域工の第一層配線2aの中央部や、
領域■の中央部の第一層配線2bの上部に層間絶縁膜5
′が残ってしまうという問題が起こる。領域工のような
露出させる面積が広い場合にはその中央部を除く領域を
フォトレジストで覆って予め層間絶縁膜を除去しておく
か又はエッチバック後除去することが可能であるが、領
域■のような細いパターンに対しては目合せ精度上この
ような対策はとり難い。従って、更にエッチバックを続
けて中央部の第一層配線の上部を露出させる方法がとら
れるが、この場合には第3図(e)に示すように配線の
無い領域の層間絶縁膜が非常に薄くなり、場合によって
は半導体基板1が露出することもある。そのため、低抵
抗配線7を第一層配線上に形成する際、半導体基板への
エツチングダメージが大きくなり、素子特性や回路特性
を劣化させる原因となる。また、層間絶縁膜の厚さのば
らつきは、低抵抗配線7と半導体基板1の間の静電容危
をばらつかせるので素子特性や回路特性が変動する原因
にもなる。
以上説明した様に従来の平坦化技術は、平坦化しようと
する第一層配線の密度や幅によって最終的にその上部又
は周辺に形成される層間絶縁膜の厚さが異なるといった
問題点を解決し、本発明は第一層配線の密度や幅によら
ず、半導体基板上の全領域に渡って高度な平坦性を有す
る層間絶縁膜を形成できる半導体装置の製造方法を提供
するものである。
する第一層配線の密度や幅によって最終的にその上部又
は周辺に形成される層間絶縁膜の厚さが異なるといった
問題点を解決し、本発明は第一層配線の密度や幅によら
ず、半導体基板上の全領域に渡って高度な平坦性を有す
る層間絶縁膜を形成できる半導体装置の製造方法を提供
するものである。
本発明の半導体装置の製造方法は半導体基板上に第一層
電極配線を形成した後、全面にその第一層電極配線と同
じ厚さを有する絶縁体被膜を成長する工程と、その絶縁
体被膜のうち前記第一層電極配線の上部及び側部を除く
領域の所謂凹部が覆われるようなフォトレジストパター
ンを形成する工程と、そのフォトレジストパターンをマ
スクとして前記第一層電極配線の上部又は上部及び側部
の絶縁体被膜をエツチング除去する工程と、このフォト
レジストパターンを除去した後、更に第二の絶縁体被膜
を表面全体に所望の厚さで成長させる工程と、フォトレ
ジスト等の粘性膜を表面全面に塗布した後、この粘性膜
と第二の絶縁体被膜とが同じエツチング速度でエツチン
グされるような条件でエッチバックする工程とを有して
いる。
電極配線を形成した後、全面にその第一層電極配線と同
じ厚さを有する絶縁体被膜を成長する工程と、その絶縁
体被膜のうち前記第一層電極配線の上部及び側部を除く
領域の所謂凹部が覆われるようなフォトレジストパター
ンを形成する工程と、そのフォトレジストパターンをマ
スクとして前記第一層電極配線の上部又は上部及び側部
の絶縁体被膜をエツチング除去する工程と、このフォト
レジストパターンを除去した後、更に第二の絶縁体被膜
を表面全体に所望の厚さで成長させる工程と、フォトレ
ジスト等の粘性膜を表面全面に塗布した後、この粘性膜
と第二の絶縁体被膜とが同じエツチング速度でエツチン
グされるような条件でエッチバックする工程とを有して
いる。
次に、本発明について図面を参照して説明する。
第1図は本発明の第1の実施例を説明する為に工程順に
示した半導体チップの縦断面図である。
示した半導体チップの縦断面図である。
半導体基板1の上に広いパターン形状の第一層配線2a
が形成されている領域工と細いパターン形状の第一層配
線2bが一定の領域に渡って複数個隣接して並んでいる
領域■と細いパターン形状の第一層配線2cが他の配線
から離れて形成されている領域■から成っている。まず
第1図(a)に示すように第一層配線2a、2b、2c
が形成されている半導体基板1の全面にその第一層配線
と同じ厚さの第一の層間絶縁膜3をカバレッジの良好な
CVD法により成長させる。成長後の第一層配線による
凸部の幅は層間絶縁膜3の第一層配線の側部への成長に
より、成長前に比べ層間絶縁膜3の成長膜厚の2倍程度
広がった幅になる。従って第一層配線の間隔が非常に近
接している領域■のような場合には、配線間の凹部の平
坦面はなくなる。次に第1図(b)に示すように第1図
(a’)の凹部平坦部を覆うようなフォトレジストパタ
ーン4を形成した後このフォトレジストパターン4をマ
スクとして第一層配線2a、2b、2cの上部及び側部
の層間絶縁膜3をウェットエツチングにより除去する。
が形成されている領域工と細いパターン形状の第一層配
線2bが一定の領域に渡って複数個隣接して並んでいる
領域■と細いパターン形状の第一層配線2cが他の配線
から離れて形成されている領域■から成っている。まず
第1図(a)に示すように第一層配線2a、2b、2c
が形成されている半導体基板1の全面にその第一層配線
と同じ厚さの第一の層間絶縁膜3をカバレッジの良好な
CVD法により成長させる。成長後の第一層配線による
凸部の幅は層間絶縁膜3の第一層配線の側部への成長に
より、成長前に比べ層間絶縁膜3の成長膜厚の2倍程度
広がった幅になる。従って第一層配線の間隔が非常に近
接している領域■のような場合には、配線間の凹部の平
坦面はなくなる。次に第1図(b)に示すように第1図
(a’)の凹部平坦部を覆うようなフォトレジストパタ
ーン4を形成した後このフォトレジストパターン4をマ
スクとして第一層配線2a、2b、2cの上部及び側部
の層間絶縁膜3をウェットエツチングにより除去する。
このフォトレジストパターンは第一層配線の膜厚即ち第
一の層間絶縁膜3の成長膜厚と同程度又はやや広めの間
隔を有するマスクパターンを用いて露光転写により形成
する。このときの目合せ精度はこの間隔と同程度であれ
ば良い。
一の層間絶縁膜3の成長膜厚と同程度又はやや広めの間
隔を有するマスクパターンを用いて露光転写により形成
する。このときの目合せ精度はこの間隔と同程度であれ
ば良い。
ウェットエツチング工程の後、フォトレジストパターン
4を除去すると半導体基板上の凹部の幅は、第一の層間
絶縁膜3の成長膜厚の3〜4倍程度以下の細い形状にな
る。そこで第1図(C)に示すようにこの凹部を埋め込
む為第二の層間絶縁膜5を全面に成長させる。この第二
の層間絶縁膜5は必ずしも第一の層間絶縁膜3と同じ膜
である必要はないが、カバレッジの良好なCVD法を用
いて成長させる。この第二の層間絶縁膜5の膜厚は最終
的な平坦面を半導体基板10表面からどの程度の高さに
形成するかによって決まり所望の高さと同程度の膜厚は
必要である。この成長膜厚が成長前の凹部の幅に比べ十
分厚ければ、以下の工程を省略しても高度な平坦性が得
られる。第二の層間絶縁膜5の成長膜厚は第一層配線2
a、2b、2cの厚さ即ち第一の層間絶縁膜3と同じに
する。この実施例では第一層配線2a、2b、2cの上
部を露出させてその上に低抵抗配線を重ねて形成する場
合を考える。
4を除去すると半導体基板上の凹部の幅は、第一の層間
絶縁膜3の成長膜厚の3〜4倍程度以下の細い形状にな
る。そこで第1図(C)に示すようにこの凹部を埋め込
む為第二の層間絶縁膜5を全面に成長させる。この第二
の層間絶縁膜5は必ずしも第一の層間絶縁膜3と同じ膜
である必要はないが、カバレッジの良好なCVD法を用
いて成長させる。この第二の層間絶縁膜5の膜厚は最終
的な平坦面を半導体基板10表面からどの程度の高さに
形成するかによって決まり所望の高さと同程度の膜厚は
必要である。この成長膜厚が成長前の凹部の幅に比べ十
分厚ければ、以下の工程を省略しても高度な平坦性が得
られる。第二の層間絶縁膜5の成長膜厚は第一層配線2
a、2b、2cの厚さ即ち第一の層間絶縁膜3と同じに
する。この実施例では第一層配線2a、2b、2cの上
部を露出させてその上に低抵抗配線を重ねて形成する場
合を考える。
第1図(d)に示すようにフォトレジスト6を全面に回
転塗布する。これにより高度な平坦面を形成する為のも
ので従来の平坦化技術で使用されているような粘性膜で
あればフォトレジストに限らない。また、第二の層間絶
縁膜5を所望の厚さよりも厚く成長させることで十分な
平坦性が得られている場合には塗布する必要はない。次
にこの塗布膜であるフォトレジスト6と第二の層間絶縁
膜5のエツチング速度が等しくなるようなエツチング条
件でエッチバックして行き、フォトレジスト6が完全に
エツチング除去されたのを確認して必要な時間オーバー
エッチすることにより所望の高さに平坦面を形成する。
転塗布する。これにより高度な平坦面を形成する為のも
ので従来の平坦化技術で使用されているような粘性膜で
あればフォトレジストに限らない。また、第二の層間絶
縁膜5を所望の厚さよりも厚く成長させることで十分な
平坦性が得られている場合には塗布する必要はない。次
にこの塗布膜であるフォトレジスト6と第二の層間絶縁
膜5のエツチング速度が等しくなるようなエツチング条
件でエッチバックして行き、フォトレジスト6が完全に
エツチング除去されたのを確認して必要な時間オーバー
エッチすることにより所望の高さに平坦面を形成する。
この実施例では、第一層配線2a、2b、2cの上部が
露出するまでエッチバックする。以上の様にして形成し
た平坦面は非常に良好な平坦性を有しており、第一層配
線の上部はそのパターンの幅や密度によらず、はぼ同時
に露出してくるのでこの時点でエッチバックを終了すれ
ば、第1図(e)に示すように容易に低抵抗配線7を第
一層配線に重ねて形成することができる。
露出するまでエッチバックする。以上の様にして形成し
た平坦面は非常に良好な平坦性を有しており、第一層配
線の上部はそのパターンの幅や密度によらず、はぼ同時
に露出してくるのでこの時点でエッチバックを終了すれ
ば、第1図(e)に示すように容易に低抵抗配線7を第
一層配線に重ねて形成することができる。
第2図は、本発明の第2の実施例を説明する為の断面工
程であり、但し、第1の実施例では第一層配線と同じ厚
さの第一の層間絶縁膜3を成長させたとき、領域■の配
線間には凹部に平坦面が形成されない程度の配線間隔し
か考えていなかった。
程であり、但し、第1の実施例では第一層配線と同じ厚
さの第一の層間絶縁膜3を成長させたとき、領域■の配
線間には凹部に平坦面が形成されない程度の配線間隔し
か考えていなかった。
しかしながらパターン配置や第一層配線の厚さ、即ち第
一の層間絶縁膜の成長膜厚によっては、第2図(a)の
領域■のように配線間の細い凹部に第一の層間絶縁膜3
による平坦面3aが形成される場合がある。この平坦面
3aの幅が、この上にフォトレジストパターンを形成す
ることが困難なほど、細い場合や、フォトレジストパタ
ーンを形成することができても第一の層間絶縁膜をウェ
ットエツチングする際、サイドエツチングによりフォト
レジストパターンの下の第一の層間絶縁膜と共に剥れて
しまいマスクとして機能しないような細いパターンの場
合には、この配線間が第一の層間絶縁膜のウェットエツ
チング後比較的広い凹部として残ってしまう。この場合
、第二の層間絶縁膜の成長膜厚を厚くしてこの凹部な完
全に埋め込み第二の層間絶縁膜の成長後に配線間に凹部
平坦面が残らないようにすることで解決できる。しかし
、本実施例の第2図(b)に示すようにフォトレジスト
パターン4をマスクとして第一の層間絶縁膜3をエツチ
ングする際、ウェットエツチングの代わりに異方性のド
ライエツチングを用いることによっても解決できる。こ
のドライエツチングは、第一層配線2a、2b、2cの
上部の層間絶縁膜3が除去されるまで行なう。このドラ
イエツチングによりレジストで覆われていなかった領域
Hの配線間の凹部平坦部の層間絶縁膜3aも除去される
が第一層配線の側面に層間絶縁膜による側壁3bが形成
される為、配線間の凹部の幅は狭くなり第3図(c)に
示すように比較的薄い第二の層間絶縁膜5で容易に埋め
込むことができる。以下第一の実施例と同様にして高度
な平坦性を有する層間絶縁膜を形成できる。
一の層間絶縁膜の成長膜厚によっては、第2図(a)の
領域■のように配線間の細い凹部に第一の層間絶縁膜3
による平坦面3aが形成される場合がある。この平坦面
3aの幅が、この上にフォトレジストパターンを形成す
ることが困難なほど、細い場合や、フォトレジストパタ
ーンを形成することができても第一の層間絶縁膜をウェ
ットエツチングする際、サイドエツチングによりフォト
レジストパターンの下の第一の層間絶縁膜と共に剥れて
しまいマスクとして機能しないような細いパターンの場
合には、この配線間が第一の層間絶縁膜のウェットエツ
チング後比較的広い凹部として残ってしまう。この場合
、第二の層間絶縁膜の成長膜厚を厚くしてこの凹部な完
全に埋め込み第二の層間絶縁膜の成長後に配線間に凹部
平坦面が残らないようにすることで解決できる。しかし
、本実施例の第2図(b)に示すようにフォトレジスト
パターン4をマスクとして第一の層間絶縁膜3をエツチ
ングする際、ウェットエツチングの代わりに異方性のド
ライエツチングを用いることによっても解決できる。こ
のドライエツチングは、第一層配線2a、2b、2cの
上部の層間絶縁膜3が除去されるまで行なう。このドラ
イエツチングによりレジストで覆われていなかった領域
Hの配線間の凹部平坦部の層間絶縁膜3aも除去される
が第一層配線の側面に層間絶縁膜による側壁3bが形成
される為、配線間の凹部の幅は狭くなり第3図(c)に
示すように比較的薄い第二の層間絶縁膜5で容易に埋め
込むことができる。以下第一の実施例と同様にして高度
な平坦性を有する層間絶縁膜を形成できる。
以上説明したように本発明は、第一層電極配線が形成さ
れた半導体基板表面のうち、第一層電極配線の形成され
ていない所謂凹部に第一層電極配線と同じ厚さを有する
層間絶縁膜パターンを形成することにより広い領域に渡
る凹部を無くした後、更に残る凹部な所望の厚さの第二
の層間絶縁膜を成長させることで埋め込み、更に残る微
小な凹凸はフォトレジスト等の粘性膜を塗布した後、第
二の層間絶縁膜と同じエツチング速度でエッチバックし
て取り除くことにより第一層電極配線パターンの幅や密
度によらず半導体基板上の全領域に渡って高度な平坦性
を有する層間絶縁膜表面を形成することができる。
れた半導体基板表面のうち、第一層電極配線の形成され
ていない所謂凹部に第一層電極配線と同じ厚さを有する
層間絶縁膜パターンを形成することにより広い領域に渡
る凹部を無くした後、更に残る凹部な所望の厚さの第二
の層間絶縁膜を成長させることで埋め込み、更に残る微
小な凹凸はフォトレジスト等の粘性膜を塗布した後、第
二の層間絶縁膜と同じエツチング速度でエッチバックし
て取り除くことにより第一層電極配線パターンの幅や密
度によらず半導体基板上の全領域に渡って高度な平坦性
を有する層間絶縁膜表面を形成することができる。
従って第一層電極配線上に形成される第二層電極配線と
半導体基板との間の静電容量の均一性を向上できるため
、特に静電容量が素子や回路の特性に影響する半導体装
置において、素子特性や回路特性のばらつきを小さくで
きる効果がある。また、電界効果型トランジスタのゲー
ト電極のように微細化されたゲート電極を含む第一層配
線を低抵抗化する為第一層配線の上部のみを平坦化エッ
チバックにより露出させて、低抵抗金属配線を重ねて形
成するような場合でも配線の幅や密度によらず、はぼ同
時に上部を露出させることができるので、全領域の配線
の上部を露出させる為に必要なオーバーエツチング量を
小さくでき、オーバーエツチングによる層間絶縁膜膜厚
の減少やそれに伴う抵抗金属配線加工時の基板へのダメ
ージを抑えた均一性の良い素子特性が得られるという効
果がある。
半導体基板との間の静電容量の均一性を向上できるため
、特に静電容量が素子や回路の特性に影響する半導体装
置において、素子特性や回路特性のばらつきを小さくで
きる効果がある。また、電界効果型トランジスタのゲー
ト電極のように微細化されたゲート電極を含む第一層配
線を低抵抗化する為第一層配線の上部のみを平坦化エッ
チバックにより露出させて、低抵抗金属配線を重ねて形
成するような場合でも配線の幅や密度によらず、はぼ同
時に上部を露出させることができるので、全領域の配線
の上部を露出させる為に必要なオーバーエツチング量を
小さくでき、オーバーエツチングによる層間絶縁膜膜厚
の減少やそれに伴う抵抗金属配線加工時の基板へのダメ
ージを抑えた均一性の良い素子特性が得られるという効
果がある。
示す工程断面図、第2図(a)〜(e)は第2の実施例
を示す工程断面図、第3図(a)〜(e)は従来例を示
す工程断面図である。
を示す工程断面図、第3図(a)〜(e)は従来例を示
す工程断面図である。
I・・・・・・広いパターンの第一層配線が形成されて
いる領域、■・・・・・・細いパターンの第一層配線が
複数個近接して形成されている領域、■・・・・・・細
いパターンの第一層配線が他の配線から離れて形成され
ている領域、■・・・・・・半導体基板、2a、2b。
いる領域、■・・・・・・細いパターンの第一層配線が
複数個近接して形成されている領域、■・・・・・・細
いパターンの第一層配線が他の配線から離れて形成され
ている領域、■・・・・・・半導体基板、2a、2b。
2c・・・・・・第一層配線、3・・・・・・第一の層
間絶縁膜、3a・・・・・・第一の層間絶縁膜の配線間
凹部平坦面、3b・・・・・・第一の層間絶縁膜による
側壁、4・・・・・フォトレジストパターン、訃・・・
・・第二の層間絶縁膜、5′・・・・・・従来例の層間
絶縁膜、6・・・・・・フォトレジスト等の粘性塗布膜
、7・・・・・・低抵抗金属配線。
間絶縁膜、3a・・・・・・第一の層間絶縁膜の配線間
凹部平坦面、3b・・・・・・第一の層間絶縁膜による
側壁、4・・・・・フォトレジストパターン、訃・・・
・・第二の層間絶縁膜、5′・・・・・・従来例の層間
絶縁膜、6・・・・・・フォトレジスト等の粘性塗布膜
、7・・・・・・低抵抗金属配線。
代理人 弁理士 内 原 晋
Claims (1)
- 半導体基板上に第一層配線を形成する工程と、該第一層
配線及び該半導体基板上に第1の絶縁体被膜を形成する
工程と、該第1の絶縁体被膜のうち、前記第一層配線の
上部及び側部を除く領域にフォトレジストパターンを形
成する工程と、該フォトレジストパターンをマスクとし
て、前記第一層配線の上部あるいは上部及び側部の前記
第1の絶縁体被膜を除去する工程と、該フォトレジスト
パターンを除去した後、第2の絶縁体被膜を基板表面全
体に所望の厚さになるように形成する工程と、該第2の
絶縁体被膜上に粘性膜を塗布した後、該粘性膜と前記第
2の絶縁体被膜とを同じエッチング速度で表面から除去
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63266512A JPH07105389B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63266512A JPH07105389B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02113529A true JPH02113529A (ja) | 1990-04-25 |
JPH07105389B2 JPH07105389B2 (ja) | 1995-11-13 |
Family
ID=17431934
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63266512A Expired - Lifetime JPH07105389B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07105389B2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61119058A (ja) * | 1984-11-15 | 1986-06-06 | Toshiba Corp | 半導体装置の製造方法 |
JPS6362255A (ja) * | 1986-09-02 | 1988-03-18 | Sharp Corp | 半導体装置の平坦化方法 |
-
1988
- 1988-10-21 JP JP63266512A patent/JPH07105389B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61119058A (ja) * | 1984-11-15 | 1986-06-06 | Toshiba Corp | 半導体装置の製造方法 |
JPS6362255A (ja) * | 1986-09-02 | 1988-03-18 | Sharp Corp | 半導体装置の平坦化方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH07105389B2 (ja) | 1995-11-13 |
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