KR100256525B1 - 배선 사이에 끼워진 캐비티를 가진 반도체 장치의 제조 방법 - Google Patents

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Abstract

배선층은 제 1 층간 절연막상에 형성된다. 산화막은 배선층상에 형성된다. 그후, 제 1 층간 절연막의 표면층과 배선층은 마스크로서 배선층상에 남아있는 산화막을 에칭한다. 이 경우, 2 개의 배선은 갭만큼 서로로 부터 분리되도록 배선층에 의해 형성된다. 다음에, 제 2 층간 절연막은 바이어스 ECR 성막법에 의해 갭내에 남아있는 캐비티를 가진 배선사이의 갭내 및 배선상에 형성된다.

Description

배선사이에 끼워진 캐비티를 가진 반도체 장치의 제조방법
본 발명은 동일층에 형성된 배선사이에 끼워진 캐비티를 가진 반도체 장치를 제조하는 방법에 관한것이다.
반도체 장치의 미세화의 진전과 함께 배선지연의 문제가 발생되고 있다. 배선의 지연은 공지된 바와같이 배선사이의 저항과 배선간의 용량으로 일어난다.
배선저항을 감소시키기 위해, 배선재질 및 배선막의 성막화(thickening)의 채택이 고려되었다. 그러나, 배선막의 성막화는 반도체 장치의 현재의 미세화에 대해 스윔잉되고 배선간의 용량은 증가된다. 따라서, 배선의 신뢰성을 확보하면서, 특히 동일층상에 형성된 배선간의 용량을 저감시키는 방법이 바람직하다. 상기 방법은 배선간의 절연막의 유전율이 배선간의 절연막으로서 유기 층간막이나 불소로 혼합된 산화막의 사용에 의해 낮아지는 실험하에 있다. 그러나, 배선간의 간격이 좁아짐에 따라 저유전율을 가진 절연막이 보다 필요하다.
캐비티가 동일층상에 형성된 배선간에 끼워진 층으로서 절연막을 포함하는 반도체 장치를 제조하는 방법은 제안되어 있다(일본 특개평 7-114236호 및 일본 특개소 62-5643호). 도 1 은 일본 특개평 7-114236호에 기술된 반도체 장치를 제조하는 방법을 도시하는 도면이다. 상기 공보에 기술된 반도체 장치를 제조하는 종래의 방법에서, 먼저, 제 1 절연막(16)이 반도체 기판(15)상에 형성된다. 계속해서, 2 개의 배선이 패턴닝에 의해 서로로 부터 분리된 제 1 절연막(16)상에 형성된다. 더나아가, 제 2 절연막(18)은 스패터링 방법에 의해 배선(17)위 및 배선(17)사이에 형성된다. 이 경우, 캐비티(19)는 배선(17)사이의 제 2 절연막(18)에 형성된다. 상술된 바와같이 제조된 반도체 장치에서, 캐비티(19)가 제 2 절연막(18)보다도 낮은 유전율을 가지므로, 배선(17)간 용량은 캐비티(19)가 형성되지 않은 경우와 비교하여 보다 낮은 값으로 감소된다. 그러나, 상술된 반도체 장치에서, 캐비티가 배선(17)사이에 형성되지 않은 영역이 남아있게 되므로, 영역의 용량은 저감되지 않는다. 그래서, 배선(17)사이의 용량은 충분히 감소되지 않는다.
한편, 일본 특개소 62-5643호에 기술된 반도체 장치의 종래의 제조방법에서, 배선은 먼저, 절연막상에 형성된다. 배선형성시, 배선사이의 절연막은 오버-에칭된다. 층간 절연막은 통상의 CVD법에 의해 동일 절연막상에 형성된 배선사이에 형성되고, 동시에 캐비티가 층간 절연막에 형성된다. 상술된 바와같이 제조된 반도체 장치에서, 배선사이에 완전한 보호물로서 작용하는 캐비티를 포함하는 층간 절연막이 형성되므로, 배선사이의 용량은 일본 특개평 7-114236호에 기술된 반도체 장치와 비교하여 보다 감소된다. 그러나, 캐비티의 위치및 크기는 통상의 CVD법에 의해 제어되기가 어렵다. 예를들면, 알루미늄 배선의 하측부상에 놓이는 층간 절연막이 보다 큰 크기로 오버-에칭된 경우, 배선사이의 공간의 종횡비가 극도로 크게되어 배선사이의 완전한 보호물로서 기능하는 캐비티가 어떤경우에는 형성될수없다. 따라서, 용량의 저감은 충분하지 않다. 절연막의 에칭이 마스크로서 레지스트막에 영향을 주는 방법에서, 절연막과 레지스트막사이의 선택도가 충분하지 않으므로, 알루미늄 배선의 상단 코너는 절연막의 에칭중에 에칭된다.
제 1 배선상에 형성된 마스크로서 제 2 배선을 취하는 동일층상의 제 1 배선사이에 캐비티가 형성된 방법이 제안되어있다(일본 특개평 3-196662호). 도 2a 는 일본 특개평 3-196662호에 기술된 반도체 장치를 제조하는 방법을 도시하는 평면도이다. 도 2b 는 도 2a 의 선 A-A를 따라 취한 단면도이고, 도 2c 는 선 B-B를 따라 취한 단면도이다. 상기 공보에 기술된 반도체 장치를 제조하는 종래의 방법에서, 2개의 하부배선(21)이 먼저, 평행하게 평면의 절연막(25)상에 형성된다. 다음에 층간 절연막(22)이 노출면상의 전체에 형성된다. 하부배선(21)에 수직관계로 형성된 상부배선(20)은 층간 절연막(22)상에 형성된다. 그후, 층간절연막(22)이 상부배선(20)과 하부배선(21)을 마스크로서 취하는 RIE 방법에 의해 에칭된다. 그 결과, 도 2b 에 도시된 바와같이, 상부배선(20)하의 층간 절연막(22)이 에칭되지 않지만, 도 2c 에 도시된 바와같이, 절연막(25)은 부분적으로 오버-에칭된다. 계속해서, 표면 보호막(24)은 노출면 전체에 걸쳐 형성된다. 이러한 방법으로 제조된 반도체장치에서, 캐비티(23)는 상부배선(20)하의 영역을 제외하고는 하부배선(21)사이에 끼워지므로, 하부배선(21)사이의 용량은 저감된다.
그러나, 캐비티(23)의 크기, 위치 및 유사성은 상부배선(20)의 레이아웃에 의존되므로 상부배선(20)아래에 형성되지 않는다. 이러한 이유때문에, 하층배선(21)사이의 용량은 평평하지 못하고, 그래서 용량의 전체적인 감소가 충분하지 못하다. 더우기, 충분한 선택도를 가진 에칭조건이 층간 절연막(22)의 에칭시 선택되지 않는한, 하부배선(21)은 부분적으로 에칭되고, 그 결과, 하부배선(21)이 보다 좁아지고 소망하는 것보다 높은 저항성을 갖는 문제가 있다.
본 발명의 목적은 배선을 좁아지게 않으면서, 동일층상의 배선사이의 용량을 저감시키는 배선사이에 끼워진 캐비티로 반도체를 제조하는 방법을 제공하는 것이다.
본 발명에 따른 배선사이에 끼워진 캐비티를 가진 반도체 장치의 제조방법은 제 1 층간 절연막상에 배선층을 형성하는 단계와, 배선층사이에 산화막을 형성하는 단계와, 배선사이의 갭에 대응하는 갭을 갖도록 산화막을 패터닝하는 단계와, 산화막을 마스크로서 취하는 제 1 층간 절연막의 표면층과 배선층을 에칭하는 단계를 포함한다. 제 1 층간 절연막의 표면과 배선층을 에칭하는 단계에서, 2 개의 배선은 갭에의해 서로로 부터 분리되도록 배선층에 의해 형성된다. 더나아가, 제 2 층간 절연막은 갭에 남아있는 캐비티를 가진 갭안과 배선상에 형성된다.
도 1 은 일본 특개평3-114236호에 개시된 반도체 장치를 제조하는 방법을 도시하는 단면도.
도 2a 는 일본 특개평3-196662호에 개시된 반도체 장치를 제조하는 방법을 도시하는 평면도.
도 2b 는 도 2a 의 선 A-A를 따라 취한 단면도.
도 2c 는 도 2a 의 선 B-B를 따라 취한 단면도.
도 3a 내지 도 3e 는 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 방법의 공정단계를 도시하는 단면도.
도 4a 내지 도 4f 는 본 발명의 제 2 실시예에 따른 반도체 장치를 제조하는 방법의 공정단계를 도시하는 단면도.
♠도면의주요부분에대한부호의설명♠
1 ; 반도체 기판 2 ; 제 1 층간 절연막
3 ; 배선층 4 ; 산화막
5 ; 포토레지스트 6 ; 제 2 층간 절연막
7 ; 캐비티 8 ; 갭
본 발명은 첨부도면을 참조로 보다 상세히 설명한다. 도 3a 내지 도 3e 는 본 발명의 제 1 실시예에 따른 반도체 장치를 제조하는 방법의 공정단계를 보여주는 단면도이다. 본 발명의 제 1 실시예에서, 도 3a 에 도시된 바와같이, 제 1 층간 절연막(2)은 기능성 장치가 형성된 반도체 장치(1)상에 먼저, 형성된다. 배선층(3)은 제 1 층간 절연막(2)상에 스패터링 방법에 의해 형성된다. 배선층(3)은 예를들어, 500Å의 두께를 가진 TiN막, TiN막상에 형성된 250Å의 두께를 가진 제 1 Ti막, 제 1 Ti막상에 형성된 4500Å의 두께를 가진 AlCu막 및, AlCu막상에 형성된 250Å의 두께를 가진 제 2 Ti막으로 구성된 다층구조의 혼합막이다. 그 에칭율이 제 1 층간 절연막(2)의 에칭율이하인 산화막(4)은 예를들어 500Å의 두께로 배선층(3)상에 형성된다.
도 3b 에 도시된 바와같이, 포토레지스트(5)가 산화막(4)에 코팅된다. 포토레지스트(5)는 제 1 층간 절연막(2)상의 배선사이의 갭에 대응하는 갭을 갖도록 노출되어 진전된다.
산화막(4)은 도 3c 에 도시된 바와같이, 배선사이의 갭에 대응하는 갭을 갖도록 패턴된 포토레지스트(5)를 마스크로서 하도록 패턴형성된다. 그후, 포토레지스트(5)는 제거된다. 이 경우, 배선층(3)상에는 배선층(3)이 에칭될때 사용하기위한 마스크 패턴의 형태를 가진 산화막(4a)이 잔존한다.
배선층(3)은 도 3d 에 도시된 바와같이, 마스크로서 산화막(4a)의 사용으로 에칭된다. 이에의해, 배선층(3)은 배선(3a,3b)으로 분활되어 변형되고, 갭(8)은 배선(3a,3b)사이에 형성된다. 제 1 층간 절연막(2)의 표면층은 갭(8)의 종횡비가 소망값으로 될때까지 에칭되므로, 리세스를 가진 층간 절연막(2a)이 형성된다. 그래서, 갭(8)의 깊이는 소망의 종횡비를 가진 갭(8)이 형성되도록 배선(3a,3b)의 두께보다 크다. 이 경우, 산화층(4a)의 에칭율이 제 1 층간 절연막(2)의 에칭율보다 낮기 때문에, 산화막(4a)은 산화막(4a)보다 얇은 산화막(4b)이 형성되도록, 제 1 층간 절연막(2)의 길이 보다 작거나 같은 길이로 에칭된다.
다음단계에서, 도 3e 에 도시된 바와같이, 제 2 층간 절연막(6)은 예를들어, SiH4가스, O2가스, 및 Ar 가스가 각각 40 sccm, 60 sccm 및 70 sccm의 공급속도를 갖는 조건하에서, 바이어스 ECR 성막법에 의해 산화막(4b)상및 갭(8)안에 형성된다. 이 경우, 갭(8)의 제 2 층간 절연막(6)에서, 배선(3a,3b)의 하면에 대응하는 레벨보다 낮은 위치로 부터 배선(3a,3b)의 상면에 대응하는 레벨보다 높은 위치로 연장하는 캐비티(7)가 형성된다. 이 방법에서, 캐비티(7)를 갖는 제 2 층간 절연막(6)이 동일한 제 1 층간 절연막(2a)상의 배선(3a,3b)사이에 형성되므로 반도체 장치가 완성된다.
이렇게 제조된 반도체 장치에서, 캐비티(7)의 유전율이 제 2 층간 절연막(6)의 유전율보다 낮으므로, 배선(3a,3b)간의 용량은 캐비티가 없는 제 2 층간 절연막(6)의 경우와 비교하여, 매우 낮다. 이 때문에, 배선 딜레이가 감소된다.
실시예에서, 제 1 층간 절연막(2)이 에칭되는 동안의 시간주기가 조절됨으로써, 배선(3a,3b)의 하면에 대응하는 레벨보다 낮은 위치로 부터 상향으로 연장하는 갭이 형성된다. 그러므로, 동일층상의 배선간용량이 매우 낮은 반도체 장치가 안전하게 제조된다.
더우기, 배선층(3)및 제 1 층간 절연막(2)이 마스크로서 산화막(4a)을 취하여 에칭되므로, 에칭의 선택도가 종래방법에 따라 마스크로서 레지스트막을 취한 경우와 비교하여 보다 높다. 그러므로, 소망의 종횡비를 가진 갭이 쉽게 형성된다. 제 2 층간 절연막(6)이 바이어스 ECR 성막법에 의해 형성되므로, 캐비티(7)의 크기, 위치 및 특성이 CVD법이 사용된 경우와 비교하여 상당히 쉽게 제어될수 있다.
제 2 층간 절연막(6)의 표면이 화학적 기계적 연마(CMP)에 의해 평탄화되는 경우, 캐비티(7)의 상부가, 제 2 층간 절연막(6)의 성막을 위한 조건의 변형없이 제 1 층간 절연막(2)의 에칭량을 제어하여 연마한후 표면의 공기에 노출되는 것을 방지할수 있다.
실시예에서, 산화막(4a)이 형성된후 포토레지스트(5)가 제거되는 동안 배선층(3)은 포토레지스트(5)의 제거없이 에칭될수 있다.
다음에, 본 발명의 제 2 실시예를 설명한다. 도 4a 내지 도 4f 는 본 발명의 제 2 실시예에 따른 반도체 장치 제조방법의 공정단계를 보여주는 단면도이다. 도 4a 내지 도 4f 에 도시된 실시예에서, 제 1 실시예의 영역과 같은 영역은 제 1 실시예의 영역과 같은 참조마크로 표기 하였고, 그 상세한 설명은 생략했다. 본 발명의 제 2 실시예에서, 제 1 층간 절연막(2)은 먼저, 도 4a 에 도시된 바와같이, 기능성 장치를 가진 반도체 장치(1)상에 형성된다. 배선층(3)은 스패터링 방법에 의해 제 1 층간 절연막(2)상에 형성된다. 배선층(3)은 예를들어, 500Å의 두께를 가진 TiN막, TiN막상에 형성된 250Å의 두께를 가진 제 1 Ti막, 제 1 Ti막상에 형성된 4500Å의 두께를 가진 AlCu막 및, AlCu막상에 형성된 250Å의 두께를 가진 제 2 Ti막으로 구성된 다층구조의 혼합막이다. 그 에칭율이 제 1 층간 절연막(2)의 에칭율이하인 산화막(4)은 예를들어 500Å의 두께로 배선층(3)상에 형성된다.
도 4b 에 도시된 바와같이, 포토레지스트(5)가 산화막(4)에 코팅된다. 포토레지스트(5)는 제 1 층간 절연막(2)상의 배선사이의 갭에 대응하는 갭을 갖도록 노출되어 진전된다.
산화막(4)은 도 4c 에 도시된 바와같이, 배선사이의 갭에 대응하는 갭을 갖도록 패턴된 포토레지스트(5)를 마스크로서 하도록 패턴형성된다. 그후, 포토레지스트(5)는 제거된다. 이 경우, 배선층(3)상에는 배선층(3)이 에칭될때 사용하기위한 마스크 패턴의 형태를 가진 산화막(4a)이 잔존한다.
도 4d 에 도시된 바와같이, 배선층(3)은 예를들어, 마스크로서 산화막(4a)을 가진 Cl2가스, BCl3가스 및, CHF3가스로 에칭된다. 이에 의해, 배선막(3)은 배선(3a,3b)으로 분활되어 변형된다. 갭은 배선(3a,3b)사이에 형성된다. 이 경우, 산화막(4a)도 산화막(4a)보다 얇은 산화막(4c)을 형성하도록 에칭된다.
계속해서, 도 4e 에 도시된 바와같이, 제 1 층간 절연막(2)의 표면층이 예를들어, CF4가스, CHF3가스, Ar 가스 및, He 가스의 사용에 의해 마스크로서 산화막(4c)을 이용하여 에칭되고, 그결과, 리세스를 가진 제 1 층간 절연막(2a)이 형성된다. 이 경우, 산화막(4c)도 산화막(4c)보다 얇은 산화막(4d)을 형성하도록 에칭된다. 그래서, 소망의 종횡비를 가진 갭(8)은 배선(3a,3b)사이에 형성된다.
다음단계에서, 도 4f 에 도시된 바와같이, 제 2 층간 절연막(6)은 예를들어, SiH4가스, O2가스, 및 Ar 가스가 각각 40 sccm, 60 sccm 및 70 sccm의 공급속도를 갖는 조건하에서, 바이어스 ECR 성막법에 의해 산화막(4b)상및 갭(8)안에 형성된다. 이 경우, 제 1 실시예에서와 같이, 갭(8)의 제 2 층간 절연막(6)에서, 배선(3a,3b)의 하면에 대응하는 레벨보다 낮은 위치로 부터 배선(3a,3b)의 상면에 대응하는 레벨보다 높은 위치로 연장하는 캐비티(7)가 형성된다. 이 방법에서, 캐비티(7)를 갖는 제 2 층간 절연막(6)이 동일한 제 1 층간 절연막(2a)상의 배선(3a,3b)사이에 형성되므로 반도체 장치가 완성된다.
상기 실시예에서, 배선층(3)을 에칭하는 단계와 제 1 층간 절연막(2)을 에칭하는 단계가 개별적으로 실행되기 때문에, 각각의 단계에서 적절한 가스가 선택되므로, 각 단계에서의 에칭단계가 최적으로 조절될수 있게되어, 처리량 같은 생산성이 향상될수 있다.
더우기, 제 1 층간 절연막(2)이 마스크로서 산화막(4c)을 취하여 에칭되므로, 제 1 층간 절연막(2)의 에칭량이 예를들어, 에칭 시간길이의 조절에 의해 쉽게 제어될수 있다. 그 결과, 소망의 종횡비를 가진 갭이 쉽게 형성될수 있으므로, 동일층상의 배선사이의 상당히 낮은 용량을 가진 반도체 장치가 제조될수 있다.
제 2 층간 절연막(6)의 표면이 화학적 기계적 연마(CMP)에 의해 평탄화되는 경우, 캐비티(7)의 상부가, 제 2 층간 절연막(6)의 성막을 위한 조건의 변형없이 제 1 층간 절연막(2)의 에칭량을 제어하여 연마한후 표면의 공기에 노출되는 것을 방지할수 있다.
실시예에서, 산화막(4a)이 형성된후 포토레지스트(5)가 제거되는 동안 배선층(3)은 포토레지스트(5)의 제거없이 에칭될수 있다.
제 1 실시예 및 제 2 실시예에서, 질소가 배선층(3)의 에칭시 마스크로서 사용된 산화막(4)에 포함될수 있다. 질소가 포함된 경우, 산화막(4)과 제 1 층간 절연막(2)사이의 선택도가 높아지게 된다. 불소도 산화막에 함유될수 있다. 불소를 함유하는 산화막(4)의 유전율이 불소가 없는 경우보다 낮으므로, 동일레벨에서의 배선(3a,3b)사이 뿐만아니라, 그 상부 레벨에서의 배선과 배선(3a,3b)사이의 용량은 불소 함유 산화막(4)이 배선(3a,3b)사이 및, 제 2 층간 절연막(6)과 배선(3a,3b)사이에 제공될때, 저감된다.
본 발명에 따라서, 층간 절연막의 표면층과 배선층이 산화물을 마스크로서 취하게 에칭되므로, 에칭의 선택도는 마스크로서 레지스트막을 취하는 종래의 예와 비교하여 높아진다. 이때문에, 배선이 좁아지는것이 방해되고, 동시에, 소망의 종횡비를 가진 배선간에 끼워진 갭이 쉽게 형성될수있다. 그래서, 배선사이의 완전한 보호물로서 기능하는 갭이 형성되므로, 배선사이의 용량이 극적으로 저감된다.

Claims (13)

  1. 배선사이에 끼워진 캐비티를 가진 반도체 장치의 제조방법에 있어서,
    제 1 층간 절연막상에 배선층을 형성하는 단계,
    배선층상에 산화막을 형성하는 단계,
    배선사이의 갭에 대응하는 갭을 갖도록 산화막을 패터닝하는 단계,
    2 개의 배선이 갭에 의해 서로로 부터 분리되게 배선층에 의해 형성되도록, 마스크로서 산화막을 취하는 제 1 층간 절연막의 표면층과 배선층을 에칭하는 단계 및,
    갭에 남아있는 캐비티를 가진 갭에, 그리고 배선상에 제 2 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서, 상기 캐비티는 배선의 하면에 대응하는 레벨보다 낮은 위치에서 배선의 표면에 대응하는 레벨보다 높은 위치로 연장되는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서, 상기 산화막은 질소 인 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 1 항에 있어서, 상기 산화막은 불소 인 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 1 항에 있어서, 상기 배선층은 TiN 막, TiN 막상에 형성된 제 1 Ti 막, Ti 막상에 형성된 AlCu 막 및, AlCu 막상에 형성된 제 2 Ti 막으로 구성된 혼합막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 1 항에 있어서, 제 2 층간 절연막을 형성하는 단계는 바이어스 ECR 성막법에 의해 제 2 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 6 항에 있어서, 상기 바이어스 ECR 성막법에 의해 제 2 층간 절연막을 형성하는 단계는 상기 성막법에 의해 SiH4가스, O2가스 및, Ar 가스의 공급으로 제 2 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 1 항에 있어서, 제 1 층간 절연막의 표면층과 배선층을 에칭하는 단계는 Cl2가스, BCl3가스 및, CHF3가스를 이용하여 배선층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 1 항에 있어서, 상기 제 1 층간 절연막의 표면층과 배선층을 에칭하는 단계는 CF4가스, CHF3가스, Ar 가스 및, He 가스를 이용하여 제 1 층간 절연막의 표면층을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 1 항에 있어서, 배선층을 형성하는 단계는 스패터링 방법에 의해 배선층을 성막하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 1 항에 있어서, 산화막을 형성하여 패터닝하는 단계사이에, 산화막상에 포토레지스트를 형성하는 단계와 상기 갭에 대응하는 갭을 갖도록 포토레지스트를 패터닝하는 단계를 부가로 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 5 항에 있어서, 상기 TiN 막은 500Å의 두께를 갖고, 제 1 Ti 막은 250Å의 두께를 갖고, AlCu 막은 4500Å의 두께를 가지며, 제 2 Ti 막은 250Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 7 항에 있어서, SiH4가스의 공급속도는 40 sccm 이고, O2가스의 공급속도는 60 sccm 이고, Ar 가스의 공급속도는 70 sccm 인 것을 특징으로 하는 반도체 장치의 제조방법.
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