JPH0210931A - 同期フォーマッター - Google Patents

同期フォーマッター

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JPH0210931A
JPH0210931A JP1063973A JP6397389A JPH0210931A JP H0210931 A JPH0210931 A JP H0210931A JP 1063973 A JP1063973 A JP 1063973A JP 6397389 A JP6397389 A JP 6397389A JP H0210931 A JPH0210931 A JP H0210931A
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JP
Japan
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formatter
cyclic redundancy
synchronous
host computer
redundancy code
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Pending
Application number
JP1063973A
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English (en)
Inventor
Phillip C J Chao
フィリップ　チー　ジェン　チャオ
Bong S Choe
ボング　サップ　チョー
Robert C Fairfield
ロバート　チャールズ　フェアフィールド
Thomas L Hiller
トーマス　エル．ヒラー
Robert W King
ロバート　ウィリアム　キング
Joel D Peshkin
ジョエル　ディヴィッド　ペシュキン
Iii Ralph A Wilson
ラルフ　アルフレッド　ウィルソン　サード
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
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Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of JPH0210931A publication Critical patent/JPH0210931A/ja
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
    • H04Q11/0435—Details
    • H04Q11/0464—Primary rate access circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1623—Plesiochronous digital hierarchy [PDH]
    • H04J3/1647—Subrate or multislot multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Communication Control (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｌ胛匹伎血±１ 本発明はデジタル多重インタフェース、より詳細には、
Ｉ　Ｓ　Ｄ　Ｎ　ｉｌｎｔｅｇｒａｔｅｄ　５ｅｒｖｉ
ｃｅｓ　ｄｉｇｉｔａｌｌｅｔｗｏｒｋｌ　に対するプ
ライマリ−レート　インタフェースｆｐｒｉｍａｒｙ　
ｒａｔｅ　１ｎｔｅｒｆａｃｅｌと呼ばれる比較的高周
波数タイプのインタフェース内において使用される同期
プロトコールデータフォーマツターに関する。
光１しと耐量 今日におけるデジタル通信サービスの急速な発達のため
、ｌ５ＤＮの一般的な概念が着実にその実現されている
。換言すれば、全ての考えられるサービスが同一のデジ
タル網を通じて提供できるようになった。
国際基準協会　（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｔａ
ｎｄａｒｄｓＯｒｇａｎｉｚａｔｉｏｎｌ　は、この発
展のために積極的な役割を　担ってきた６協会は、プラ
イマリ−レートデジタル多重インタフェースに対して、
１．５４４　Ｍビット／秒（主に北米及び日本）及び２
．０４８　Ｍビット／秒（世界のほとんど）のライン速
度に対する標準を採択した。
この目的のための幾つかの商品が存在するが、これらは
それぞれ短所をもつ。
例えば、これらの幾つかは、あまりにも少数のチャネル
を提供するため、装置コスト及びコーデイネートの問題
がすぐに限界に達する。別の幾つかは、顧客に対して、
要求される能力の通信リンクを可能なときすぐ確保する
ためにはフレキシビリティ−に欠けすぎる。
本発明の目的はこれら問題を解決することにある。
ｌＪしυ１盟 本発明によると、同期プロトコールデータフォーマツタ
ーが、これがプライマリ−レートデジタル多重インタフ
ェースの全てを処理できるよう、あるいは、１つあるい
は複数の”スーパーチャネル″゛を生成するために動的
に隣接あるいは非隣接の６４キロビツトチヤネルを割り
当てることができるように使用される。
本発明の一面によると、このフォーマツターは、循環侍
行列及び”割込み一侍行列一構造を含むが、これはこの
フォーマツター及びこのインタフェースと関連するホス
トコンピュータ５マイクロプロセツサによるメインメモ
リの共有使用を可能にする。
この割込み一侍行列構造は、フォーマツターによるメモ
リへの即座のアクセスを可能として、ホストコンピュー
タへの通知パルスと一体となって、これは、さらに、ホ
ストコンピュータがメモリ自体にアクセスする前に緊急
の優先の処理を継続することを可能にする。
本発明のもう一面によると、音声信号が受信されている
ことを知ると、エラーチェック巡回冗長コード（Ｃ）（
Ｃ）がアドレス及びコントロール欄にのみ基づいて計算
される。
本発明のもう一面によると、フォーマツターは、これが
遅延モードの場合（例えば、継続団を通じての伝送の場
合）、追加のＣＲＣの計算を阻止し、かわりに、そのフ
レームに対する簡のＣＲＣをパスし、メモリエラーに対
するガードを行なう。
本発明の特徴及び長所は以下の詳細な説明を図面を参照
しながら読むことによって一層明白となる。
１凧舅 第１図に示されるごとく、本発明に従って実現されるフ
ォーマツティングデジタル多重インタフェースは、送信
ユニット１１．受信ユニット１２、及びＩ１０インタフ
ェース１３を含む。送信ユニット１１及び受信ユニット
１２は、総称的にトランシーバと呼ばれ、例えば、ロー
カルホストコンピュータ１４を処理するローカル入／出
力インタフェース１３を公衆交換電話網、あるいは他の
情報伝送設備への伝送ラインインタフェース１５に結合
するのに必要なプロトコール、フォーマット化及び関連
する一般機能を提供する。
ユニット１．１の内部的な詳細の説明に入る前に、先行
技術において進展されたこれらの全体としての機能につ
いて説明する必要がある。バリーＴ、フレンチｆｌ［ａ
ｒｒｙ　Ｔ、　Ｆｒｅｎｃｈ）は、Ｉ　ＣＣＤ議　録（
：ｏｎｆ、　Ｐｒｏｃｅｅｄｉｎ　ｓｌ　、　ｐｐｌ口
０−１０６　、ライ（Ｒｙｅｌ　、ニューヨーク、１９
８７年１０月５日発行の論文［Ｉ　ＳＤＮへのプライマ
リ−レートインタフェースに対する８チャネル同期デー
タコントローラ（Ａｎ　Ｅｉｇｈｔ　Ｃｈａｎｎｅｌ　
５ｙｎｃｈｒｏｎｏｕｓ　ＤａｔａＣｏｎｔｒｏｌｌｅ
ｒ　ｆｏｒ　Ｐｒｉｍａｒｙ　Ｒａｔｅ　Ｉｎｔｅｒｆ
ａｃｅ　ｔ。
ｌ５ＤＮＩ　］において、本発明の前身である集積回路
について説明する。
ここに説明の同期フォーマツターとの関連で、以下のよ
うに述べている： これ（まホストプロセッサから低レベルの）オー−マッ
ト化機能を解放し、要求される機能、例えば、ＣＲＣの
生成及びチェツキングを提供し、リンク層フローコント
ロール及びエラー回復を提供し、。
これは、前置プロセッサ、ホストコンピュータ、クラス
タコントローラ及び高速末端ワークステーションに対す
るアプリケーションを持つと述べている。
ただし、（Ｃ，Ｃ，１，Ｔ、Ｔ、）によって採用される
２４−チャネル北米標準アプリケーションあるいは３２
−チャネル欧州（Ｃ，Ｅ、Ｐ。
Ｔ、）標準アプリケーションに対して、この８チャネル
回路の要求される重複（ｄｕｐｌｉｃａｔｉｏｎ）を縮
小することが必要となってきている。
ホストコンピュータに対する前置プロセッサとしてみた
場合、本発明は、ホストコンピュータに対するソフトウ
ェア需要及び計算の負担を大きく縮小する単一の集積回
路を提供する。
第１図に戻り、送信機ユニット１１は送信シリアル入力
／出カニニット１６、高レベル　データリンク　コント
ロールｔｈｉｇｈ−１ｅｖｅｌ　ｄａｔａ−１ｉｎｋｃ
ｏｎｔｒｏ１．ＨＤ　Ｌ　Ｃ）ユニット１７、及びラン
ダムアクセスメモリ１８を含むが、これは、１つの同期
フォーマツターが３２個の全ての独立したチャネルの追
跡を行なうことを可能にする。
第７図のように配列される第２図及び第３図には、ブロ
ック図にて、動的チャネル割り当てを遂行する要素及び
割込み待行列構造、及び本発明の他の要素が示される。
クロック信号はクロック発生器２１内において、外部ク
ロック（ＣＬＫ）及びインタフェース１５から来るさま
ざまな信号の両方に応答して生成され：ユニット１１．
１２及び１３内の個々の全てのユニットはクロック発生
器２１からの信号と同期してランする。
データはインタフェース１３と１１の間を４０ビツトデ
ータバス２２上を流れるが、ユニット１１内のさまざま
な内部制御信号は制御バス２３上を流れる。
ホストコンピュータ１４が共有メモリ２０内にコマンド
を置き５次に、Ｉ１０インタフェース１３へのＳＡリー
ド上にパルスを送る。これは−体となって、Ｂ（ベアラ
ー一般音声あるいはブタ、Ｂｅａｒｅｒ−ｇｅｎｅｒａ
ｌ　ｖｏｉｃｅ　ｏｒ　ｄａｔａ）あるいはＤ（データ
あるいは信号法チャネル、Ｄａｔａ　ｏｒＳｉｇｎａｌ
ｉｎｇ　ｃｈａｎｎｅｌ）の６４にビット／秒より大き
な容量のスーパーチャネルが要求されることを示すが、
同期フォーマツターはＳＡ信号に応答して、共有メモリ
２０内の新たな情報を読み出す。
共有メモリ２０は、十分な数のチャネルを指定し、次に
、十分な総バンド幅をもつ１つのチャネルにまとめる。
論理チャネル番号回路２８は、このプロセスの基本的役
割を遂行し、タイムスロットのロケーションをチャネル
及びスーパーチャネルにマツピンクする。
本発明の割込み一侍行列構造ｆｉｎｔｅｒｒｕｐｔ−ｑ
ｕｅｕｅｓｔｒｕｃｔｕｒｅｌ　は以下のように実現さ
れる。
１６ビツトの最高４０９６語までの循環割込み侍行列が
共有メモリ２０内にセットアツプされる。この侍行列は
、この循環侍行列内の順番の上で最後の位置が最初の位
置にリンクされ、コントロール１３内の割込み侍行列ポ
インタ３２がこの最後の位置から最初の位置にスムース
に移動するという意味において循環式である。
この割込み侍行列の目的はそれぞれユニット１１あるい
は１２内の同期フォーマツター内において処理されるデ
ータ内に発見される（注意を必要とする）状態を格納す
ることにある。これを達成するため、このフォーマツタ
ーはこの共有メモリへの即時のアクセスをもつ。同時に
これは、侍行列ポインタ３２を進め、警告信号をホスト
コンピュータ１４（第１図）にＩＮＴリードを介して送
る。
ホストコンピュータがより緊急の処理優先をもつ場合は
、これは−時的にこの割込みを無視する。しかし、フォ
ーマツターは割込み侍行列内にビットをセットし、これ
によって後にホストコンピュータは割込み侍行列内の対
応するアドレスを発見し、適当な処理、例えば、記録の
更新等を遂行する。この割込み侍行列内の項目は厳重に
シーケンス類に扱われる。ここで使用されるインターロ
ック機構はこの循環割込み侍行列内の個々の語内の標識
ビットをセット及び解除する方法をとる。フォーマツタ
ーは、割込み状態が発生するとこのビットをセットし、
インタフェースユニット１３内に保持される割込みＱポ
インタを進める。
ホストは、この循環割込み侍行列を読み出しな後、この
標議ビットを解除し、自体の割込みＱポインタを進める
。この方法によって、ホストは常にフォーマツターを循
環侍行列のまわりで追い掛ける６７オーマツターボイン
タがホストポインタを一周以上抜かないかぎり問題は発
生しない。
この巡回冗長コード（ＣＲＣ）コントロール３４は、先
行技術によるものと、コードが計算されるフレキシビリ
ティにおいて異なる。これは伝送された１つの完全なフ
レームに関して、あるいは音声信号データが現在伝送さ
れている場合は、このアドレスあるいは制御槽に関して
のみ遂行され、あるいはりレーモードにおいては全く計
算されない。
デバイスが音声信号処理に対してプログラムされた場合
は、受信機１２内において、ＣＲＣレジスタの内容は、
幾つかの数の見出しバイトが受信された後に凍結される
６追加のデータが受信されると、この凍結されたＣＲＣ
と新たに受信されたデータとの比較が遂行される。クロ
ージングフラッグデリミタ−（０１１１１１１０）が受
信されると、この凍結されたＣＲＣレジスタの内容は、
フレーム内のエラーが存在しない場合は、前の２つのバ
イト（フラッグの前）と等しくなる。
受信されたＣＲＣは、常に、インタフェースユニット１
３によって共有メモリ２０に書き込まれる。
送信機１１内においては、ＣＲＣレジスタの内容は幾つ
かの数の見出しバイトが送信された後に凍結される。こ
の凍結されたＣＲＣはフレームの終端まで保持され、こ
の時点で、クロージングフラッグデリミクーの前に伝送
される。
ユニット１１がフレーム遅延アプリケーションの場合は
、メモリアクセスエラーがデータ内のエラーの主要な要
素となる。この場合、新たなＣＲＣは生成されず：前の
値が直接に共有メモリ２０から送信機ユニット１１にイ
ンタフェースユニット１３を介して送られる。送信ＣＲ
Ｃ５Ｒ（３４の部分）レジスタはこのモードにおいては
使用されない。
診断テストの目的のためには、失墜ＣＲＣが共有メモリ
２０から送信機ユニット１１にインタフェースユニット
１３を介して送信される。換言すれば、システムはテス
トモードにおいてＣＲＣエラーを発生させる。これはラ
インエラーをシュミレートし、受信終端回路をチェック
するのに使用できる。
第４図には本発明による動的ヂャネル割り当てと最近制
定された国際標準との関係が示される。
第１のラインが、北米基準の２４チヤネルの全てを示す
が、このうち最後のチャネル（ここでは、”２３”とし
て示される）は、チャネル信号法データから成る特定の
タイプのデータである。
第２のラインは４つの標準の３４８ｋｂｐｓスーパーチ
ヤネルを示す。
実際、第４図内のライン２及び３は、新たな標準Ｃ，Ｃ
，１，Ｔ、Ｔ、−勧告、シリーズ、■。
４３１、　Ｇｅｎｅｖａ、　　１９８５年において詳細
に説明されるスーパーチャネル割り当てを示すが、これ
らは、本発明の回路によって同様に実現でき、最後のラ
インの”ミックス　アンド　マツチ（ｍｉｘａｎｄ　ｍ
ａｔｃｈｌ　”モードが達成できる。
第４図の最後のライン上には、本発明による正規チャネ
ル／スーパーチャネル混合割り当てｆｍｉｘｅｄ　ｒｅ
ｇｕｌａｒ　ｃｈａｎｎｅｌ−ｓｕｐｅｒ　ｃｈａｎｎ
ｅｌ　ａｌｌｏｃａ−ｔｉｏ口Ｓ）を示す。
本発明の結果として、チャネル＃ｌの部分を時間的にチ
ャネル＃２の部分と、あるいはこの逆に分離することが
できる。
２つの要点がある。第１に、ホストコンピュータはビジ
ーチャネルあるいはタイムスロットが妨害されないよう
な方法でタイムスロットをマツピングする（そして、）
オーマツタ−がこれらチョイスをＭＡＰレジスタ３６内
にコピーする）。第２に、本発明によると、このマツピ
ングは決してチャネル２３、あるいは特別の機能のため
に予約された他のタイムスロットあるいはチャネル、例
えば、信号法チャネルを動的チャネルに割り当てること
はない。
個々の６４ビット／秒タイムスロットにおいて、フォー
マツターがフンチクスト交換ｆｃｏｎｔｅｘｔ５ｗ１ｔ
ｃｈ）を行ない、そのタイムスロットのチャネルに対す
る部分情報を内部ＲＡＭ１８内に格納し、次のタイムス
ロットのチャネルに対する部分情報を取り出す。このア
ーキテクチャ−は、非常にフレキシブルなチャネル割り
当て機能を可能にする、 もう−面においては、この好ましい実施態様は、当業者
において周知の通常の方法で動作する。
これに関しては、例えば、前述のフレンチ（Ｆｒｅｎｃ
ｈ）らの論文を参照すること。
他の可能な標準スーパーチャネル割り当てが第５図のテ
ーブル内に示されるが、これは説明するまでもない。
第６図は、言葉でより詳細に動的チャネル割り当てにお
いて（主にホストコンピュータ１４によって）遂行され
る手順を述べる流れ図である。
ここで、”クロス　リファレンス　ロ　−　ド（ｌｏａ
ｄ　ｃｒｏｓｓ−ｒｅｆｅｒｎｃｅｌ　”ステップは、
ホストがどのタイムスロットをどのチャネルに割り当て
るか同定し、共有メモリ内の新たな割り当てを含むクロ
スリファレンステーブルを構築することを意味する。
”アテンション　マツプ（ａｔｔｅｎｔｉｏｎ　ｍａｐ
ｌは、〕オーマツタ−によって共有メモリからレジスタ
３６内にコピーされ、フォーマツターに対して、第２図
のユニット２８のクロスリファレンス割り当てのどれが
変更されたかを同定する。
”フォーマツター　アテンション　レジスタ（ｆｏｒｍ
ａｔｔ、ｅｒ　ａｔｔｅｎｔｉｏｎ　ｒｅｇｉｓｔｅｒ
ｌ”は、どのタイプのレコンフィギュレーションを受け
るべきかを同定する（つまり、再割り当て、コマンド、
新たな割込み待行列）。ホストコンピュータは、ここに
説明の全ての情報を第６図の４つのブロックを通じて共
有メモリ２ｏ内に書き込む。ホストは次にＳＡビン（第
１図）にパルスを送り、第６図内の第５のブロックのス
テップを達成する。その後、フォーマツターは共有メモ
リを読み出し、これによりフォーマツター内のＳＡレジ
スタ２９が更新され、リコンフィギュレーションプロセ
スが開始される。
上の説明は読者に本発明範囲内での多くのバリエーショ
ンを示唆するものである。
【図面の簡単な説明】
第１図は本発明による同期プロトコールデータフォーマ
ツターが使用可能なデジタル多重インタフェースアプリ
ケーション環境のブロック図を示し： 第２図及び第３図は一体となって本発明の好ましい実施
態様のブロック図を示し： 第４図から第６図は本発明による動的チャネル割り当て
のフレキシビリティ−を示し：そして第７図は第２図と
第３図の配置を示す。 ［主要部分の符号の説明］ １１・・・・・送信ユニット １５・・・・・インターフェース １６　・・・・送信シリアル入力／出カニニット１７・
・・・・ＨＤＬＣユニット １８・・・・・ランダムアクセスメモリＦＩＧ、　　２ ＦＩＧ、７ ＦＩＧ、　　３ Ｆ ■ スーパー チャネル コンフィギユレーション ■ 関与しないチャネルは中断さねない −手続南口］Ｅ書 モ成　１年 ４７Ｊ２７日 特許庁長官　　吉　ｌＪ　文　毅　殿 １、！バ件の表示 モ成　１年特許願第　６３９７３号 ２、発明の名称 同期フォーマツター ３、補正をする者 事件との関係　特許出願人 住　所　　アメリカ合衆国、　１００２２　　ニューヨ
ーク。 ニューヨーク、マディソン　アヴエニュー名　称　　ア
メリカン　テレフォン　アンドテレクラフ　カムパニー ４、代理人 ５、補正の対象 １］細書の「特許請求の範囲」の欄 ２、特許請求の範囲 １、　通信チャネルハント幅をタイムスロットの割り島
てを通じて割り当てるための手段及びＴ　Ｓ　Ｄ　Ｍ　
（Ｉｎｔｅｇｒａｔｅｄ　５ｅｒｖｉｃｅ　Ｄｉｇｉｔ
ａｌＮｅｔｗｏｒｋ）のプライマリ−レート　スタンプ
−Ｆ　（１’ｒｉｍａｒｙ　ｌ１ａｔｅ　５ｔａｎｄａ
ｒｄ）に対するプロトコール機能を遂行するための手段
をもつタイプのデータ網インタフェースに対する同期フ
ォーマツターにおいて、 該チャネルハント幅を割り当てるための手段か、メツセ
ージを反復的に伝送するのに使用するための非−隣接タ
イムスロットを含むタイムスロットを割り当てるための
手段を含むことを特徴とする同期フォーマツダ−２、通
信バンド幅をタイムスロットの割り当てを通じて割り当
てるための手段及びプロトコール機能を遂行するための
手段を含むタイプのデータ網インタフェースに対する同
期フォーマツターにおいて、 該プロトコール機能を遂行するための機能か全データフ
ィールドにみたない量に基づいて巡回冗長コードを処理
するための手段を含むことを４．ν徴とする同期フォー
マツター３、　該処理手段が巡回冗長コードの処理から
の音声信号データフィールドを除外するための手段を含
むことを特徴とする請求項ス記佐の同期フォーマツター ４、　通信バンド幅をタイムスロットの割り当てを通し
て割り当てるための手段及びプロトコール機能を遂行す
るための手段を含むタイプのデータ網インタフェースに
対する同期フォーマツターにおいて； 受信されたデータフィールドが該処理手段による処理の
前に受信巡回冗長コートを含み、さらに 該処理手段による巡回冗長コードの生成を抑止し、該受
信巡回冗長コードを受信されたままで、あるいはテスト
のため崩壊して、伝送するための手段が含まれることを
特徴とする同期フォーマツター ５、　通信ハンド幅をタイムスロットの割り当てを通し
て割り出てるための手段及びプロトコール機能を遂行す
るための手段を含むタイプのデータ網インタフェースに
対する同期フォーマツターにおいて； 該プロトコール機能を遂行するための手段が、ホストコ
ンピュータとの衝突を起すことなく、フォーマツター及
びホストコンピュータの個々か共有されたメモリへのア
クセスを持つように１つのメモリを共有するための手段
を含み、該手段がホストコンピュータのアテンションに
対する項目の循環侍行列を確立するための手段、及びホ
ストコンピュータのアテンションが必要である可能性が
あるとき、該フォーマツターによる該共有メモリへの個
々のアクセスの後に、ホストコンピュータに対してアテ
ンション信号を発行するための手段を含むことを特徴と
する同期フォーマツター ６、ホストコンピュータか該アテンション信号を−時的
に無視することを可能とするための手段；及び ホストコンピュータの該待行列内の項目へのアクセスを
これらがそこに入力された順番に拘束するための手段を
含むことを特徴とする請求項５記載の同期フォーマツダ
− ７、選択されたチャネルに対して、該フォーマツターが
フレームを中継するために使用され、このためメモリと
関連するエラーかエラーの主なソースとなり； 該巡回冗長コード処理手段を抑止するため、及び前に受
信された巡回冗長コートを伝送するための手段か、この
メモリ関連エラーに対するチェックを行うのに使用され
ることを特徴とする請求項４記載の同期フォーマツター ８、　該プロトコール機能を遂行するための手段か巡回
冗長コードを処理するための手段を含み、該手段が 巡回冗長コードをシステムテストを遂行するだめに強制
的にエラーにするための手段を含むことを特徴とする請
求項ｌ記載の同期フ才一マッター

Claims (1)

  1. 【特許請求の範囲】 １、通信チャネルバンド幅をタイムスロットの割り当て
    を通じて割り当てるための手段及びＩＳＤＭ（Ｉｎｔｅ
    ｇｒａｔｅｄ　Ｓｅｒｖｉｃｅ　ＤｉｇｉｔａｌＮｅｔ
    ｗｏｒｋ）のプライマリーレートスタンダード（Ｐｒｉ
    ｍａｒｙ　Ｒａｔｅ　Ｓｔａｎｄａｒｄ）に対するプロ
    トコール機能を遂行するための手段をもつタイプのデー
    タ網インタフェースに対する同期フォーマッターにおい
    て、 該チャネルバンド幅を割り当てるための手段が、メッセ
    ージを反復的に伝送するのに使用するための非−隣接タ
    イムスロットを含むタイムスロットを割り当てるための
    手段を含むことを特徴とする同期フォーマッター。 ２、通信バンド幅をタイムスロットの割り当てを通じて
    割り当てるための手段及びプロトコール機能を遂行する
    ための手段を含むタイプのデータ網インタフェースに対
    する同期フォーマッターにおいて、 該プロトコール機能を遂行するための機能が全データフ
    ィールドにみたない量に基づいて巡回冗長コードを処理
    するための手段を含むことを特徴とする同期フォーマッ
    ター。 ３、該処理手段が巡回冗長コードの処理からの音声信号
    データフィールドを除外するための手段を含むことを特
    徴とする請求項５記載の同期フォーマッター。 ４、通信バンド幅をタイムスロットの割り当てを通じて
    割り当てるための手段及びプロトコール機能を遂行する
    ための手段を含むタイプのデータ網インタフェースに対
    する同期フォーマッターにおいて； 受信されたデータフィールドが該処理手段による処理の
    前に受信巡回冗長コードを含み、さらに 該処理手段による巡回冗長コードの生成を抑止し、該受
    信巡回冗長コードを受信されたままで、あるいはテスト
    のため崩壊して、伝送するための手段が含まれることを
    特徴とする同期フォーマッター。 ５、通信バンド幅をタイムスロットの割り当てを通じて
    割り当てるための手段及びプロトコール機能を遂行する
    ための手段を含むタイプのデータ網インタフェースに対
    する同期フォーマッターにおいて； 該プロトコール機能を遂行するための手段が、ホストコ
    ンピュータとの衝突を起すことなく、フォーマッター及
    びホストコンピュータの個々が共有されたメモリへのア
    クセスを持つように１つのメモリを共有するための手段
    を含み、該手段がホストコンピュータのアテンションに
    対する項目の循環侍行列を確立するための手段、及びホ
    ストコンピュータのアテンションが必要である可能性が
    あるとき、 該フォーマッターによる該共有メモリへの個々のアクセ
    スの後に、ホストコンピュータに対してアテンション信
    号を発行するための手段を含むことを特徴とする同期フ
    ォーマッター。 ６、ホストコンピュータが該アテンション信号を一時的
    に無視することを可能とするための手段；及び ホストコンピュータの該侍行列内の項目へのアクセスを
    これらがそこに入力された順番に拘束するための手段を
    含むことを特徴とする請求項８記載の同期フォーマッタ
    ー。 ７、選択されたチャネルに対して、該フォーマッターが
    フレームを中継するために使用され、このためメモリと
    関連するエラーがエラーの主なソースとなり； 該巡回冗長コード処理手段を抑止するため、及び前に受
    信された巡回冗長コードを伝送するための手段が、この
    メモリ関連エラーに対するチェックを行うのに使用され
    ることを特徴とする請求項７記載の同期フオーマッター
    。 ８、該プロトコール機能を遂行するための手段が巡回冗
    長コードを処理するための手段を含み、該手段が巡回冗
    長コードをシステムテストを遂行するために強制的にエ
    ラーにするための手段を含むことを特徴とする請求項１
    記載の同期フォーマッター。
JP1063973A 1988-03-18 1989-03-17 同期フォーマッター Pending JPH0210931A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/169,687 US5029163A (en) 1988-03-18 1988-03-18 Synchronous protocol data formatter
US169,687 1988-03-18

Publications (1)

Publication Number Publication Date
JPH0210931A true JPH0210931A (ja) 1990-01-16

Family

ID=22616756

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