JPH06274463A

JPH06274463A - データ通信システム

Info

Publication number: JPH06274463A
Application number: JP5060414A
Authority: JP
Inventors: Takanori Ookura; 敬規大倉; Takushi Hamada; 卓志濱田; Shunji Inada; 俊司稲田; Shinichiro Yamaguchi; 伸一朗山口; Hiroshi Tomizawa; 宏冨沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-03-19
Filing date: 1993-03-19
Publication date: 1994-09-30
Also published as: US5517669A

Abstract

(57)【要約】【目的】周期データ転送時のシステムバス４の負荷を
低減させ、周期データ送受信時のデータ伝送路５の占有
率を低減させるデータ通信システムを提供する。【構成】複数の制御計算機がデータ伝送路５に結合さ
れ、各制御計算機は、ＣＰＵ１と主メモリ２とシステム
バス４と、システムバス４とデータ伝送路５間に接続さ
れ、制御部６と周期データメモリ７内蔵の通信コントロ
ーラ３を具備し、周期的に得られる周期データを、デー
タ伝送路５を介して複数の制御計算機間で送受信し、Ｃ
ＰＵ１が主メモリ２の格納周期データを用いて所要のデ
ータ処理を行うデータ通信システムにおいて、通信コン
トローラ３は、少なくとも自制御計算機内で必要とする
周期データを受信し、この受信した周期データを主メモ
リ２に格納させ、主メモリ２に格納されている送信すべ
き周期データの中で、更新された周期データのみを読み
出し、データ伝送路５に送信させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の制御計算機間で
周期データの送受信を行うデータ通信システムに係わ
り、特に、各制御計算機内のシステムバスの利用の効率
化を計るとともに、周期データが伝送されるデータ伝送
路の利用の効率化を計るようにした改良されたデータ通
信システムに関する。

【０００２】

【従来の技術】従来、この種のデータ通信システムとし
ては、例えば、特開平４−１３３５４０号に開示された
サイクリック通信システムが知られている。

【０００３】前記開示によるサイクリック通信システム
は、伝送路（データ伝送路）に複数の制御計算機を結合
し、これら複数の制御計算機間でサイクリックデータの
送受信を行う通信システムであって、前記各制御計算機
は、複数のＣＰＵと、共有メモリと、システムバスと、
通信コントローラと、サイクリックメモリを具備し、複
数のＣＰＵ、共有メモリ、通信コントローラはそれぞれ
システムバスを介して結合されており、通信コントロー
ラは、サイクリックメモリが結合されるとともに、伝送
路に接続されているものである。そして、サイクリック
メモリに格納されているサイクリックデータの中で、ア
クセス頻度が高いサイクリックデータを選択し、その選
択したサイクリックデータを共有メモリに転送格納さ
せ、また、それ以外のサイクリックデータをサイクリッ
クメモリのみに格納させるようにしているものである。
このような手段を講じれば、各ＣＰＵは、前記選択した
サイクリックデータについてアクセスする場合に、シス
テムバスを介して共有メモリ内の前記サイクリックデー
タのアクセスを行えば足り、わざわざ通信コントローラ
を起動させることがないので、高速度で前記サイクリッ
クデータのアクセスを行うことができるものである。

【０００４】

【発明が解決しようとする課題】しかしながら、前記開
示によるサイクリック通信システムは、サイクリックデ
ータをアクセスする際に、一応、通信コントローラの負
荷が軽減され、高速度のアクセスを行うことが可能にな
るものの、依然として、各制御計算機において受信した
サイクリックデータの中のアクセス頻度が高いサイクリ
ックデータを、通信コントローラからシステムバスを介
して共有メモリに転送させたり、送信すべきサイクリッ
クデータを共有メモリからシステムバスを介して通信コ
ントローラに転送させる必要があり、これらサイクリッ
クデータの転送の際にはシステムバスが占有されるた
め、その転送がシステムバスの負荷になり、各ＣＰＵに
おける共有メモリ内のサイクリックデータに対する高速
度アクセスの障害になるという問題が残されている。

【０００５】さらに、前記開示によるサイクリック通信
システムは、サイクリック通信システムが大規模にな
り、制御情報量が増大した場合や、各制御計算機で制御
される装置や機器（例えば、産業プラント等）の制御精
密度が増大したような場合には、伝送路を通して送受信
されるサイクリックデータ量が増大し、サイクリックデ
ータの送受信頻度も増大するので、それに応じてシステ
ムバスにおけるサイクリックデータの転送の際の占有率
が高くなり、これと同時に、伝送路におけるサイクリッ
クデータの送受信の際の占有率が高くなり、サイクリッ
ク通信システム全体のデータ処理性能が低下してしまう
という問題もある。

【０００６】本発明は、このような問題点を除くもので
あって、その目的は、各制御計算機内の周期データ転送
時におけるシステムバスの負荷を低減させるとともに、
周期データ送受信時のデータ伝送路の占有率を低減させ
るデータ通信システムを提供することにある。

【０００７】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、複数の制御計算機がデータ伝送路に結合
されており、各制御計算機は、１個以上のＣＰＵと、主
メモリと、前記各ＣＰＵ及び主メモリに接続されたシス
テムバスと、前記システムバスと前記データ伝送路間に
接続され、制御部及び周期データを格納するメモリを内
蔵した通信コントローラを具備し、周期的に得られる周
期データを、前記データ伝送路を介して前記複数の制御
計算機間で送受信を行い、前記各ＣＰＵが前記主メモリ
に格納されている前記周期データを用いて所要のデータ
処理を行うデータ通信システムにおいて、前記通信コン
トローラは、少なくとも自制御計算機内で必要とする前
記周期データを受信し、この受信した周期データを前記
主メモリ内に格納させ、また、前記主メモリ内に格納さ
れている送信すべき前記周期データの中で、更新された
前記周期データのみを読み出した後、前記データ伝送路
に送信させる手段を備える。

【０００８】

【作用】前記手段によれば、周期データの受信時におい
て、各制御計算機の通信コントローラは、自制御計算機
で必要とする周期データをデータ伝送路から取得し、こ
の取得した前記周期データを一旦周期データを格納する
メモリに収納させた後、適宜、システムバスを介して主
メモリに転送させ、その中に格納する。この場合、受信
した周期データは、それまで主メモリに格納されている
周期データの中で、今回更新された周期データだけであ
って、今回更新されない周期データは含まれていないの
で、前記受信した周期データの量はそれほど多くなく、
前記受信した周期データをシステムバスを介して主メモ
リに転送させたとしても、前記受信した周期データがシ
ステムバスを占有する割合は低くなる。

【０００９】また、周期データの送信時において、前記
通信コントローラは、主メモリに格納されている送信す
べき周期データの中で、今回更新された前記送信すべき
周期データだけを選別して読み出し、この読み出した送
信すべき周期データのみをデータ伝送路に送信させ、今
回更新されない送信すべき周期データについてはデータ
伝送路に送信させないようにしている。このため、現実
に送信される前記送信すべき周期データの量もそれほど
多くないので、前記送信すべき周期データの読み出し時
に、前記送信すべき周期データがシステムバスを占有し
ている割合は低くなり、しかも、前記送信すべき周期デ
ータのデータ伝送路への送信時に、送信される前記送信
すべき周期データがデータ伝送路を占有する割合も既知
のこの種の通信システムに比べて相当に低くなり、その
分、データ伝送路を介して送受信させる周期データの総
量を増大させたり、周期データの伝送割り当て周期を高
めたり、その他のデータの伝送量を増大させることも可
能になる。

【００１０】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。

【００１１】図１は、本発明に係わるデータ通信システ
ムの一実施例における要部構成を示すブロック構成図で
あって、データ通信システムとしてサイクリック通信シ
ステムに適用した場合を示すものである。

【００１２】図１において、１−１は第１のＣＰＵ（中
央制御装置）、１−２は第２のＣＰＵ（中央制御装
置）、２は主メモリ、３は通信コントローラ、４はシス
テムバス、５はデータ伝送路、６はサイクリックデータ
制御回路、７はサイクリックデータメモリ、８はバスア
クセス制御回路、９は伝送路アクセス制御回路である。

【００１３】そして、第１のＣＰＵ１−１、第２のＣＰ
Ｕ１−２、主メモリ２は、システムバス４を介して結合
され、通信コントローラ３は、サイクリックデータ制御
回路６、サイクリックデータメモリ７、バスアクセス制
御回路８、伝送路アクセス制御回路９からなる。サイク
リックデータ制御回路６は、サイクリックデータメモリ
７、バスアクセス制御回路８、伝送路アクセス制御回路
９にそれぞれ接続され、バスアクセス制御回路８はシス
テムバス４に、伝送路アクセス制御回路９はデータ伝送
路５にそれぞれ接続される。

【００１４】また、図２は、主メモリの主メモリ空間の
状態及びサイクリックデータメモリのサイクリックデー
タメモリ空間の状態の一例を示す説明図である。

【００１５】図２において、５１は主メモリ２の主メモ
リ空間、５２はサイクリックデータメモリ７のサイクリ
ックデータメモリ空間、５３は受信データ領域、５４は
更新可能データ領域、５５はサイクリックデータ領域、
５６は受信データ領域、５７は更新可能データ領域、５
８は更新テーブルである。

【００１６】そして、主メモリ２の主メモリ空間５１
は、受信サイクリックデータが格納される受信データ領
域５３と、更新される可能性のあるサイクリックデータ
が格納される更新可能データ領域５４とからなり、これ
らは合わせてサイクリックデータ領域５５を構成する。
サイクリックデータメモリ７のサイクリックデータメモ
リ空間５２は、受信サイクリックデータが格納される受
信データ領域５６と、更新される可能性のあるサイクリ
ックデータが格納される更新可能データ領域５７とから
なっている。また、本実施例では、更新可能データ領域
５４に対応して、更新される可能性のあるサイクリック
データが更新されたか否かを示す更新テーブル５８が主
メモリ２内に設けられている。

【００１７】ここで、前記構成に係る本実施例の動作に
ついて、図２を併用して説明する。

【００１８】データ伝送路５を介してサイクリックデー
タが周期的に伝送されてくると、制御計算機は、通信コ
ントローラ３においてこのサイクリックデータの取得を
行う。この場合、通信コントローラ３は、データ伝送路
５に接続されている伝送路アクセス制御回路９が、デー
タ伝送路５上に伝送される前記サイクリックデータを受
信し、この受信サイクリックデータを通信コントローラ
３内で処理可能なフォーマットに変換した後、サイクリ
ックデータ制御回路６に供給する。前記サイクリックデ
ータ制御回路６は、前記受信サイクリックデータが自制
御計算機で必要であるか否かを判断し、不必要との判断
をしたときは前記受信サイクリックデータを廃棄し、必
要であるとの判断をしたときは前記サイクリックデータ
をサイクリックデータメモリ７の受信データ領域５６に
格納する。これと同時に、前記サイクリックデータ制御
回路６は、前記サイクリックデータをバスアクセス制御
回路８に供給し、主メモリ２に前記サイクリックデータ
の転送を指示する。この指示に応答して、前記バスアク
セス制御回路８は、前記サイクリックデータをシステム
バス４を介して主メモリ２に転送し、その受信データ領
域５３に書き込みを行う。その後、前記主メモリ２に格
納されたサイクリックデータは、システムバス４を介し
て第１のＣＰＵ１−１または第２のＣＰＵ１−２によっ
て適宜アクセスされるようになる。

【００１９】一方、第１のＣＰＵ１−１または第２のＣ
ＰＵ１−２は、主メモリ２の更新可能データ領域５４に
格納されているサイクリックデータに対して書き込みア
クセス等を行い、前記サイクリックデータの更新を行っ
ている。このとき、前記サイクリックデータ制御回路６
は、指定されたタイミング、例えば、サイクリックデー
タが送受信される周期に基づくタイミング、または、第
１のＣＰＵ１−１や第２のＣＰＵ１−２から指示された
タイミング等によって、バスアクセス制御回路８に対
し、前記主メモリ２の更新可能データ領域５４からサイ
クリックデータを読み出す指示を与える。このサイクリ
ックデータの読み出しの指示を受けたバスアクセス制御
回路８は、まず、主メモリ２内の更新テーブル５８の内
容を調べ、今回更新されているサイクリックデータ、具
体的には、更新テーブル５８において「１」が立てられ
ているサイクリックデータを選別する。次いで、この選
別したサイクリックデータを主メモリ２の更新可能デー
タ領域５４から読み出し、この読み出したサイクリック
データをシステムバス４を介して前記サイクリックデー
タ制御回路６に転送する。前記サイクリックデータ制御
回路６は、このとき転送されてきた前記サイクリックデ
ータをサイクリックデータメモリ７の更新可能データ領
域５７に格納するとともに、伝送路アクセス制御回路９
に対してこのサイクリックデータをデータ伝送路５への
送信を指示する。この送信指示を受けた前記伝送路アク
セス制御回路９は、前記サイクリックデータをデータ伝
送路５に伝送可能なフォーマットに変換した後、データ
伝送路５に送信する。

【００２０】このように、本実施例によれば、各制御計
算機においてサイクリックデータの送受信を行う場合
に、送受信されるサイクリックデータは、全サイクリッ
クデータに対して、今回更新されたサイクリックデータ
だけであるので、制御計算機内においてシステムバス４
を介し主メモリ２と通信コントローラ３間を相互転送さ
れるサイクリックデータ、及び、データ伝送路５を伝送
されるサイクリックデータは、いずれも、少ないデータ
量になるので、サイクリックデータがシステムバス４を
占有している割合は低くなって、システムバス４におけ
るサイクリックデータの負荷を抑え、第１及び第２のＣ
ＰＵ１−１、１−２から主メモリ２に格納されているサ
イクリックデータへのアクセスを高速度で行うことがで
き、しかも、サイクリックデータがデータ伝送路５を占
有する割合も相当に低くなるので、データ伝送路５にお
けるサイクリックデータの負荷を抑え、サイクリックデ
ータ以外の他のデータの伝送量を増大させることができ
る。

【００２１】続いて、図３は、前述の実施例の通信コン
トローラにおける内部構成の詳細の一例を示すブロック
構成図である。

【００２２】図３において、１０は通信コントローラバ
ス、１１は通信コントローラ用ＣＰＵ、１２はＤＭＡコ
ントローラ、１３はバスアクセス用メモリ、１４は送受
信コントローラ、１５は信号変換回路であり、その他、
図１に示された構成要素と同じ構成要素には同じ符号を
付けている。

【００２３】そして、バスアクセス制御回路８は、ＤＭ
Ａコントローラ１２と、バスアクセス用メモリ１３とか
らなり、伝送路アクセス制御回路９は、送受信コントロ
ーラ１４と、信号変換回路１５とからなる。通信コント
ローラバス１０は、ＤＭＡコントローラ１２と、バスア
クセス用メモリ１３と、サイクリックデータ制御回路６
と、サイクリックデータメモリ７と、送受信コントロー
ラ１４と、信号変換回路１５と、通信コントローラ用Ｃ
ＰＵ１１にそれぞれ結合され、ＤＭＡコントローラ１２
はシステムバス４に、信号変換回路１５はデータ伝送路
５にそれぞれ接続される。

【００２４】また、図４は、前記通信コントローラのサ
イクリック制御回路における内部構成の詳細の一例を示
すブロック構成図である。

【００２５】図４において、１６はデータ受信制御回
路、１７は受信データ選別回路、１８はデータ登録テー
ブル、１９はデータ送信制御回路、２０はタイマーであ
り、その他、図３に示された構成要素と同じ構成要素に
は同じ符号を付けている。

【００２６】そして、データ受信制御回路１６は受信デ
ータ選別回路１７に、受信データ選別回路１７はデータ
登録テーブル１８にそれぞれ接続され、データ送信制御
回路１９はタイマー２０に接続される。データ受信制御
回路１６及びデータ送信制御回路１９は通信コントロー
ラバス１０にそれぞれ接続される。

【００２７】前記構成に係わる通信コントローラの動作
を、図４を併用して説明する。

【００２８】データ伝送路５に接続されている伝送路ア
クセス制御回路９において、信号変換回路１５は、デー
タ伝送路５を伝送されてきたサイクリックデータを受信
し、この受信サイクリックデータを通信コントローラ３
内で処理可能なフォーマットに変換して送受信コントロ
ーラ１４に供給する。送受信コントローラ１４は、前記
受信サイクリックデータのエラーチェック等の処理を行
い、通信コントローラバス１０を介してサイクリックデ
ータ制御回路６に転送する。前記サイクリックデータ制
御回路６においては、データ受信制御回路１６が、送受
信コントローラ１４から通信コントローラバス１０を介
して転送されてきた受信サイクリックデータを受け、直
ちに、受信データ選別回路１７に供給する。このとき、
前記受信データ選別回路１７は、データ登録テーブル１
８を用いて前記受信サイクリックデータが自制御計算機
内において必要であるか否かの判断を行う。なお、前記
データ登録テーブル１８には、自制御計算機内において
必要とするサイクリックデータ、即ち、自制御計算機内
において読み出し（リード）及び書き込み（ライト）さ
れるサイクリックデータを登録して置く。受信データ選
別回路１７は、前記受信サイクリックデータが自制御計
算機内において不必要であるとの判断したときに前記受
信サイクリックデータを廃棄し、必要であると判断した
ときに前記受信サイクリックデータを前記データ受信制
御回路１６に供給して、この受信サイクリックデータを
サイクリックデータメモリ７及び主メモリ２に格納する
ことを指示する。この指示を受けたデータ受信制御回路
１６は、前記受信サイクリックデータをサイクリックデ
ータメモリ７に転送格納するとともに、バスアクセス制
御回路８に供給し、主メモリ２に格納することを指示す
る。ここで、受信サイクリックデータを主メモリ２に転
送するタイミングとしては、データを受信する度に転送
してもよいが、バス調停など転送に伴うオーバヘッドが
大きくなる場合は、前記データ受信制御回路１６におい
て、前記サイクリックデータメモリ７に新たに格納され
た受信サイクリックデータ量を測定し、ある一定量のサ
イクリックデータを格納した後まとめて主メモリ２に転
送するか、あるいは、前記サイクリックデータメモリ７
に格納された受信サイクリックデータをまとめて主メモ
リ２に転送するようにしてもよい。前記データ受信制御
回路１６からの指示を受けたＤＭＡコントローラ１２
は、システムバス４の占有権を獲得するまで前記受信サ
イクリックデータをバスアクセス用メモリ１３に一時的
に格納し、システムバス４の占有権を獲得すると、前記
バスアクセス用メモリ１３から前記受信サイクリックデ
ータを読み出し、システムバス４を介して主メモリ２に
転送させ、そこに格納する。主メモリ２に格納された前
記受信サイクリックデータは、第１のＣＰＵ１−１また
は第２のＣＰＵ１−２がシステムバス４を介してリード
アクセスを行うものである。

【００２９】一方、第１のＣＰＵ１−１または第２のＣ
ＰＵ１−２による主メモリ２内のサイクリックデータに
対するライトアクセス等により、更新される可能性のあ
るサイクリックデータは、主メモリ２の更新可能データ
領域５４（図２参照）に格納され、しかも、主メモリ２
内に対応して設けられている更新テーブル５８によって
前記サイクリックデータの更新が行われたか否かが判断
できるように設定されている。この場合、サイクリック
データ制御回路６内にあるタイマー２０は、指定された
タイミング、例えば、サイクリックデータが送受信され
る周期に基づいて設定されたタイミングで、データ送信
制御回路１９を介してバスアクセス制御回路８内のＤＭ
Ａコントローラ１２に対し、主メモリ２から送信すべき
サイクリックデータ（送信サイクリックデータ）を読み
出すように指示する。この読み出しの指示を受けたバス
アクセス制御回路８は、まず、システムバス４を介して
主メモリ２内の更新テーブル５８の内容を調べ、今回更
新されているサイクリックデータ、即ち、更新テーブル
５８において「１」が立てられているサイクリックデー
タを選別する。次いで、この選別したサイクリックデー
タを主メモリ２の更新可能データ領域５４から読み出
し、この読み出したサイクリックデータをシステムバス
４を介して前記サイクリックデータ制御回路６内のデー
タ送信制御回路１９に転送する。前記データ送信制御回
路１９は、前記送信サイクリックデータを前記サイクリ
ックデータメモリ７に格納するとともに、伝送路アクセ
ス制御回路９内の送受信コントローラ１４に対して前記
送信サイクリックデータのデータ伝送路への送信を指示
する。この送信指示を受けた前記送受信コントローラ１
４は、前記送信サイクリックデータをデータ伝送路５上
を伝送可能なフォーマットに変換し、エラーチェック用
フラグ等を付加した上、信号変換回路１５においてデー
タ伝送路５を伝送させるに適したサイクリックデータに
変換した後、データ伝送路５に送信する。

【００３０】このような動作を行う通信コントローラ３
を用いれば、前述のように、システムバス４におけるサ
イクリックデータの負荷を抑え、第１及び第２のＣＰＵ
１−１、１−２から主メモリ２に格納されているサイク
リックデータへのアクセスを高速度で行うことができる
だけでなく、データ伝送路５におけるサイクリックデー
タの負荷を抑え、サイクリックデータ以外の他のデータ
の伝送量を増大させることができる。

【００３１】以上の実施例においては、データ伝送路５
から受信されるサイクリックデータは、通信コントロー
ラ３のサイクリックメモリ７及び主メモリ２内に予め登
録されているものであったが、もし、第１のＣＰＵ１−
１または第２のＣＰＵ１−２等がアクセスするサイクリ
ックデータが明確に特定できないような場合には、第１
のＣＰＵ１−１または第２のＣＰＵ１−２が主メモリ２
にサイクリックデータをアクセスしたときに、主メモリ
２内に所望のサイクリックデータが格納されていない場
合があり得る。このような場合には、所望のサイクリッ
クデータが得られないためにページフォールトを生じ、
第１のＣＰＵ１−１または第２のＣＰＵ１−２は、外部
の記憶装置等に前記所望のサイクリックデータを読み込
みに行かねばならない。

【００３２】図５は、前記通信コントローラのサイクリ
ック制御回路における内部構成の詳細の他の例を示すブ
ロック構成図であって、サイクリックデータに関するペ
ージフォールトが生じたとき、通信コントローラが他の
制御計算機に対して所望のサイクリックデータの転送を
要求できるように構成されているものである。

【００３３】図５において、２１はデータ要求制御回路
であり、その他、図４に示された構成要素と同じ構成要
素には同じ符号を付けている。

【００３４】そして、本例と図４に示された前例との違
いは、本例が、通信コントローラバス１０、データ登録
テーブル１８、データ送信制御回路１９にそれぞれ結合
されているデータ要求制御回路２１を備えているのに対
し、前例が、前記データ要求制御回路２１を備えていな
い点だけであって、その他、本例と前例との間には構成
上の違いはない。

【００３５】本例の動作は、本質的な点において前例の
動作と同じであるが、特に、本例においては、第１のＣ
ＰＵ１−１または第２のＣＰＵ１−２からサイクリック
データの要求があったとき、データ要求制御回路２１
は、このサイクリックデータ要求情報を伝送路アクセス
制御回路９を介してデータ伝送路５に送信し、同時に、
第１のＣＰＵ１−１または第２のＣＰＵ１−２が要求し
た前記サイクリックデータをデータ登録テーブル１８に
登録する。この場合、他の制御計算機が前記サイクリッ
ク要求情報に応答して所望のサイクリックデータを送信
してくると、所望のサイクリックデータは、前述の通常
の受信サイクリックデータに対する受信手順、及び、主
メモリ２への転送書き込み手順を経て、主メモリ２内に
格納書き込みが行われる。一方、自制御計算機が他の制
御計算機からサイクリックデータ要求情報を受信した場
合に、データ要求制御回路２１は、データ登録テーブル
１８を用いて前記サイクリックデータ要求情報によって
要求されているサイクリックデータを自制御計算機が供
給できるか否かの判断を行い、もし供給できるとの判断
を行ったときには、サイクリックデータメモリ７から前
記要求されたサイクリックデータを読み出し、この読み
出したサイクリックデータをデータ伝送路５を介して前
記サイクリックデータ要求情報を送信した制御計算機へ
送信する。

【００３６】このように、本例によれば、自制御計算機
で得られなかったサイクリックデータを、他の制御計算
機から得るようにしているので、各制御計算機内ではペ
ージフォールトを生じることなく、所要のデータ処理を
実行することができる。

【００３７】次に、図６は、本発明に係わるデータ通信
システムの第２の実施例における要部構成を示すブロッ
ク構成図である。

【００３８】図６において、２２はメモリ管理領域、２
３は主メモリ専用バス、２４はＣＰＵ専用バスであり、
その他、図１に示された構成要素と同じ構成要素には同
じ符号を付けている。

【００３９】そして、第１のＣＰＵ１−１と第２のＣＰ
Ｕ１−２は、ＣＰＵ専用バス２４で結合され、メモリ管
理領域２２は、主メモリ専用バス２３を通して主メモリ
２に結合されるとともに、システムバス４及びＣＰＵ専
用バス２４に結合される。

【００４０】本実施例によるデータ通信システムは、各
制御計算機における主制御部の構成が前述の第１の実施
例の構成と異なっているが、その基本的な動作は同じで
あるので、本実施例に対する動作説明は省略する。

【００４１】また、図７は、本発明に係わるデータ通信
システムの第３の実施例における要部構成を示すブロッ
ク構成図である。

【００４２】図７において、２５はＣＰＵ・メモリ間バ
スであり、その他、図６に示された構成要素と同じ構成
要素には同じ符号を付けている。

【００４３】そして、第１のＣＰＵ１−１、第２のＣＰ
Ｕ１−２、主メモリ２は、ＣＰＵ・メモリ間バス２５に
結合され、メモリ管理領域２２は、システムバス４及び
ＣＰＵ・メモリ間バス２５に結合される。

【００４４】本実施例によるデータ通信システムも、各
制御計算機における主制御部の構成が前述の第１及び第
２の実施例の構成と異なっているが、その基本的な動作
はそれらと同じであるので、本実施例に対する動作説明
も省略する。

【００４５】さらに、図８は、本発明に係わるデータ通
信システムの第４の実施例における要部構成を示すブロ
ック構成図である。

【００４６】図８において、２６はＩ／Ｏコントロー
ラ、２７はＩ／Ｏバスであり、その他、図６に示された
構成要素と同じ構成要素には同じ符号を付けている。

【００４７】本実施例によるデータ通信システムも、各
制御計算機における主制御部の構成が前述の第１乃至第
３の実施例の構成と異なっているが、その基本的な動作
はそれらと同じであるので、本実施例に対する動作説明
も省略する。

【００４８】なお、前述の各実施例においては、更新テ
ーブル５８を主メモリ２内に格納したものとして説明し
たが、更新テーブル５８は必ずしも主メモリ２内に設け
る必要がなく、新たに更新テーブル専用のメモリをシス
テムバス４上に結合させるようにしてもよい。この場
合、前記更新テーブル専用のメモリは、第１のＣＰＵ１
−１または第２のＣＰＵ１−２等がサイクリックデータ
を更新する際に、同時に、書き換えを行うためのアクセ
ス可能な個所にあればよい。

【００４９】本例におけるサイクリックデータの読み出
し手順としては、通信コントローラ３のサイクリックデ
ータ制御回路６内のタイマー２０が周期的にデータ送信
制御回路１９に対して更新テーブル５８の読み出しを指
令し、この指令を受けたデータ送信制御回路１９が前記
更新テーブル５８の読み出しに基づき更新されたサイク
リックデータを選別し、この選別されたサイクリックデ
ータに対してのみ主メモリ２からの読み出しを実行す
る。

【００５０】また、これまでの実施例は、いずれかの個
所に更新テーブル５８を設けた例について説明したが、
本発明によるデータ通信システムは、更新テーブル５８
を設けた場合に限られるものではなく、更新テーブル５
８を設けることなく、プログラムによって、更新された
サイクリックデータのみを通信コントローラ３へ転送さ
せるようにしても、同様の作用効果を達成できるもので
ある。

【００５１】図９は、更新されたサイクリックデータが
プログラムによって通信コントローラに転送される状態
を示す動作説明図である。

【００５２】この場合、第１のＣＰＵ１−１または第２
のＣＰＵ１−２等が主メモリ２にサイクリックデータの
書き込みを行う（ライトする）度ごとに、そのサイクリ
ックデータを通信コントローラ３にも転送させるには、
第１のＣＰＵ１−１または第２のＣＰＵ１−２等を動作
させるプログラムの変更によって行われる。

【００５３】また、更新テーブル５８を設けない他の実
施例としては、自制御計算機内で更新される可能性のあ
る更新可能なデータを全て主メモリ２から読み出し、通
信コントローラ３内でデータ伝送路５上に送信すべき更
新データを選別する方法もある。

【００５４】図１０は、この転送動作が実行される通信
コントローラの要部構成を示すブロック構成図である。

【００５５】図１０において、２８は読み出しサイクリ
ックデータ蓄積回路、２９は更新サイクリックデータ選
別回路であり、その他、図１、図３及び図４に示された
構成要素と同じ構成要素には同じ符号を付けている。

【００５６】そして、読み出しサイクリックデータ蓄積
回路２８及び更新サイクリックデータ選別回路２９は、
互いに接続されるとともに、通信コントローラバス１０
に接続され、更新サイクリックデータ選別回路２９は、
データ送信制御回路１９にも接続されている。

【００５７】前記構成に係わる通信コントローラ３にお
いて、主メモリ２に書き込まれている更新可能なサイク
リックデータと同じ内容をもつ転送サイクリックデータ
は、通信コントローラバス１０を介して読み出しサイク
リックデータ蓄積回路２８に一時的に蓄積され、次い
で、更新サイクリックデータ選別回路２９に対して前記
転送サイクリックデータが到着した旨を通知する。この
通知を受けた更新サイクリックデータ選別回路２９は、
前記転送サイクリックデータを読み出しサイクリックデ
ータ蓄積回路２８から読み出し、同時に、サイクリック
メモリ７から前記転送サイクリックデータと同アドレス
に蓄積されているサイクリックデータを読み出す。続い
て、更新サイクリックデータ選別回路２９は、これら読
み出された２つのサイクリックデータを比較し、それら
の間に違いがあったときには、サイクリックメモリ７内
の該当するアドレスのデータを更新データに書き換え、
かつ、前記更新された転送サイクリックデータのみをデ
ータ送信制御１９に供給する。これを受けたデータ送信
制御１９は、既に述べたような過程を経て、この転送サ
イクリックデータをデータ伝送路５に送信する。本実施
例では、主メモリ２から更新可能データを全て読み出す
ため、読み出し時のシステムバス負荷は軽減できない
が、通信コントローラ３内で更新データの選別を行いデ
ータ伝送路５に送信するので、データ伝送路５の負荷及
び受信サイクリックデータの主メモリ２書き込み時のシ
ステムバス負荷は軽減できる。

【００５８】続く、図１１は、データ伝送路５に送信さ
れる更新サイクリックデータを格納したデータフレーム
の例を示す説明図であり、図１１（ａ）は、更新サイク
リックデータのデータ長が異なる場合、図１１（ｂ）
は、更新サイクリックデータのデータ長が等しい場合で
ある。

【００５９】図１１（ａ）に示すように、通常のデータ
フレームは、各更新サイクリックデータの前にそれぞれ
データアドレスやデータ長等の情報を含んだデータ情報
を付加し、データフレーム内にこれら更新サイクリック
データを順に割り当て、データフレームの最初にフレー
ムヘッダを配置し、データフレームの最後にフレームチ
ェックシーケンス（ＦＣＳ）を配置したものである。

【００６０】一方、図１１（ｂ）に示すように、データ
長の等しい更新サイクリックデータを格納したデータフ
レームは、データフレーム内にこれら更新サイクリック
データを順に割り当てるとともに、これら更新サイクリ
ックデータの前に主メモリ２等に格納されている更新テ
ーブルのコピーまたは更新サイクリックデータ選別回路
２９に格納されている更新テーブルのコピーを配置した
もので、データフレームの最初にフレームヘッダを配置
し、データフレームの最後にフレームチェックシーケン
ス（ＦＣＳ）を配置した点は通常のデータフレームと同
じである。

【００６１】以上の各実施例は、周期データとして、サ
イクリックデータを用いた場合について説明している
が、本発明による周期データは、サイクリックデータに
限られるものではなく、サイクリックデータと類似の他
の周期データを用いた場合についても、同様に適用でき
るものである。

【００６２】また、本発明のデータ通信システムに係わ
る、複数の制御計算機５０が結合されるデータ伝送路５
の形式は、伝送されるデータの伝送形態に係らず、図１
２（ａ）乃至（ｃ）に示すように、バス型、リング型、
または交換機を５９を介在させたスター型等のいずれの
ものでもよい。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
周期データの受信時に、各制御計算機の通信コントロー
ラ３は、自制御計算機で必要とする周期データをデータ
伝送路５から取得し、この取得した周期データをシステ
ムバス４を介して主メモリ２に転送させ、その中に格納
するが、受信された周期データは、それまで主メモリ２
の格納周期データの中の今回更新された周期データだけ
であって、今回更新されない周期データは含まれていな
ので、前記受信された周期データの量はそれほど多くな
い。このため、前記受信された周期データをシステムバ
ス４を介して主メモリ２に転送されても、前記受信され
た周期データがシステムバス４を占有する割合は低くな
り、システムバス４における周期データの負荷が抑えら
れ、第１及び第２のＣＰＵ１−１、１−２から主メモリ
２に格納されている周期データへのアクセスを高速度で
行うことができるという効果がある。

【００６４】また、周期データの送信時に、通信コント
ローラ３は、主メモリ２に格納されているあるいは今回
格納する送信すべき周期データの中の、今回更新された
送信すべき周期データだけを受領し、この受領した送信
すべき周期データのみをデータ伝送路５に送信させ、今
回更新されない送信すべき周期データについてはデータ
伝送路５に送信させないので、現実に送信される前記送
信すべき周期データの量もそれほど多くない。このた
め、前記送信すべき周期データの通信コントローラ３へ
の転送時に、前記送信すべき周期データがシステムバス
を占有している割合も低くなり、システムバス４におけ
る周期データの負荷が抑えられ、第１及び第２のＣＰＵ
１−１、１−２から主メモリ２に格納されている周期デ
ータへのアクセスを高速度で行うことができるという効
果がある。

【００６５】さらに、前記送信すべき周期データのデー
タ伝送路５への送信時に、前述のように、現実に送信さ
れる前記送信すべき周期データの量もそれほど多くない
ので、送信される前記送信すべき周期データがデータ伝
送路を占有する割合も既知のこの種の通信システムに比
べて相当に低くなり、データ伝送路５におけるサイクリ
ックデータの負荷を抑え、サイクリックデータ以外の他
のデータの伝送量を増大させることができるという効果
がある。この他にも、前記他のデータの伝送量を増大を
ある程度抑制すれば、その分、データ伝送路５を介して
送受信させる周期データの総量を増大させたり、周期デ
ータの伝送割り当て周期を高めたりすることができると
いう効果もある。

【図面の簡単な説明】

【図１】本発明に係わるデータ通信システムの一実施例
における要部構成を示すブロック構成図である。

【図２】主メモリの主メモリ空間の状態及びサイクリッ
クデータメモリのサイクリックデータメモリ空間の状態
の一例を示す説明図である。

【図３】図１に示された通信コントローラにおける内部
構成の詳細の一例を示すブロック構成図である。

【図４】図３に示されたサイクリック制御回路における
内部構成の詳細の一例を示すブロック構成図である。

【図５】図３に示されたサイクリック制御回路における
内部構成の詳細の他の例を示すブロック構成図である。

【図６】本発明に係わるデータ通信システムの第２の実
施例における要部構成を示すブロック構成図である。

【図７】本発明に係わるデータ通信システムの第３の実
施例における要部構成を示すブロック構成図である。

【図８】本発明に係わるデータ通信システムの第４の実
施例における要部構成を示すブロック構成図である。

【図９】更新されたサイクリックデータがプログラムに
よって通信コントローラに転送される状態を示す動作説
明図である。

【図１０】通信コントローラ内において更新データの選
別を行う場合の通信コントローラの要部構成を示すブロ
ック構成図である。

【図１１】データ伝送路に送信される更新サイクリック
データを格納したデータフレームの例を示す説明図であ
る。

【図１２】複数の制御計算機が結合されるデータ伝送路
の形式を示す概要構成図である。

【符号の説明】

１−１第１のＣＰＵ（中央制御装置）１−２第２のＣＰＵ（中央制御装置）２主メモリ３通信コントローラ４システムバス５データ伝送路６サイクリックデータ制御回路７サイクリック（周期）データメモリ８バスアクセス制御回路９伝送路アクセス制御回路１０通信コントローラバス１１通信コントローラ用ＣＰＵ１２ＤＭＡコントローラ１３バスアクセス用メモリ１４送受信コントローラ１５信号変換回路１６データ受信制御回路１７受信データ選別回路１８データ登録テーブル１９データ送信制御回路２０タイマー２１データ要求制御回路２２メモリ管理領域２３主メモリ専用バス２４ＣＰＵ専用バス２５ＣＰＵ・メモリ間バス２６Ｉ／Ｏコントローラ２７Ｉ／Ｏバス２８読み出しサイクリックデータ蓄積回路２９更新サイクリックデータ選別回路５０制御計算機

───────────────────────────────────────────────────── フロントページの続き (72)発明者山口伸一朗茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者冨沢宏茨城県日立市大みか町五丁目２番１号株式会社日立製作所大みか工場内

Claims

【特許請求の範囲】

【請求項１】複数の制御計算機がデータ伝送路に結合
されており、各制御計算機は、１個以上のＣＰＵと、主
メモリと、前記各ＣＰＵ及び主メモリに接続されたシス
テムバスと、前記システムバスと前記データ伝送路間に
接続され、制御部及び周期データを収納するメモリを内
蔵した通信コントローラを具備し、周期的に得られる周
期データを、前記データ伝送路を介して前記複数の制御
計算機間で送受信を行い、前記各ＣＰＵが前記主メモリ
に格納されている前記周期データを用いて所要のデータ
処理を行うデータ通信システムにおいて、前記通信コン
トローラは、少なくとも自制御計算機内で必要とする前
記周期データを受信し、この受信した周期データを前記
主メモリ内に格納させ、また、前記主メモリ内に格納さ
れている送信すべき前記周期データの中で、更新された
前記周期データのみを読み出した後、前記データ伝送路
に送信させることを特徴とするデータ通信システム。
【請求項２】自制御計算機内で更新される可能性のあ
るそれぞれの周期データに対応させて更新の有無を示す
更新テーブルを設け、通信コントローラは、この更新テ
ーブルの内容に基づいて、前記主メモリから読み出すべ
き前記周期データの選別を行うことを特徴とする請求項
１記載のデータ通信システム。
【請求項３】前記主メモリ内に格納されている送信す
べき周期データの読み出し時に、通信コントローラは、
自制御計算機内で更新される可能性のある前記周期デー
タの全てを読み出し、前記通信コントローラ内で前記送
信すべき周期データの選別を行うことを特徴とする請求
項１記載のデータ通信システム。
【請求項４】前記各ＣＰＵは、主メモリへの周期デー
タの書き込み時、または、前記主メモリに格納されてい
る周期データの更新時に、それら周期データを通信コン
トローラにも転送させることを特徴とする請求項１記載
のデータ通信システム。
【請求項５】各制御計算機が自制御計算機の主メモリ
内に格納されていない周期データを必要としたとき、通
信コントローラは、データ伝送路を介して他の制御計算
機から前記周期データを受領し、この受領した周期デー
タを前記主メモリに転送格納させ、以後、前記周期デー
タが更新される度に受信することを特徴とする請求項１
記載のデータ通信システム。
【請求項６】前記通信コントローラは、少なくとも自
制御計算機内で必要とする前記周期データを受信し、こ
の受信した周期データを前記周期データを格納するメモ
リに格納し、ある一定データ量を格納した時点でまとめ
て前記主メモリに転送するか、あるいは、ある一定時間
毎にまとめて前記主メモリに転送することを特徴とする
請求項１記載のデータ通信システム。