JPH0440903B2 - - Google Patents
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- JPH0440903B2 JPH0440903B2 JP61266810A JP26681086A JPH0440903B2 JP H0440903 B2 JPH0440903 B2 JP H0440903B2 JP 61266810 A JP61266810 A JP 61266810A JP 26681086 A JP26681086 A JP 26681086A JP H0440903 B2 JPH0440903 B2 JP H0440903B2
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- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 14
- 230000007246 mechanism Effects 0.000 description 13
- 238000010200 validation analysis Methods 0.000 description 13
- 230000000630 rising effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/50—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication
- H04L12/52—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques
- H04L12/525—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques involving a stored program control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明を以下の順序で説明する。
A 産業上の利用分野
B 従来技術およびその問題点
C 問題点を解決するための手段
D 実施例
D1 通信制御装置(第1図)
D2 回線アダプタ(第2図)
D3 多重化装置(第7図)
D4 LICの受信部分(第8図)
D5 LICの送信部分(第10図)
D6 走査/再生機構(第12図)
D7 TI回線インターフエース回路の送受信部
分(第15図及び第16図) E 発明の効果 A 産業上の利用分野 本発明は、通信制御装置をあらゆる種類の物理
的または論理的接続機構に接続できるようにする
ための、通信制御装置の回線走査器用多重インタ
ーフエースに関するものである。
分(第15図及び第16図) E 発明の効果 A 産業上の利用分野 本発明は、通信制御装置をあらゆる種類の物理
的または論理的接続機構に接続できるようにする
ための、通信制御装置の回線走査器用多重インタ
ーフエースに関するものである。
B 従来技術およびその問題点
現在、通信制御装置は、モデムなどの物理的接
続機構や、V24,V35,Bell303,X21などのネツ
トワーク標準データ・インターフエース、あるい
は時分割多重リンク(T1、CEPT(欧州郵便通信
会議)1次マルチプレツクス、統合サービス・デ
ジタル・ネツトワーク(ISDN)基本アクセス、
ISDN拡張アクセス)などの論理接続機構、また
はPBXインターフエースに接続できる。
続機構や、V24,V35,Bell303,X21などのネツ
トワーク標準データ・インターフエース、あるい
は時分割多重リンク(T1、CEPT(欧州郵便通信
会議)1次マルチプレツクス、統合サービス・デ
ジタル・ネツトワーク(ISDN)基本アクセス、
ISDN拡張アクセス)などの論理接続機構、また
はPBXインターフエースに接続できる。
欧州特許出願EU−A第0077863号には、通信制
御装置用の回線アダプタが記載されている。この
回線アダプタには、欠点が1つある。
御装置用の回線アダプタが記載されている。この
回線アダプタには、欠点が1つある。
このアダプタは、極めて大きなサイズの回線コ
ネクタを介して複数のユーザに接続しなければな
らないため、互いに離れてしまい、したがつてそ
れらを中央制御装置に接続するバスが長くなり、
そのためバス上の遷移遅延が長くなつて通信制御
装置の性能が低下する。
ネクタを介して複数のユーザに接続しなければな
らないため、互いに離れてしまい、したがつてそ
れらを中央制御装置に接続するバスが長くなり、
そのためバス上の遷移遅延が長くなつて通信制御
装置の性能が低下する。
しかも、かかる回線アダプタは、256キロビツ
ト/秒より速い速度のユーザ回線を収容すること
ができない。
ト/秒より速い速度のユーザ回線を収容すること
ができない。
C 問題点を解決するための手段
本発明の目的は、通信制御装置をどんな種類の
ユーザにも接続できるようにすることである。
ユーザにも接続できるようにすることである。
本発明の他の目的は、通信制御装置の性能を向
上させることができる、かかる多重インターフエ
ースを提供することである。
上させることができる、かかる多重インターフエ
ースを提供することである。
本発明にもとづく多重インターフエースは、回
線走査手段と通信制御装置に接続されたユーザと
の間でデータ・ビツト及び制御ビツトを交換する
ために、通信制御装置の走査手段に接続される。
線走査手段と通信制御装置に接続されたユーザと
の間でデータ・ビツト及び制御ビツトを交換する
ために、通信制御装置の走査手段に接続される。
このインターフエースは、多重化手段を介して
回線走査手段をユーザに接続する送受信同期多重
リンクを含んでおり、データ・ビツト及び制御ビ
ツトは、この送受信多重リンクを介して同期フレ
ームによつて交換される。このフレーム中では各
ユーザザに少くとも2つのスロツトが割に当てら
れ、2つのスロツトはあらゆる種類のユーザにつ
いて同一構造であり、下記のものからなる。
回線走査手段をユーザに接続する送受信同期多重
リンクを含んでおり、データ・ビツト及び制御ビ
ツトは、この送受信多重リンクを介して同期フレ
ームによつて交換される。このフレーム中では各
ユーザザに少くとも2つのスロツトが割に当てら
れ、2つのスロツトはあらゆる種類のユーザにつ
いて同一構造であり、下記のものからなる。
すなわち、データ・スロツトに割り当てられた
ユーザ情報伝送媒体(回線または多重リンクの伝
送速度に応じて可変数x個の有効ビツトを含み、
前記可変数がそのデータ・ビツトに隣接し第1の
2進値(1)にセツトされた区切りビツト、および該
区切りビツトに隣接し第2の2進値(0)にセツ
トされた(n−x−1)個のビツトからなる、可
変区切りパターンによつて指示されるnビツトの
データ・スロツトと1データ・スロツトがn個の
有効ビツトを含む場合(x=n)に第1のビツト
が大域妥当性検査ビツトとして使われ、このビツ
トは、データ・スロツトがn個の有効ビツトを含
むとき第1の2進値(1)にセツトされ、n個未満の
有効ビツトしか含まない場合は第2の2進値
(0)にセツトされ、他のn−1個のビツトは制
御情報を交換するために使われる、nビツトの制
御スロツトである。
ユーザ情報伝送媒体(回線または多重リンクの伝
送速度に応じて可変数x個の有効ビツトを含み、
前記可変数がそのデータ・ビツトに隣接し第1の
2進値(1)にセツトされた区切りビツト、および該
区切りビツトに隣接し第2の2進値(0)にセツ
トされた(n−x−1)個のビツトからなる、可
変区切りパターンによつて指示されるnビツトの
データ・スロツトと1データ・スロツトがn個の
有効ビツトを含む場合(x=n)に第1のビツト
が大域妥当性検査ビツトとして使われ、このビツ
トは、データ・スロツトがn個の有効ビツトを含
むとき第1の2進値(1)にセツトされ、n個未満の
有効ビツトしか含まない場合は第2の2進値
(0)にセツトされ、他のn−1個のビツトは制
御情報を交換するために使われる、nビツトの制
御スロツトである。
D 実施例
D1 通信制御装置(第1図)
通信制御装置は、第1図に概略的に示すよう
に、一方で回線アダプタを介して通信回線に、及
び他方でチヤネル・アダプタを介してCPUに接
続された中央制御装置CCUを有している。
に、一方で回線アダプタを介して通信回線に、及
び他方でチヤネル・アダプタを介してCPUに接
続された中央制御装置CCUを有している。
この様子は1981年10月28日付の欧州特許出願第
81430037.2号(公告第0077863号)にも記載され
ている。回線アダプタは、循環走査装置、ならび
にこの走査装置で制御される各種回線を介して受
け取られるデータまたはそこから送られるデータ
を有するランダム・アクセス記憶装置アセンブリ
を用いて、少くとも1本のユーザ回線を受けも
つ。
81430037.2号(公告第0077863号)にも記載され
ている。回線アダプタは、循環走査装置、ならび
にこの走査装置で制御される各種回線を介して受
け取られるデータまたはそこから送られるデータ
を有するランダム・アクセス記憶装置アセンブリ
を用いて、少くとも1本のユーザ回線を受けも
つ。
D2 回線アダプタ(第2図)
本発明にもとづく回線アダプタを、第2図に概
略的に示す。このアダプタは、回線走査手段1を
含んでいる。この走査手段は、その出力部に全2
重リンク3が設けられている点以外は、上記の特
許出願に記載される如き回線走査手段に類似する
ものである。このアダプタに接続されている各ユ
ーザに、1個または複数個のスロツトが割り当て
られ、このスロツトによつておいて同期リンク3
を介して回線ユーザ間でデータ・ビツト及び制御
ビツトが交換される。1つのアダプタに接続され
ている各ユーザに割り当てられたスロツトの列が
フレームである。
略的に示す。このアダプタは、回線走査手段1を
含んでいる。この走査手段は、その出力部に全2
重リンク3が設けられている点以外は、上記の特
許出願に記載される如き回線走査手段に類似する
ものである。このアダプタに接続されている各ユ
ーザに、1個または複数個のスロツトが割り当て
られ、このスロツトによつておいて同期リンク3
を介して回線ユーザ間でデータ・ビツト及び制御
ビツトが交換される。1つのアダプタに接続され
ている各ユーザに割り当てられたスロツトの列が
フレームである。
リンク3(以下、送信及び受信の区別が必要な
ときはそれぞれ3−T及び3−Rと記す)は、多
重化装置5に接続されている。多重化装置5は、
回線走査手段1から受け取つたビツトから、線7
上にフレーム同期信号及び線9上にビツト・クロ
ツク信号を送出し、送信リンク3−Tからのデー
タ・ビツト及び制御ビツトを、線13を介して回
線インターフエース回路LIC11に送る。LIC回
路は8個あるものと仮定し、11−1ないし11
−8の番号をつけてある。これを使つて、最大2
メガビツト/秒の1本の回線から、最大64Kビツ
ト/秒の32本の物理チヤネルまたは論理チヤネル
32まで接続することが可能。回線インターフエ
ース回路11を介してユーザから受け取つたビツ
トは、多重化装置5に送られ、そこから受信リン
ク3−Rを介して回線走査手段1に送られる。
ときはそれぞれ3−T及び3−Rと記す)は、多
重化装置5に接続されている。多重化装置5は、
回線走査手段1から受け取つたビツトから、線7
上にフレーム同期信号及び線9上にビツト・クロ
ツク信号を送出し、送信リンク3−Tからのデー
タ・ビツト及び制御ビツトを、線13を介して回
線インターフエース回路LIC11に送る。LIC回
路は8個あるものと仮定し、11−1ないし11
−8の番号をつけてある。これを使つて、最大2
メガビツト/秒の1本の回線から、最大64Kビツ
ト/秒の32本の物理チヤネルまたは論理チヤネル
32まで接続することが可能。回線インターフエ
ース回路11を介してユーザから受け取つたビツ
トは、多重化装置5に送られ、そこから受信リン
ク3−Rを介して回線走査手段1に送られる。
直列リンク3が設けられているおかげで、回線
インターフエース回路11は別個のアクテイブ・
テール・ゲート部17において通信制御装置とは
分離することができる。このように、リンク3へ
の接続が1本しかないことにより、回線アダプタ
を互いに接近させることができるので、アダプタ
をCCUに接続するバスにおける遷移遅延が著し
く減少する。
インターフエース回路11は別個のアクテイブ・
テール・ゲート部17において通信制御装置とは
分離することができる。このように、リンク3へ
の接続が1本しかないことにより、回線アダプタ
を互いに接近させることができるので、アダプタ
をCCUに接続するバスにおける遷移遅延が著し
く減少する。
本実施例によれば、リンク・オフアリングまた
はリンク・スロツトと呼ばれる基本エンテイテイ
を使つて、いくつかの種類の情報(データ情報及
び制御情報)を運ぶことができる。第3図ないし
第6図に示す如きこれらのエンテイテイの構造
は、コストの点で使いやすくかつスループツトの
点で各種の接続機構に使えるように決められる。
所与の接続機構について、回線インターフエース
回路は、リンク・エンテイテイをこの特定の接続
機構インターフエースに合う情報に、またその逆
に変換する役割をもつている。変換オペレーシヨ
ンの量は最小限でなければならない。エンテイテ
イの構造は、最適リンク帯域幅や標準リンク構造
との互換性などの外部条件ではなく、コストと性
能機械要件によつて決まる。
はリンク・スロツトと呼ばれる基本エンテイテイ
を使つて、いくつかの種類の情報(データ情報及
び制御情報)を運ぶことができる。第3図ないし
第6図に示す如きこれらのエンテイテイの構造
は、コストの点で使いやすくかつスループツトの
点で各種の接続機構に使えるように決められる。
所与の接続機構について、回線インターフエース
回路は、リンク・エンテイテイをこの特定の接続
機構インターフエースに合う情報に、またその逆
に変換する役割をもつている。変換オペレーシヨ
ンの量は最小限でなければならない。エンテイテ
イの構造は、最適リンク帯域幅や標準リンク構造
との互換性などの外部条件ではなく、コストと性
能機械要件によつて決まる。
リンクは、次の3種の情報を運ばなければなら
ない。
ない。
データ・ビツト及びサービス・ビツト
外部インターフエース制御ビツト(インおよび
アウト) LIC/多重化内部制御ビツト データ・ビツトおよびサービス・ビツトを交換
する際の基本原理は、LIC11にビツト刻時の責
任を負わせることである。このサービス情報は、
接続機構から供給されるクロツク信号またはLIC
11が内部的に生成するクロツク信号から導出さ
れる。これを使うと、回線走査手段は低速接続機
構の各種の刻時形式を扱うことから解放される。
アクテイブ・テール・ゲート部17と回線走査手
段1の間の有効データ・ビツトは、下記に述べる
ような既知の技術にもとづいて、別のやり方でも
交換できる。
アウト) LIC/多重化内部制御ビツト データ・ビツトおよびサービス・ビツトを交換
する際の基本原理は、LIC11にビツト刻時の責
任を負わせることである。このサービス情報は、
接続機構から供給されるクロツク信号またはLIC
11が内部的に生成するクロツク信号から導出さ
れる。これを使うと、回線走査手段は低速接続機
構の各種の刻時形式を扱うことから解放される。
アクテイブ・テール・ゲート部17と回線走査手
段1の間の有効データ・ビツトは、下記に述べる
ような既知の技術にもとづいて、別のやり方でも
交換できる。
有効データ・ビツトを、ある種のフラグで区切
つて、ブロツクに分けることができる。この方法
は、ATTが提唱したいわゆるデジタル多重イン
ターフエースDMI(“デジタル多重インターフエ
ース仕様、ATT情報システムズ”(Digital
Multiplet Interface Specification,AT&T
Information Systems)、1984年3月5日に記載)
で使用されており、ブロツクはHDLCフレームと
類似している。これを使うと、非常に広範囲の接
続機構が収容できるが、アクテイブ・テール・ゲ
ート部及び回線走査手段の両側でバツフア能力及
びブロツク処理の観点からいうと非常にコストが
かかる。
つて、ブロツクに分けることができる。この方法
は、ATTが提唱したいわゆるデジタル多重イン
ターフエースDMI(“デジタル多重インターフエ
ース仕様、ATT情報システムズ”(Digital
Multiplet Interface Specification,AT&T
Information Systems)、1984年3月5日に記載)
で使用されており、ブロツクはHDLCフレームと
類似している。これを使うと、非常に広範囲の接
続機構が収容できるが、アクテイブ・テール・ゲ
ート部及び回線走査手段の両側でバツフア能力及
びブロツク処理の観点からいうと非常にコストが
かかる。
データは、サービス・ビツトによつて個別に妥
当性検査ができる。サービス受信RSビツト及び
要求送信TRビツトは、LICで生成できる。これ
により、各リンク・スロツト毎の構造は以下のよ
うになる。
当性検査ができる。サービス受信RSビツト及び
要求送信TRビツトは、LICで生成できる。これ
により、各リンク・スロツト毎の構造は以下のよ
うになる。
R RS TR(インバウンド、アクテイブ・テー
ル・ゲート部→走査手段)T((アウトバウンド、
走査手段→アクテイブ・テール・ゲート部) Rはデータ受信ビツト、Tはデータ送信ビツト
である。RS=1は、現Rビツトが有効であり、
回線走査手段に取り上げられなければならないこ
とを意味する。RS=0は、現リンク・スロツト
がどんな妥当データ・ビツトも運ばないことを意
味する。
ル・ゲート部→走査手段)T((アウトバウンド、
走査手段→アクテイブ・テール・ゲート部) Rはデータ受信ビツト、Tはデータ送信ビツト
である。RS=1は、現Rビツトが有効であり、
回線走査手段に取り上げられなければならないこ
とを意味する。RS=0は、現リンク・スロツト
がどんな妥当データ・ビツトも運ばないことを意
味する。
TR=1は、アクテイブ・テール・ゲート部が
新しいデータ・ビツトを要求していることを意味
する。このチヤネルに関する次のスロツトのTデ
ータ・ビツトは、有効なデータ送信ビツトを含む
ことになる。回線走査手段は、アンダーラン状態
を避けるため、アクテイブ・テール・ゲート部の
次の要求の前に、アクテイブ・テール・ゲート部
が要求するビツトを供給しなければならない。こ
のように、アクテイブ・テール・ゲート部は新し
いビツトを要求するたびに送信ビツトを系統的に
考慮に入れることができるのでTビツトの妥当性
検査の必要がなくなる。TR=0は、アクテイ
ブ・テール・ゲート部がどんなデータ・ビツトも
要求していないことを意味する。
新しいデータ・ビツトを要求していることを意味
する。このチヤネルに関する次のスロツトのTデ
ータ・ビツトは、有効なデータ送信ビツトを含む
ことになる。回線走査手段は、アンダーラン状態
を避けるため、アクテイブ・テール・ゲート部の
次の要求の前に、アクテイブ・テール・ゲート部
が要求するビツトを供給しなければならない。こ
のように、アクテイブ・テール・ゲート部は新し
いビツトを要求するたびに送信ビツトを系統的に
考慮に入れることができるのでTビツトの妥当性
検査の必要がなくなる。TR=0は、アクテイ
ブ・テール・ゲート部がどんなデータ・ビツトも
要求していないことを意味する。
単一ビツトの転送にもとづくかかるスロツト機
構を使うと、スロツト・ビツトR、TR、RSと有
効データ・ビツトの比が3になる。そうすると、
リンク上でのデータ速度が速すぎることになるの
で、高速接続機構には受け入れられない。
構を使うと、スロツト・ビツトR、TR、RSと有
効データ・ビツトの比が3になる。そうすると、
リンク上でのデータ速度が速すぎることになるの
で、高速接続機構には受け入れられない。
バイト・スロツト構造では、必要なオーバーヘ
ツドは少なくてすむが、現スロツト中で0から5
までいくつのデータ・ビツトが有効であるかを示
すことが必要になつてくる。そのため、8ビツト
のうちの3ビツトが系統的に浪費され、スロツト
速度が64Kbpsの場合、最大使用速度が40Kbpsに
制限されることになる。
ツドは少なくてすむが、現スロツト中で0から5
までいくつのデータ・ビツトが有効であるかを示
すことが必要になつてくる。そのため、8ビツト
のうちの3ビツトが系統的に浪費され、スロツト
速度が64Kbpsの場合、最大使用速度が40Kbpsに
制限されることになる。
Digital Equipment Corp(DEC)社と
Northern Telecom Inc(NT)社によつて開発
され、“データ送気用の機能強化μ−ロウ・イン
ターフエース(CPI)に関するPBXシステムズの
提案(PBX Systems Propsal for an
enhanced、μ−low Interface for the
transmission of data(CPI)”Digital
Equipment Corp.(DEC)、Northern Telecom
Inc(NT)、1984年3月、に記載されているコン
ピユータPBX間−インターフエースCPI仕様によ
れば、1つの文字を形成する所定数のデータ・ビ
ツトは64Kbpsでリンク・スロツト中を運ぶこと
ができる状態になる前にバツフアすることができ
る。このことは、スロツト当り1ビツトを使つて
空スロツトと有効ビツト・スロツトとを区別する
必要があることを意味する。したがつて、最大可
能速度は56Kbpsに制限され、各チヤネル毎にデ
ータのバツフアリングが必要である。しかも、こ
の種のデータ転送では、大きな遅延ひずみを受け
る。
Northern Telecom Inc(NT)社によつて開発
され、“データ送気用の機能強化μ−ロウ・イン
ターフエース(CPI)に関するPBXシステムズの
提案(PBX Systems Propsal for an
enhanced、μ−low Interface for the
transmission of data(CPI)”Digital
Equipment Corp.(DEC)、Northern Telecom
Inc(NT)、1984年3月、に記載されているコン
ピユータPBX間−インターフエースCPI仕様によ
れば、1つの文字を形成する所定数のデータ・ビ
ツトは64Kbpsでリンク・スロツト中を運ぶこと
ができる状態になる前にバツフアすることができ
る。このことは、スロツト当り1ビツトを使つて
空スロツトと有効ビツト・スロツトとを区別する
必要があることを意味する。したがつて、最大可
能速度は56Kbpsに制限され、各チヤネル毎にデ
ータのバツフアリングが必要である。しかも、こ
の種のデータ転送では、大きな遅延ひずみを受け
る。
この欠点を克服するため、本実施例では、動的
可変データ区切りパターンを利用して、データ・
ビツトを下記のようにして各リンク中を転送でき
るようにする。
可変データ区切りパターンを利用して、データ・
ビツトを下記のようにして各リンク中を転送でき
るようにする。
スロツト・ビツト位置 01234567
有効ビツトなし 00000001
有効ビツト1個 0000001×
有効ビツト2個 000001××
有効ビツト3個 00001×××
有効ビツト4個 0001××××
有効ビツト5個 001×××××
有効ビツト6個 01××××××
有効ビツト7個 1×××××××
有効データ・ビツトの前にある構成0…01は、
可変区切りパターンまたは可変区切り文字と呼ば
れる。すなわち、回線走査手段は、次のようにし
て1つのスロツト中で受け取る有効データ・ビツ
トの数を知る。最初のビツト(位置0)を分析す
る。それが1であれば、その後のビツトが有効デ
ータ・ビツトとみなされる。最初のビツトが0で
あれば、次のビツト(位置2)を分析する。それ
が1であれば、その後のビツトが有効データ・ビ
ツトとみなされる。そうでなければ、次のビツト
(位置3)を分析し、以下同様である。反転構成
1…10をもつデータ区切り文字も、同じ特性をも
つ。
可変区切りパターンまたは可変区切り文字と呼ば
れる。すなわち、回線走査手段は、次のようにし
て1つのスロツト中で受け取る有効データ・ビツ
トの数を知る。最初のビツト(位置0)を分析す
る。それが1であれば、その後のビツトが有効デ
ータ・ビツトとみなされる。最初のビツトが0で
あれば、次のビツト(位置2)を分析する。それ
が1であれば、その後のビツトが有効データ・ビ
ツトとみなされる。そうでなければ、次のビツト
(位置3)を分析し、以下同様である。反転構成
1…10をもつデータ区切り文字も、同じ特性をも
つ。
有効ビツトが8個の場合、後で説明するように
大域妥当性検査ビツトが必要である。
大域妥当性検査ビツトが必要である。
64Kbpsまでの物理チヤネルの場合、各物理回
線毎にリンク3上にデータ・スロツト及び制御ス
ロツトである2個の64Kbpsスロツトが必要であ
る。各ユーザは、定期的時間間隔で2スロツト周
期のスロツトをもち、データ・スロツトがユーザ
に提供されると、使用可能データ・ビツトで充填
され、区切りビツト0…01の位置で有効ビツト数
が示される。
線毎にリンク3上にデータ・スロツト及び制御ス
ロツトである2個の64Kbpsスロツトが必要であ
る。各ユーザは、定期的時間間隔で2スロツト周
期のスロツトをもち、データ・スロツトがユーザ
に提供されると、使用可能データ・ビツトで充填
され、区切りビツト0…01の位置で有効ビツト数
が示される。
制御スロツト中の大部分のビツトについては後
で説明するが、大域妥当性検査ビツトないしGビ
ツトと呼ばれる1つのビツトは、データ・スロツ
ト全体が有効(G=1)か否(G=0)かを示
す。第3−A図、第3−B図、第3−C図は、そ
れぞれ3ビツト交換、7ビツト交換、8ビツト交
換の場合の制御スロツトおよびデータ・スロツト
中のGビツトの様を表す。かかる構造では、
64Kbpsまたはそれ以下の32個のユーザが64Kbps
のスロツト64個を使用する。
で説明するが、大域妥当性検査ビツトないしGビ
ツトと呼ばれる1つのビツトは、データ・スロツ
ト全体が有効(G=1)か否(G=0)かを示
す。第3−A図、第3−B図、第3−C図は、そ
れぞれ3ビツト交換、7ビツト交換、8ビツト交
換の場合の制御スロツトおよびデータ・スロツト
中のGビツトの様を表す。かかる構造では、
64Kbpsまたはそれ以下の32個のユーザが64Kbps
のスロツト64個を使用する。
論理チヤネルは、LIC回路に接続された外部多
重リンクに多重化された64Kbpsのデジタル・ス
ロツトにもとづいている。
重リンクに多重化された64Kbpsのデジタル・ス
ロツトにもとづいている。
64Kbpsのクリア・チヤネルの場合、外部制御
情報をチヤネル方式で運ぶ必要はない。第4−A
図に、この場合のリンク・スロツトの構造を示
す。大域妥当性検査ビツトG=1は制御スロツト
中に永続的に設けられている。この制御ビツト
は、内部制御情報または診断情報の交換にも使用
できる。この情報は、後で第6−A図および第6
−B図に関して説明するように、コード化され
る。
情報をチヤネル方式で運ぶ必要はない。第4−A
図に、この場合のリンク・スロツトの構造を示
す。大域妥当性検査ビツトG=1は制御スロツト
中に永続的に設けられている。この制御ビツト
は、内部制御情報または診断情報の交換にも使用
できる。この情報は、後で第6−A図および第6
−B図に関して説明するように、コード化され
る。
データは外部多重リンクおよびリンク3を介し
てバイトによつて交換されることに留意された
い。
てバイトによつて交換されることに留意された
い。
第4−B図は、56Kbpsのクリア・チヤネルの
場合のデータ・スロツトを示したものである。大
域妥当性検査ビツトG=0が制御スロツト中に永
続的に設けられ、データ・スロツト中には有効ビ
ツトが7個ある。かかる構造では、56Kbpsの論
理的な32個のユーザが64Kbpsのスロツト64個を
使用する。
場合のデータ・スロツトを示したものである。大
域妥当性検査ビツトG=0が制御スロツト中に永
続的に設けられ、データ・スロツト中には有効ビ
ツトが7個ある。かかる構造では、56Kbpsの論
理的な32個のユーザが64Kbpsのスロツト64個を
使用する。
第4−C図は、64Kbpsのスロツトでモデム、
端末装置、ネツトワーク・インターフエースにお
いて運ばれるデータ・ビツト及び制御ビツトを示
したものである。かかる24Kbpsまでの低速の接
続機構では、同じ*リンク・スロツトを使つて、
データ情報と制御情報を交互に運ぶ。すなわち、
所与のチヤネルに対してスロツトが1つ置きに関
連づけられる。スロツトにおける最初のビツト
で、データ情報(最初のビツト=0)と制御制御
(最初のビツト=1)とを区別する。可変妥当性
検査区切り文字はデータ・スロツト中で使用され
る。第4−C図に示した例は、6ビツトの有効エ
ンテイテイに対応する。この図は、2つの連続す
るスロツトが使用され1にセツトされたGビツト
によつて制御スロツトの識別がなされるような一
般的な場合と同様にデータ・スロツトと制御スロ
ツトとが同じ構造をもつことを示している。かか
る構造では、224Kbpsまたはそれ以下の64個のユ
ーザが64Kbpsのスロツト64個を使用する(通常
の19.2Kbpsのユーザもこれに含まれる。) 各チヤネル毎に、リンク3−R上の受信ストリ
ームは、第5−A図のようになる。第5−A図に
は、データ転送に必要な情報だけを表してある。
端末装置、ネツトワーク・インターフエースにお
いて運ばれるデータ・ビツト及び制御ビツトを示
したものである。かかる24Kbpsまでの低速の接
続機構では、同じ*リンク・スロツトを使つて、
データ情報と制御情報を交互に運ぶ。すなわち、
所与のチヤネルに対してスロツトが1つ置きに関
連づけられる。スロツトにおける最初のビツト
で、データ情報(最初のビツト=0)と制御制御
(最初のビツト=1)とを区別する。可変妥当性
検査区切り文字はデータ・スロツト中で使用され
る。第4−C図に示した例は、6ビツトの有効エ
ンテイテイに対応する。この図は、2つの連続す
るスロツトが使用され1にセツトされたGビツト
によつて制御スロツトの識別がなされるような一
般的な場合と同様にデータ・スロツトと制御スロ
ツトとが同じ構造をもつことを示している。かか
る構造では、224Kbpsまたはそれ以下の64個のユ
ーザが64Kbpsのスロツト64個を使用する(通常
の19.2Kbpsのユーザもこれに含まれる。) 各チヤネル毎に、リンク3−R上の受信ストリ
ームは、第5−A図のようになる。第5−A図に
は、データ転送に必要な情報だけを表してある。
Gは大域妥当性検査ビツトである。
G=0:データ・スロツト中の可変妥当性検査
区切り文字をチエツクすること G=1:データ・スロツトの8つのビツトが有
効 TR(送信要求)は、新しいデータ・スロツト
を要求するため、アクテイブ・テール・ゲート部
17の送信レツグによつてセツトされる。
区切り文字をチエツクすること G=1:データ・スロツトの8つのビツトが有
効 TR(送信要求)は、新しいデータ・スロツト
を要求するため、アクテイブ・テール・ゲート部
17の送信レツグによつてセツトされる。
TR=1:要求された送信データ・スロツト
TR=0:要求なし
Vビツトは、可変区切り文字を構成する。
Xビツトは、有効データ・ビツトである。
各チヤネル毎に、リンク3−T上の送信ストリ
ームは第5−B図のようになる。G、V、Xは受
信ストリームの場合と同じ意味である。送信すべ
き有効ビツトの最大数(Xビツト)は、回線イン
ターフエース回路に接続されたユーザのタイプに
応じて、初期設定時に回線走査手段に知らされ
る。
ームは第5−B図のようになる。G、V、Xは受
信ストリームの場合と同じ意味である。送信すべ
き有効ビツトの最大数(Xビツト)は、回線イン
ターフエース回路に接続されたユーザのタイプに
応じて、初期設定時に回線走査手段に知らされ
る。
制御スロツト中の残りの6ビツトは、連続的に
提供されるか又は回線走査手段1によつて個別的
に要求される内部制御情報、および内部制御情報
よりも高い速度で交換しなければならない外部イ
ンターフエース制御情報、とくにエラー指示情報
及びパリテイ指示情報を運ぶために使われる。
提供されるか又は回線走査手段1によつて個別的
に要求される内部制御情報、および内部制御情報
よりも高い速度で交換しなければならない外部イ
ンターフエース制御情報、とくにエラー指示情報
及びパリテイ指示情報を運ぶために使われる。
受信ストリーム及び送信ストリーム用の制御ス
ロツトの構造を、第6−A図および第6−B図に
それぞれ示す。
ロツトの構造を、第6−A図および第6−B図に
それぞれ示す。
ビツトNは、制御スロツトに番号をつけるため
のものである。
のものである。
Iは内部制御ビツトとして使用される。
Eは外部制御ビツトとして使用される。
所与の物理チヤネルまたは論理チヤネルに1つ
または複数のリンクが割り振られると、リンク帯
域幅のこのチヤネルに関する部分(すなわちこの
チヤネルに割り振られたスロツトと、スロツト合
計数との比)を、リンク・サブチヤネルと呼ぶこ
とにする。
または複数のリンクが割り振られると、リンク帯
域幅のこのチヤネルに関する部分(すなわちこの
チヤネルに割り振られたスロツトと、スロツト合
計数との比)を、リンク・サブチヤネルと呼ぶこ
とにする。
ビツトNにより、モジユールnフレーム機構が
可能となる。リンク・サブチヤネル当り1つのビ
ツトNがあり、8つの送信制御スロツトのうちの
1つでビツトNがオンになると、ビツトI上にア
クテイブ・テール・ゲート部17の資源(通常は
レジスタ)のアドレスを与えることができる。こ
のアドレスは、このチヤネルに関する次の受信制
御スロツト上で読み取られる。この場合、このア
ドレスはスロツト当り1ビツトの速度で送られ、
アドレスされたレジスタの内容が同様にスロツト
当り1ビツトの速度で与えられ、また8つの受信
制御スロツトのうちの1つでビツトNがオンにな
る。
可能となる。リンク・サブチヤネル当り1つのビ
ツトNがあり、8つの送信制御スロツトのうちの
1つでビツトNがオンになると、ビツトI上にア
クテイブ・テール・ゲート部17の資源(通常は
レジスタ)のアドレスを与えることができる。こ
のアドレスは、このチヤネルに関する次の受信制
御スロツト上で読み取られる。この場合、このア
ドレスはスロツト当り1ビツトの速度で送られ、
アドレスされたレジスタの内容が同様にスロツト
当り1ビツトの速度で与えられ、また8つの受信
制御スロツトのうちの1つでビツトNがオンにな
る。
同様にして、16個の送信制御スロツトのうちの
1つでビツトNがオンになると、送信制御スロツ
トのビツトIの最初の8つの値が、ロードすべき
アクテイブ・テール・ゲート部17の資源のアド
レスを与え、次の8つの値が、その資源にロード
されるパターンを与える。
1つでビツトNがオンになると、送信制御スロツ
トのビツトIの最初の8つの値が、ロードすべき
アクテイブ・テール・ゲート部17の資源のアド
レスを与え、次の8つの値が、その資源にロード
されるパターンを与える。
同様に、64個の送受信制御スロツトのうちの1
つでこのビツトがオンになると、それぞれ8ビツ
トのアクテイブ・テール・ゲート部17の資源が
スロツト当り1ビツトの速度で永続的に8個読み
書きできる。この8個の資源のアドレスは、暗黙
に知られていると仮定されている。
つでこのビツトがオンになると、それぞれ8ビツ
トのアクテイブ・テール・ゲート部17の資源が
スロツト当り1ビツトの速度で永続的に8個読み
書きできる。この8個の資源のアドレスは、暗黙
に知られていると仮定されている。
ユーザがモデムを介して回線インターフエース
回路に接続されると、ビツトNによつて、モデ
ム・イン情報またはモデム・アウト情報(すなわ
ち所与のリンク・サブチヤネルの2つの制御スロ
ツトにおけるV.24インターフエース用の6ビツ
トおよび(ビツトEに一時に置かれる4ビツト)
を供給することができる。
回路に接続されると、ビツトNによつて、モデ
ム・イン情報またはモデム・アウト情報(すなわ
ち所与のリンク・サブチヤネルの2つの制御スロ
ツトにおけるV.24インターフエース用の6ビツ
トおよび(ビツトEに一時に置かれる4ビツト)
を供給することができる。
同様に、エラー分離に関して、ビツトNは、デ
ータ・ビツトまたは制御ビツトにもとづいて計算
されたパリテイ・ビツトないしCRC(循環冗長検
査)のビツトをビツトIで運ぶことを指示するこ
とができる。
ータ・ビツトまたは制御ビツトにもとづいて計算
されたパリテイ・ビツトないしCRC(循環冗長検
査)のビツトをビツトIで運ぶことを指示するこ
とができる。
たとえば、1024個のデータ・ビツトにもとづい
て計算されたCRCパターンを、所与のリンク・
サブチヤネルの16個のスロツトで運ぶことができ
る。
て計算されたCRCパターンを、所与のリンク・
サブチヤネルの16個のスロツトで運ぶことができ
る。
D3 多重化装置(第7図)
第7図は、多重化装置5の構成を示す図であ
る。多重化装置5は、第3図ないし第6図に関し
て説明した構成のリンク・エンテイテイを運ぶた
めのインターフエース多重送受信リンク3−T及
び3−Rを介して回線走査手段1に接続されてい
る。回線走査手段1に接続されているユーザに関
するエンテイテイ(制御スロツト及びデータ・ス
ロツト)でフレームが構成される。ビツトクロツ
ク再生用の位相固定発振器PLO30は、送信直
列リンク3−Tから送られてくるビツト・ストリ
ームを受け取つて、その周波数がたとえばリンク
3−T上のビツト周波数の2倍である信号を線9
上に与える。ビツト周波数を4.096メガヘルツと
仮定すれば、PLO出力信号の周波数は8.192メガ
ヘルツである。このようにしたのは、マンチエス
タ・コード化ビツトが回線走査手段で処理される
こと、及びそのマンチエスタ・コードが1ビツト
期間中に真のビツト値とその補数を供給するもの
であることによる。
る。多重化装置5は、第3図ないし第6図に関し
て説明した構成のリンク・エンテイテイを運ぶた
めのインターフエース多重送受信リンク3−T及
び3−Rを介して回線走査手段1に接続されてい
る。回線走査手段1に接続されているユーザに関
するエンテイテイ(制御スロツト及びデータ・ス
ロツト)でフレームが構成される。ビツトクロツ
ク再生用の位相固定発振器PLO30は、送信直
列リンク3−Tから送られてくるビツト・ストリ
ームを受け取つて、その周波数がたとえばリンク
3−T上のビツト周波数の2倍である信号を線9
上に与える。ビツト周波数を4.096メガヘルツと
仮定すれば、PLO出力信号の周波数は8.192メガ
ヘルツである。このようにしたのは、マンチエス
タ・コード化ビツトが回線走査手段で処理される
こと、及びそのマンチエスタ・コードが1ビツト
期間中に真のビツト値とその補数を供給するもの
であることによる。
フレーム同期検出回路32は、リンク3−T上
のビツト・ストリームおよびPLO30の出力か
らフレーム同期信号を線7に送出する。送信リン
ク3−Tから線13上を介して回線インターフエ
ース回路11に送られるビツト・ストリームは、
マンチエスタ・デコード回路34でデコードさ
れ、ドライバ36を介して線13に送出される。
のビツト・ストリームおよびPLO30の出力か
らフレーム同期信号を線7に送出する。送信リン
ク3−Tから線13上を介して回線インターフエ
ース回路11に送られるビツト・ストリームは、
マンチエスタ・デコード回路34でデコードさ
れ、ドライバ36を介して線13に送出される。
回線走査手段が、たとえばT1タイプの多重回
線以外の物理的または論理的ユーザ回線に接続さ
れる場合は回線インターフエース回路の送信部分
と受信部分で同じ同期信号が使われるので、スイ
ツチSW1とSW2は閉成される。回線走査手段
がT1多重回線に接続されると、これらのスイツ
チは開放され、普通は開放されているスイツチ
SW3とSW4が閉成され、回線インターフエー
ス回路は、線9−R上にLIC PLO信号を、また
線7−R上にフレーム同期信号を送出する。これ
によつて、T1線上のチヤネルと多重リンク3上
の2スロツト周期の間に完全な同期が成立する。
このことについては、あとで第15図と第16図
を参照しながら説明する。
線以外の物理的または論理的ユーザ回線に接続さ
れる場合は回線インターフエース回路の送信部分
と受信部分で同じ同期信号が使われるので、スイ
ツチSW1とSW2は閉成される。回線走査手段
がT1多重回線に接続されると、これらのスイツ
チは開放され、普通は開放されているスイツチ
SW3とSW4が閉成され、回線インターフエー
ス回路は、線9−R上にLIC PLO信号を、また
線7−R上にフレーム同期信号を送出する。これ
によつて、T1線上のチヤネルと多重リンク3上
の2スロツト周期の間に完全な同期が成立する。
このことについては、あとで第15図と第16図
を参照しながら説明する。
ビツト・ストリームは、回線インターフエース
回線11から線15を介して、受信装置38が受
け取り、マンチエスタ・コード化回路39中でコ
ード化されて、リンク3−R上に供給される。フ
レーム同期生成回路40は、複数のユーザに割り
当てられたスロツトが回線走査手段1中で検索で
きるように、マンチエスタ・コード違反を遂行し
てフレーム同期情報を回線走査手段1に送る。ス
イツチSW1が閉成されているとき、フレーム同
期生成回路40は、PLO30からPLO出力信号
を受け取る。スイツチSW1が開放でスイツチ
SW3とSW4が閉成されているとき、線7−R
上のフレーム同期受信信号及び線9−R上のLIC
PLO出力信号によつて、回路40が動作する。
ラツプ回路42を使つて、リンク3の折返し試験
を行うことができる。この試験は、送信リンクを
受信リンクに接続して行われる。
回線11から線15を介して、受信装置38が受
け取り、マンチエスタ・コード化回路39中でコ
ード化されて、リンク3−R上に供給される。フ
レーム同期生成回路40は、複数のユーザに割り
当てられたスロツトが回線走査手段1中で検索で
きるように、マンチエスタ・コード違反を遂行し
てフレーム同期情報を回線走査手段1に送る。ス
イツチSW1が閉成されているとき、フレーム同
期生成回路40は、PLO30からPLO出力信号
を受け取る。スイツチSW1が開放でスイツチ
SW3とSW4が閉成されているとき、線7−R
上のフレーム同期受信信号及び線9−R上のLIC
PLO出力信号によつて、回路40が動作する。
ラツプ回路42を使つて、リンク3の折返し試験
を行うことができる。この試験は、送信リンクを
受信リンクに接続して行われる。
多重化装置5は、内部レジスタ44を含んでい
る。回線走査手段1は、デコード回路34の出力
である書き込み線WRを介してこの内部レジスタ
44中にIビツトを書き込むことができる。これ
らのIビツトは、多重化装置5に割り当てられた
制御スロツト中に配置される。
る。回線走査手段1は、デコード回路34の出力
である書き込み線WRを介してこの内部レジスタ
44中にIビツトを書き込むことができる。これ
らのIビツトは、多重化装置5に割り当てられた
制御スロツト中に配置される。
レジスタ44の内容は、マンチエスタ・コード
化回路39の入力である線RDを介して回線走査
手段1によつて読み取られる。
化回路39の入力である線RDを介して回線走査
手段1によつて読み取られる。
レジスタ44は、PLO30の出力信号の制御
下で、リンク・クロツク速度でシフトされる。こ
のリンク・クロツク速度は、スイツチSW2が閉
成されているとき、PLO30から導出されるも
のである。回線走査手段1が多重線T1に接続さ
れている場合、このスイツチが開放状態のとき、
線9上のPLO出力信号の制御下でレジスタ44
中にデータが書き込まれ、線9−R上のLIC
PLO出力信号の制御下で読み取られる。
下で、リンク・クロツク速度でシフトされる。こ
のリンク・クロツク速度は、スイツチSW2が閉
成されているとき、PLO30から導出されるも
のである。回線走査手段1が多重線T1に接続さ
れている場合、このスイツチが開放状態のとき、
線9上のPLO出力信号の制御下でレジスタ44
中にデータが書き込まれ、線9−R上のLIC
PLO出力信号の制御下で読み取られる。
この多重化装置は、回線インターフエース回路
11と回線走査手段1の間でインターフエースを
行う機能しかもたないので、これ以上の説明を要
しない。このインターフエース機能とは、回線イ
ンターフエース回路から制御スロツト及びデー
タ・スロツトを受け取つて、これよりフレーム列
を組み立てて回線走査手段1に送ること、及びこ
れらのフレーム列を、線13を介して回線インタ
ーフエースに送ることである。
11と回線走査手段1の間でインターフエースを
行う機能しかもたないので、これ以上の説明を要
しない。このインターフエース機能とは、回線イ
ンターフエース回路から制御スロツト及びデー
タ・スロツトを受け取つて、これよりフレーム列
を組み立てて回線走査手段1に送ること、及びこ
れらのフレーム列を、線13を介して回線インタ
ーフエースに送ることである。
D44 LICの受信部分(第8図)
次に、第8図を参照しながら、モデムを介して
物理的ユーザに接続されている回線インターフエ
ース回路の受信部分について説明する。論理的ユ
ーザに接続されている回線インターフエース回路
中では、データ入力手段は異なつている。別のタ
イプの回線インターフエース回線については後で
説明する。
物理的ユーザに接続されている回線インターフエ
ース回路の受信部分について説明する。論理的ユ
ーザに接続されている回線インターフエース回路
中では、データ入力手段は異なつている。別のタ
イプの回線インターフエース回線については後で
説明する。
各回線インターフエース回路11の受信部分の
機能は、それに接続されている回線ユーザより受
け取つたビツトから、第5−A図および第6−A
図に示す構成をもつエンテイテイを生成すること
である。
機能は、それに接続されている回線ユーザより受
け取つたビツトから、第5−A図および第6−A
図に示す構成をもつエンテイテイを生成すること
である。
回線インターフエース・アドレス信号A0,A
1,A2および線51上のLICタイプ信号が、ス
ロツト・デコーダ50に与えられる。第8図で
は、回線インターフエース回路が4つの物理的回
線ユーザに接続されていることをLICタイプ信号
が示しているものと仮定している。スロツト・デ
コーダは、4本の出力線52−1ないし52−4
を備えている。これらの各出力線上の信号は、回
線インターフエース回路に接続されている1個の
ユーザに割り当てられたデータ・スロツト及び制
御スロツトを含む期間中、活動状態にある。たと
えば、回線インターフエース回路に4個のユーザ
が接続されていると仮定すると、出力線52−1
上の信号は、回線1のユーザに割り当てられた期
間中活動状態にあり、出力線52−2上の信号
は、回線2のユーザに割り当てられた期間中活動
状態にある(以下同様)。
1,A2および線51上のLICタイプ信号が、ス
ロツト・デコーダ50に与えられる。第8図で
は、回線インターフエース回路が4つの物理的回
線ユーザに接続されていることをLICタイプ信号
が示しているものと仮定している。スロツト・デ
コーダは、4本の出力線52−1ないし52−4
を備えている。これらの各出力線上の信号は、回
線インターフエース回路に接続されている1個の
ユーザに割り当てられたデータ・スロツト及び制
御スロツトを含む期間中、活動状態にある。たと
えば、回線インターフエース回路に4個のユーザ
が接続されていると仮定すると、出力線52−1
上の信号は、回線1のユーザに割り当てられた期
間中活動状態にあり、出力線52−2上の信号
は、回線2のユーザに割り当てられた期間中活動
状態にある(以下同様)。
回路54は、多重化装置からの出力線9からの
信号によつて活動化されるフリツプ・フロツプ回
路56、バイト・カウンタ58、およびスロツ
ト・カウンタ60を含んでいる。回路56は、第
9図のタイミング図においてFで示されている
PLO出力信号から、Cで示されているようなビ
ツト・クロツク周波数のパルスを与える。バイ
ト・カウンタ58は、スロツトの持続期間に対応
する8ビツトの周期をカウントする。スロツト
は、カウンタ60でカウントされる。カウンタ6
0は、線7上のフレーム同期信号によつてリセツ
トされる。8個の回線インターフエース回路11
−1ないし11−8があつて各回線インターフエ
ース回路が4個のユーザに接続できる場合、1フ
レーム内には64個のスロツト、すなわちデータ・
スロツト32個及び制御スロツト32個がある。した
がつて、カウンタ60は、64までカウントす
る。
信号によつて活動化されるフリツプ・フロツプ回
路56、バイト・カウンタ58、およびスロツ
ト・カウンタ60を含んでいる。回路56は、第
9図のタイミング図においてFで示されている
PLO出力信号から、Cで示されているようなビ
ツト・クロツク周波数のパルスを与える。バイ
ト・カウンタ58は、スロツトの持続期間に対応
する8ビツトの周期をカウントする。スロツト
は、カウンタ60でカウントされる。カウンタ6
0は、線7上のフレーム同期信号によつてリセツ
トされる。8個の回線インターフエース回路11
−1ないし11−8があつて各回線インターフエ
ース回路が4個のユーザに接続できる場合、1フ
レーム内には64個のスロツト、すなわちデータ・
スロツト32個及び制御スロツト32個がある。した
がつて、カウンタ60は、64までカウントす
る。
スロツト・カウンタ60の出力62は、比較回
路64中で、デコーダ50でデコードされたスロ
ツト番号と比較される。比較回路64は、4つの
出力66−1ないし66−4をもち、それらの出
力は、直列リンク3−R上で回線インターフエー
ス回路に接続された回線ユーザ1、2、3、4に
割り当てられた(データ・スロツトと制御スロツ
トを含む)期間中活動状態にある。
路64中で、デコーダ50でデコードされたスロ
ツト番号と比較される。比較回路64は、4つの
出力66−1ないし66−4をもち、それらの出
力は、直列リンク3−R上で回線インターフエー
ス回路に接続された回線ユーザ1、2、3、4に
割り当てられた(データ・スロツトと制御スロツ
トを含む)期間中活動状態にある。
モデムからのデータは受信装置68で受け取ら
れ、モデム・インターフエースによつて生成され
るモデム・クロツク信号(第9図にAで示すも
の)は受信装置70を介してDラツチ72のクロ
ツクCK入力部に送られる。ビツトで構成された
データは、受信装置68を介して1ビツト・バツ
フアとして働くDラツチ72のD入力部に送られ
る。
れ、モデム・インターフエースによつて生成され
るモデム・クロツク信号(第9図にAで示すも
の)は受信装置70を介してDラツチ72のクロ
ツクCK入力部に送られる。ビツトで構成された
データは、受信装置68を介して1ビツト・バツ
フアとして働くDラツチ72のD入力部に送られ
る。
競合論理74が、第9図にH,J,Oで示す3
種のクロツク信号を生成する。これらの信号は、
線66−1上の回線1スロツト時間信号及びモデ
ム受信クロツクBから導かれる。回線1スロツト
時間信号は、回線ユーザ1に割り当てられた期間
中活動状態にある。
種のクロツク信号を生成する。これらの信号は、
線66−1上の回線1スロツト時間信号及びモデ
ム受信クロツクBから導かれる。回線1スロツト
時間信号は、回線ユーザ1に割り当てられた期間
中活動状態にある。
この論理74の目的は、モデムから受け取つた
データ・ビツトを回線ユーザに割り振られたデー
タ・スロツト時間と同期させて、受信ビツトが失
われるのを防止することである。データ・ビツト
が失われないように、かかる防止は、モデム・ク
ロツク受信信号とその回線に割り振られたデー
タ・スロツト時間の競合を処理することによつて
行う。
データ・ビツトを回線ユーザに割り振られたデー
タ・スロツト時間と同期させて、受信ビツトが失
われるのを防止することである。データ・ビツト
が失われないように、かかる防止は、モデム・ク
ロツク受信信号とその回線に割り振られたデー
タ・スロツト時間の競合を処理することによつて
行う。
3個のレジスタ76,78,80が設けられて
いる。シフト・レジスタ76はデータ・スロツト
直列化装置である。これは、シフト入力線82上
に与えられる、第9図に示す直列化クロツクDに
よつてシフトされる。直列化クロツクDは、ゲー
ト回路84によつて、リンク・ビツト・クロツク
Cと回線1スロツト時間信号Bから生成される。
ゲート回路は、回線スロツト時間の始めに発生す
る最初のビツト・クロツク・パルスが、レジスタ
76のシフト入力部に印加されるのを防止する。
この時間の間に、競合論理74の出力部86でク
ロツク1(H)が活動状態のとき、非直列化レジスタ
78の内容がバス88を介して直列化レジスタ7
6にロードされる。
いる。シフト・レジスタ76はデータ・スロツト
直列化装置である。これは、シフト入力線82上
に与えられる、第9図に示す直列化クロツクDに
よつてシフトされる。直列化クロツクDは、ゲー
ト回路84によつて、リンク・ビツト・クロツク
Cと回線1スロツト時間信号Bから生成される。
ゲート回路は、回線スロツト時間の始めに発生す
る最初のビツト・クロツク・パルスが、レジスタ
76のシフト入力部に印加されるのを防止する。
この時間の間に、競合論理74の出力部86でク
ロツク1(H)が活動状態のとき、非直列化レジスタ
78の内容がバス88を介して直列化レジスタ7
6にロードされる。
このとき、競合論理74の出力線90上でクロ
ツク2(J)が活動状態になると、レジスタ80に記
憶されている可変妥当性検査パターン100000000
が非直列化レジスタ78にロードされる。非直列
化レジスタ78は、9ビツトのシフト・レジスタ
である。1ビツト・バツフア・ラツチ72から与
えられる受信データ・ビツトは、競合論理74の
出力線94上に生成されるモデム・クロツク受信
再同期クロツク3(0)の制御下で、入力部92
を介してこのレジスタ78に入力される。このク
ロツクは、ラツチ72に記憶されているデータ・
ビツトをレジスタ78に入力させ、また可変区切
りパターンをレジスタ78中で右にシフトさせ
る。
ツク2(J)が活動状態になると、レジスタ80に記
憶されている可変妥当性検査パターン100000000
が非直列化レジスタ78にロードされる。非直列
化レジスタ78は、9ビツトのシフト・レジスタ
である。1ビツト・バツフア・ラツチ72から与
えられる受信データ・ビツトは、競合論理74の
出力線94上に生成されるモデム・クロツク受信
再同期クロツク3(0)の制御下で、入力部92
を介してこのレジスタ78に入力される。このク
ロツクは、ラツチ72に記憶されているデータ・
ビツトをレジスタ78に入力させ、また可変区切
りパターンをレジスタ78中で右にシフトさせ
る。
かくして、回線スロツト時間信号がハイになる
とき、次の3つのステツプが実施される。
とき、次の3つのステツプが実施される。
−非直列化装置78の内容を直列化装置76にロ
ードする。
ードする。
−可変データ区切り文字を非直列化装置78にロ
ードする。
ードする。
−新しいビツトがあれば、再同期モデム・クロツ
ク3を使つて、それをモデムからデータ非直列
化装置に入れる。
ク3を使つて、それをモデムからデータ非直列
化装置に入れる。
そうして、次のアクテイブ回線スロツト時間信
号までに受け取られたデータ・ビツトがデータ非
直列化装置78に入力される。したがつて次の回
線スロツト時間信号がアクテイブになるとき、デ
ータ非直列化装置はモデム伝送速度に依存し、可
変区切りパターンの位置によつて決まるいくつか
の有効ビツトを含んでいる。
号までに受け取られたデータ・ビツトがデータ非
直列化装置78に入力される。したがつて次の回
線スロツト時間信号がアクテイブになるとき、デ
ータ非直列化装置はモデム伝送速度に依存し、可
変区切りパターンの位置によつて決まるいくつか
の有効ビツトを含んでいる。
このとき、上記の3つのステツプが再開され
る。
る。
直列化装置76中のデータ・ビツトは、線82
上の直列化クロツクDの制御下で右にシフトす
る。
上の直列化クロツクDの制御下で右にシフトす
る。
レジスタ78中に8つの有効データ・ビツトが
あつた場合、可変区切りパターンのビツト1は、
レジスタ78の一番右の位置にシフトして、デー
タ・スロツト及びこれに関連する制御スロツト中
で大域妥当性検査ビツトとして使われるはずであ
る。
あつた場合、可変区切りパターンのビツト1は、
レジスタ78の一番右の位置にシフトして、デー
タ・スロツト及びこれに関連する制御スロツト中
で大域妥当性検査ビツトとして使われるはずであ
る。
次に制御スロツトの組み立て方について説明す
る。
る。
モデム制御線は、モデム・データ線に関連づけ
られている。バス100として概略的に表される
通常6本の制御線がある。この6本の線上の制御
ビツトは、レジスタ102及び104に記憶さ
れ、制御スロツトのビツトEの位置に入れられる
(第6−A図参照)。制御スロツト当り4個のビツ
トEしか使用できないので、6個の制御ビツトを
送るのに2個のフレームを使う。たとえば4個の
ビツトを奇数番号のフレームで送り、2個のビツ
トを偶数番号のフレームの間に送る。
られている。バス100として概略的に表される
通常6本の制御線がある。この6本の線上の制御
ビツトは、レジスタ102及び104に記憶さ
れ、制御スロツトのビツトEの位置に入れられる
(第6−A図参照)。制御スロツト当り4個のビツ
トEしか使用できないので、6個の制御ビツトを
送るのに2個のフレームを使う。たとえば4個の
ビツトを奇数番号のフレームで送り、2個のビツ
トを偶数番号のフレームの間に送る。
奇/偶フレーム・カウンタ106は、線66−
1上の回線1スロツト時間信号によつて制御さ
れ、レジスタ102中の4個の制御ビツトの内容
を奇数番号のフレームの制御スロツト時間中に制
御スロツト直列化レジスタ108にロードさせ、
残り2個の制御ビツトを偶数番号の制御スロツト
時間中に直列化レジスタ108に送らせるための
ものである。
1上の回線1スロツト時間信号によつて制御さ
れ、レジスタ102中の4個の制御ビツトの内容
を奇数番号のフレームの制御スロツト時間中に制
御スロツト直列化レジスタ108にロードさせ、
残り2個の制御ビツトを偶数番号の制御スロツト
時間中に直列化レジスタ108に送らせるための
ものである。
制御ビツトG、TR、NおよびIは、レジスタ
110を介して制御スロツト直列化装置108に
与えられる。Gビツトは、レジスタ110の一番
左の位置で、レジスタ78の一番右の位置Rに記
憶されている値にセツトされる。すなわち、レジ
スタ78中の有効データ・ビツト数が8より小さ
い場合、この位置に0が記憶され、したがつてレ
ジスタ110中のGビツトは0にセツトされる。
110を介して制御スロツト直列化装置108に
与えられる。Gビツトは、レジスタ110の一番
左の位置で、レジスタ78の一番右の位置Rに記
憶されている値にセツトされる。すなわち、レジ
スタ78中の有効データ・ビツト数が8より小さ
い場合、この位置に0が記憶され、したがつてレ
ジスタ110中のGビツトは0にセツトされる。
非直列化ビツト78中に8個の有効データ・ビ
ツトがある場合、可変妥当性検査パターンの一番
左のビツト(1)が、レジスタ78のR位置に記憶さ
れ、Gビツトとして1がレジスタ110に記憶さ
れる。
ツトがある場合、可変妥当性検査パターンの一番
左のビツト(1)が、レジスタ78のR位置に記憶さ
れ、Gビツトとして1がレジスタ110に記憶さ
れる。
TRビツトは、線114を経て回線インターフ
エース回路の送信部分からセツトされる。
エース回路の送信部分からセツトされる。
ビツトIは、回線インターフエース制御内部レ
ジスタ112から充填される。8ビツトの内部レ
ジスタが8個あると仮定すると、これらのレジス
タの内容を回線ユーザに割り当てられた制御スロ
ツトに一時に1ビツトずつ入れるには、フレーム
が64個必要である。内容レジスタの内容は、線6
6−1上の回線1スロツト時間信号の制御下で、
レジスタ110のI位置にシフトされる。
ジスタ112から充填される。8ビツトの内部レ
ジスタが8個あると仮定すると、これらのレジス
タの内容を回線ユーザに割り当てられた制御スロ
ツトに一時に1ビツトずつ入れるには、フレーム
が64個必要である。内容レジスタの内容は、線6
6−1上の回線1スロツト時間信号の制御下で、
レジスタ110のI位置にシフトされる。
フレーム・カウンタ115は、線7上のフレー
ム同期信号からのフレーム数をカウントして、線
116を介して64個のフレームすべてでビツトN
を0にセツトさせる。これにより、内部レジスタ
の内容の送信の始めと終りを決定することができ
る。
ム同期信号からのフレーム数をカウントして、線
116を介して64個のフレームすべてでビツトN
を0にセツトさせる。これにより、内部レジスタ
の内容の送信の始めと終りを決定することができ
る。
内部レジスタは、走査・再生機構を介してロー
ドされる。この走査・再生機構については、後で
第12図を参照しながら説明する。
ドされる。この走査・再生機構については、後で
第12図を参照しながら説明する。
レジスタ110の内容は、回線1に割り当てら
れた時間周期の始めに、スロツト回線1時間線6
6−1上の信号の制御下で、線86上のクロツク
1(H)信号によつて、制御スロツト直列化シフト・
レジスタ108にロードされる。
れた時間周期の始めに、スロツト回線1時間線6
6−1上の信号の制御下で、線86上のクロツク
1(H)信号によつて、制御スロツト直列化シフト・
レジスタ108にロードされる。
データ・スロツト直列化レジスタ76および制
御スロツト直列化レジスタ108は、直列に接続
されており、線82上の直列化クロツク信号(D)の
制御下でシフトされる。このクロツク信号は、レ
ジスタがロードされている間、非活動状態にあ
る。
御スロツト直列化レジスタ108は、直列に接続
されており、線82上の直列化クロツク信号(D)の
制御下でシフトされる。このクロツク信号は、レ
ジスタがロードされている間、非活動状態にあ
る。
直列制御ビツト及び直列データビツトを供給す
る出力118は、回線インターフエース回路の出
力部15にゲートされ、ANDゲート120を介
して多重化装置5に送られる。このANDゲート
120は、線66−1上の信号によつて条件づけ
られる。
る出力118は、回線インターフエース回路の出
力部15にゲートされ、ANDゲート120を介
して多重化装置5に送られる。このANDゲート
120は、線66−1上の信号によつて条件づけ
られる。
回線インターフエース回路には、各入力回線ユ
ーザに対して同様の構成である。ただし、回路5
4,64,50は回線インターフエース回路に接
続されるユーザによつて共用される。
ーザに対して同様の構成である。ただし、回路5
4,64,50は回線インターフエース回路に接
続されるユーザによつて共用される。
複数の回線インターフエース回路に接続された
各ユーザの受信配置のANDゲート120の出力
は、ORされて、割り当てられた時間間隔中に、
回線インターフエース回路に接続されたユーザか
らのデータ・ビツト及び制御ビツトを多重化装置
5に与える。
各ユーザの受信配置のANDゲート120の出力
は、ORされて、割り当てられた時間間隔中に、
回線インターフエース回路に接続されたユーザか
らのデータ・ビツト及び制御ビツトを多重化装置
5に与える。
D5 LICの送信部分(第10図)
次に第10図と第11図を参照しながら、回線
インターフエース回路の送信部分について説明す
る。これらの図は、データ・ビツト及び制御ビツ
トを多重化装置5からユーザに送るのに必要な回
路と、それに対応するタイミング図を示したもの
である。この送信部分は、受信部分と同じ回線ス
ロツト時間信号を使用する。
インターフエース回路の送信部分について説明す
る。これらの図は、データ・ビツト及び制御ビツ
トを多重化装置5からユーザに送るのに必要な回
路と、それに対応するタイミング図を示したもの
である。この送信部分は、受信部分と同じ回線ス
ロツト時間信号を使用する。
ユーザに割り当てられた時間スロツト期間中
に、ドライバ204を介して線202上のユー
ザ・モデムにデータ・ビツトを送る直列化シフ
ト・レジスタ200には、線13を介して多重化
装置5から送られてくるデータ・ビツトがロード
される。多重化装置5からの線13上を介するデ
ータ・ビツト及び制御ビツトは、ビツト・クロツ
ク速度(第9図のC)で、データおよび制御スロ
ツト・ビツト非直列化装置206に与えられる。
に、ドライバ204を介して線202上のユー
ザ・モデムにデータ・ビツトを送る直列化シフ
ト・レジスタ200には、線13を介して多重化
装置5から送られてくるデータ・ビツトがロード
される。多重化装置5からの線13上を介するデ
ータ・ビツト及び制御ビツトは、ビツト・クロツ
ク速度(第9図のC)で、データおよび制御スロ
ツト・ビツト非直列化装置206に与えられる。
第11図に示すように、モデム送信クロツクP
から送信クロツク・パルスR(第14図)が生成
される。このクロツクRは、モデム送信クロツク
Pの立上りの後、PLOによつて供給される次の
パルスの間活動状態にある。これは、単一パルス
生成回路208によつて生成される。単一パルス
生成回路208は、受信装置210を介してモデ
ム送信クロツクPを受け取り、またPLO出力信
号Qを受け取る。回路210については、第14
図と共に後で説明する。
から送信クロツク・パルスR(第14図)が生成
される。このクロツクRは、モデム送信クロツク
Pの立上りの後、PLOによつて供給される次の
パルスの間活動状態にある。これは、単一パルス
生成回路208によつて生成される。単一パルス
生成回路208は、受信装置210を介してモデ
ム送信クロツクPを受け取り、またPLO出力信
号Qを受け取る。回路210については、第14
図と共に後で説明する。
回線スロツト時間信号の終りに、レジスタ20
6中のデータ・ビツト及びGビツトがデータ・レ
ジスタ212にロードされる。ロード・パルスは
ANDゲー214から与えられるもので、線11
4上にアクテイブな送信要求があるときスロツト
時間の終りに活動状態になる。
6中のデータ・ビツト及びGビツトがデータ・レ
ジスタ212にロードされる。ロード・パルスは
ANDゲー214から与えられるもので、線11
4上にアクテイブな送信要求があるときスロツト
時間の終りに活動状態になる。
データ・レジスタ212の内容は、線232上
のロード・パルスU(第11図)の制御下で、9
ビツトの直列化装置200にロードされる。
のロード・パルスU(第11図)の制御下で、9
ビツトの直列化装置200にロードされる。
直列化装置の内容は、一度ロードされると、
ANDゲート216を介してシフト入力に供給さ
れる送信パルスQの速度で右にシフトされる。右
へシフトされたデータ・ビツトの代りにゼロが入
力される。図では、これは入力線218上の0で
概略的に表されている。
ANDゲート216を介してシフト入力に供給さ
れる送信パルスQの速度で右にシフトされる。右
へシフトされたデータ・ビツトの代りにゼロが入
力される。図では、これは入力線218上の0で
概略的に表されている。
最後のビツトが送られたことを合図するため、
比較機構220は、直列化装置200の内容をデ
ータ・スロツトが空であることを示すパターン
00000001と比較する。データ・スロツトの構成が
0001××××(有効ビツトを表す)であると仮定
すると、Gビツトは0となる。可変区切り文字に
おいて1が直列化装置の8番目の位置にあると
き、比較機構220は、両者が等しいことを検出
する。すなわち、4つのデータ・ビツトが送られ
たことを意味する。データ・スロツト中に8個の
有効データ・ビツトがある場合、Gビツトは1と
なり、したがつてGビツトが直列化装置の8番目
の位置にあるとき、比較機構220は、両者が等
しいことを検出する。すなわち、8個のデータ・
ビツトが送られたことを意味する。
比較機構220は、直列化装置200の内容をデ
ータ・スロツトが空であることを示すパターン
00000001と比較する。データ・スロツトの構成が
0001××××(有効ビツトを表す)であると仮定
すると、Gビツトは0となる。可変区切り文字に
おいて1が直列化装置の8番目の位置にあると
き、比較機構220は、両者が等しいことを検出
する。すなわち、4つのデータ・ビツトが送られ
たことを意味する。データ・スロツト中に8個の
有効データ・ビツトがある場合、Gビツトは1と
なり、したがつてGビツトが直列化装置の8番目
の位置にあるとき、比較機構220は、両者が等
しいことを検出する。すなわち、8個のデータ・
ビツトが送られたことを意味する。
出力線222上の比較機構220の出力信号S
が、Dラツチ224のD入力部に与えられる。こ
のDラツチ224は、そのクロツクCK入力部で
PLO出力信号(線226)を受け取る。
が、Dラツチ224のD入力部に与えられる。こ
のDラツチ224は、そのクロツクCK入力部で
PLO出力信号(線226)を受け取る。
ラツチ224は、そのQ出力部に比較機構出力
遅延信号Tを与える。信号Tは、ANDゲート2
30の1つの入力部に与えられる。このANDゲ
ート230は、その第2の入力部で、線234か
らの送信パルスRを受け取る。すなわち、有効デ
ータ・ビツトが送られたとき、直列化装置200
はアクテイブ信号Uを介してロードされる。
遅延信号Tを与える。信号Tは、ANDゲート2
30の1つの入力部に与えられる。このANDゲ
ート230は、その第2の入力部で、線234か
らの送信パルスRを受け取る。すなわち、有効デ
ータ・ビツトが送られたとき、直列化装置200
はアクテイブ信号Uを介してロードされる。
両者が等しいことが検出されないと、ANDゲ
ート230は条件付られず、信号Uは非活動状態
となる。
ート230は条件付られず、信号Uは非活動状態
となる。
ラツチ224のQ出力は、インバータ236で
反転され、したがつてANDゲート216が条件
付られ、送信パルス信号Rが直列化装置200の
シフト入力部に与えられる。
反転され、したがつてANDゲート216が条件
付られ、送信パルス信号Rが直列化装置200の
シフト入力部に与えられる。
送信要求ビツトTRは、ラツチ240と242
によつて生成される。ラツチ242は、そのD入
力部で1を受け取り、インバータ244で反転さ
れた線232からロード・パルスを受け取る。換
言すれば、線232上のロード・パルス(第11
図のU)の立下りで、すなわちデータ・レジスタ
212が直列化装置200中でロードされたと
き、線114上のそのQ入力部にUPアクテイ
ブ・レベルを与える。したがつて、このときTR
ビツトは活動状態となる。
によつて生成される。ラツチ242は、そのD入
力部で1を受け取り、インバータ244で反転さ
れた線232からロード・パルスを受け取る。換
言すれば、線232上のロード・パルス(第11
図のU)の立下りで、すなわちデータ・レジスタ
212が直列化装置200中でロードされたと
き、線114上のそのQ入力部にUPアクテイ
ブ・レベルを与える。したがつて、このときTR
ビツトは活動状態となる。
ANDゲート214で検出される次のスロツト
時間の終りに、ロード・データ・レジスタ・パル
スWがハイレベルになると、PLOパルスの次の
立上りでクリア要求ラツチ240がセツトされ
る。ラツチ240の補数化出力QはDラツチ24
2のCLEAR入力に接続され、したがつてこのと
きラツチ240はリセツトされ、TRビツトは非
活動状態のローレベルにある。
時間の終りに、ロード・データ・レジスタ・パル
スWがハイレベルになると、PLOパルスの次の
立上りでクリア要求ラツチ240がセツトされ
る。ラツチ240の補数化出力QはDラツチ24
2のCLEAR入力に接続され、したがつてこのと
きラツチ240はリセツトされ、TRビツトは非
活動状態のローレベルにある。
送信要求TRビツトが、回線インターフエイス
回路の受信部分に送られる。
回路の受信部分に送られる。
非直列化レジスタ206で非直列化された制御
スロツト中の制御ビツトは、次のようにして処理
される。
スロツト中の制御ビツトは、次のようにして処理
される。
スロツト時間の終りに、すなわち回線ユーザに
関係する制御ビツト及びデータ・ビツトがレジス
タ206中でアセンブルされるとき、ビツトGと
ビツトNがレジスタ244にロードされる。ビツ
トNは、複数のフレーム中に累積され、8ビツト
の非直列化装置246ロードされるIビツト・ス
トリームを区切るのに使われる。
関係する制御ビツト及びデータ・ビツトがレジス
タ206中でアセンブルされるとき、ビツトGと
ビツトNがレジスタ244にロードされる。ビツ
トNは、複数のフレーム中に累積され、8ビツト
の非直列化装置246ロードされるIビツト・ス
トリームを区切るのに使われる。
各制御スロツトのビツトIは、非直列化装置2
46の入力部に与えられ、非直列化装置246の
内容が線248上のスロツト時間終了パルスによ
つてシフトされる。非直列化レジスタ246の内
容は、内部制御レジスタに供給される。
46の入力部に与えられ、非直列化装置246の
内容が線248上のスロツト時間終了パルスによ
つてシフトされる。非直列化レジスタ246の内
容は、内部制御レジスタに供給される。
外部制御ビツトEは、レジスタ250と252
にロードされる。最初の4ビツトは、レジスタ2
50にロードされ、残り2ビツトはレジスタ25
2にロードされる。線258と260上のレジス
タ・ロード制御パルスは、ANDゲート254及
び256によつて与えられる。これらのANDゲ
ートは、その1つの入力部で線248からのスロ
ツト時間の終りを受け取り、その第2の入力部
で、それぞれ受信部分に示すカウンタ106(第
8図)から送られる奇数フレーム標識と偶数フレ
ーム標識を受け取る。したがつて、レジスタ25
0は、奇数番号のフレームの間にロードされ、レ
ジスタ252は偶数番号のフレームの間にロード
される。
にロードされる。最初の4ビツトは、レジスタ2
50にロードされ、残り2ビツトはレジスタ25
2にロードされる。線258と260上のレジス
タ・ロード制御パルスは、ANDゲート254及
び256によつて与えられる。これらのANDゲ
ートは、その1つの入力部で線248からのスロ
ツト時間の終りを受け取り、その第2の入力部
で、それぞれ受信部分に示すカウンタ106(第
8図)から送られる奇数フレーム標識と偶数フレ
ーム標識を受け取る。したがつて、レジスタ25
0は、奇数番号のフレームの間にロードされ、レ
ジスタ252は偶数番号のフレームの間にロード
される。
レジスタ250及び252の内容は、バス26
2及び264を介してモデム・アウト制御線に送
られる。
2及び264を介してモデム・アウト制御線に送
られる。
D6 走査/再生機構(第12図)
次に第12図を参照しながら、走査/再生機構
について説明する。
について説明する。
ユーザ当り8個の8ビツト内部レジスタが、回
線インターフエース回路に設けられていると仮定
する。フレーム当り1個のユーザにつき1つのI
ビツトだけがこのレジスタ・アセンブリに与えら
れ、したがつてこれらのレジスタをそのユーザに
関係するIビツトでロードし終えるには、64個の
フレームが必要である。
線インターフエース回路に設けられていると仮定
する。フレーム当り1個のユーザにつき1つのI
ビツトだけがこのレジスタ・アセンブリに与えら
れ、したがつてこれらのレジスタをそのユーザに
関係するIビツトでロードし終えるには、64個の
フレームが必要である。
内部レジスタ300−1ないし300−8に
は、非直列化装置206及び非直列化装置246
より成る受信制御部からビツトIがバス302を
介してロードされる。レジスタ300−1ないし
300−8の内容は、バス304を介して回線イ
ンターフエース制御回路の受信部の8ビツトの直
列化装置112および制御スロツト直列化装置1
08に転送される。
は、非直列化装置206及び非直列化装置246
より成る受信制御部からビツトIがバス302を
介してロードされる。レジスタ300−1ないし
300−8の内容は、バス304を介して回線イ
ンターフエース制御回路の受信部の8ビツトの直
列化装置112および制御スロツト直列化装置1
08に転送される。
フレーム・カウンタ306が第8図に示すバイ
ト・カウンタ58の出力部に接続される。これ
は、フレーム・モジユール63をカウントする。
デコーダ308は、カウンタ306の出力からそ
の出力線310にフレーム0ないし63の間活動
状態となる信号を生成する。たとえば、線310
−0上の信号はフレーム0の間活動状態にあり、
線310−9上の信号はフレーム9の間活動状態
にある。
ト・カウンタ58の出力部に接続される。これ
は、フレーム・モジユール63をカウントする。
デコーダ308は、カウンタ306の出力からそ
の出力線310にフレーム0ないし63の間活動
状態となる信号を生成する。たとえば、線310
−0上の信号はフレーム0の間活動状態にあり、
線310−9上の信号はフレーム9の間活動状態
にある。
線310−0、線310−7、線310−1
5、…線310−55は、それぞれレジスタ30
0−1ないし300−8の読取り入力に接続さ
れ、デコーダ308のこれらの出力線上の信号が
活動状態のとき、これらのレジスタの内容がバス
304上に送出される。
5、…線310−55は、それぞれレジスタ30
0−1ないし300−8の読取り入力に接続さ
れ、デコーダ308のこれらの出力線上の信号が
活動状態のとき、これらのレジスタの内容がバス
304上に送出される。
線310−7、線310−15、線310−2
3、…線310−63は、レジスタ300−1な
いし300−8の書込み入力に接続され、デコー
ダ308のこれらの出力線上の信号が活動状態の
とき、非直列化装置246の内容が内部レジスタ
300−1ないし300−8に転送される。
3、…線310−63は、レジスタ300−1な
いし300−8の書込み入力に接続され、デコー
ダ308のこれらの出力線上の信号が活動状態の
とき、非直列化装置246の内容が内部レジスタ
300−1ないし300−8に転送される。
バイト・カウンタ58で8ビツトがカウントさ
れる度に、タイミング回路によつて出力線314
上にロード・パルスが送出される。これにより、
どの読取り線が活動状態にあるかに応じて、内部
レジスタの1つの内容が直列化装置112に送ら
れる。
れる度に、タイミング回路によつて出力線314
上にロード・パルスが送出される。これにより、
どの読取り線が活動状態にあるかに応じて、内部
レジスタの1つの内容が直列化装置112に送ら
れる。
フレーム0ないしフレーム7の各フレームの間
に、8個のビツトIが非直列化装置246中で累
積される。フレーム7がデコードされると、書込
み線310−7が活動状態になり、非直列化装置
246の内容がレジスタ300−1にロードされ
る。レジスタ300−2ないし300−8をロー
ドするためのフレーム8ないし15,16ないし
23,24ないし31,32ないし39,40な
いし47,48ないし55、および56ないし6
3についても、線310−15、300−23、
300−31、310−39、310−47、3
10−55、310−63が活動状態のとき、同
じプロセスが行われる。
に、8個のビツトIが非直列化装置246中で累
積される。フレーム7がデコードされると、書込
み線310−7が活動状態になり、非直列化装置
246の内容がレジスタ300−1にロードされ
る。レジスタ300−2ないし300−8をロー
ドするためのフレーム8ないし15,16ないし
23,24ないし31,32ないし39,40な
いし47,48ないし55、および56ないし6
3についても、線310−15、300−23、
300−31、310−39、310−47、3
10−55、310−63が活動状態のとき、同
じプロセスが行われる。
これらのレジスタ300−1ないし300−8
の内容は、線310−0、310−7、310−
15、310−23、310−31、310−3
9、300−47および310−55が活動状態
のとき、直列化装置112に転送される。
の内容は、線310−0、310−7、310−
15、310−23、310−31、310−3
9、300−47および310−55が活動状態
のとき、直列化装置112に転送される。
そうして、第8図に関して説明したように、直
列化装置112からシフトされたビツトは、回線
インターフエース回路の受信部分の制御スロツト
直列化装置108のIビツト位置に入れられ、多
重化装置に送られる。
列化装置112からシフトされたビツトは、回線
インターフエース回路の受信部分の制御スロツト
直列化装置108のIビツト位置に入れられ、多
重化装置に送られる。
フレーム63がデコーダ308でデコードされ
ると、区切りビツトNは、非直列化装置108中
で0にセツトされる。
ると、区切りビツトNは、非直列化装置108中
で0にセツトされる。
次に第9図のモデム・クロツク再同期信号Oを
生成するための回路について、第13図を参照し
ながら説明する。
生成するための回路について、第13図を参照し
ながら説明する。
この回路は、2つのDラツチ400,402お
よびOR回路404を含んでいる。ラツチ400
のD入力部406にA1が与えられ、CK入力部
にデータ・スロツト時間早期信号Kが与えられ
る。ラツチ400が、データ・スロツト時間遅延
信号Lによつてリセツトされる。ラツチ400の
複数化Q出力408がOR回路404の1つの入
力部に与えられる。OR回路404のもう1つの
入力部は、ラツチ402のQ出力94に接続され
ている。ラツチ402のCK入力部はPLO出力線
9に接続され、そのクリア入力部は、受信装置7
0の出力部でモデム・クロツク受信線に接続され
ている(第9図の信号A)。
よびOR回路404を含んでいる。ラツチ400
のD入力部406にA1が与えられ、CK入力部
にデータ・スロツト時間早期信号Kが与えられ
る。ラツチ400が、データ・スロツト時間遅延
信号Lによつてリセツトされる。ラツチ400の
複数化Q出力408がOR回路404の1つの入
力部に与えられる。OR回路404のもう1つの
入力部は、ラツチ402のQ出力94に接続され
ている。ラツチ402のCK入力部はPLO出力線
9に接続され、そのクリア入力部は、受信装置7
0の出力部でモデム・クロツク受信線に接続され
ている(第9図の信号A)。
モデム・クロツク受信信号がハイレベルになる
と、モデム・クロツク禁止ラツチ400がハイレ
ベルにある場合、PLOパルスの次の立上りで、
モデム・クロツク再同期信号がハイになる。この
モデム・クロツク禁止ラツチ400は、ロード直
列化信号とHとの競合が起こる場合に、モデム・
クロツクを遅延させるのに使用される。この場
合、モデム・クロツク禁止ラツチの補数化出力Q
は、データ・スロツト時間早期信号Kの立上りで
ローレベルにセツトされ、データ.スロツト時間
遅延信号によつてハイレベルに戻される。モデ
ム・クロツク禁止ラツチ400の補数化出力がロ
ーレベルにある間、データ・スロツト直列化装置
76は非直列化装置78の内容がロードされ、次
に可変区切り文字が非直列化装置78中にロード
される。その後、1ビツト・バツフア72から送
られてくる次のデータ・ビツトは、非直列化装置
78にシフトすることができる。
と、モデム・クロツク禁止ラツチ400がハイレ
ベルにある場合、PLOパルスの次の立上りで、
モデム・クロツク再同期信号がハイになる。この
モデム・クロツク禁止ラツチ400は、ロード直
列化信号とHとの競合が起こる場合に、モデム・
クロツクを遅延させるのに使用される。この場
合、モデム・クロツク禁止ラツチの補数化出力Q
は、データ・スロツト時間早期信号Kの立上りで
ローレベルにセツトされ、データ.スロツト時間
遅延信号によつてハイレベルに戻される。モデ
ム・クロツク禁止ラツチ400の補数化出力がロ
ーレベルにある間、データ・スロツト直列化装置
76は非直列化装置78の内容がロードされ、次
に可変区切り文字が非直列化装置78中にロード
される。その後、1ビツト・バツフア72から送
られてくる次のデータ・ビツトは、非直列化装置
78にシフトすることができる。
第14図は、第10図の単一パルス生成回路2
08を表す。この回路は、モデム送信クロツクP
とPLO出力信号Qから送信クロツク・パルスR
を生成する。この回路は、3つのDラツチ50
0,502,504、ANDゲート506,50
8およびインバータ510を含んでいる。
08を表す。この回路は、モデム送信クロツクP
とPLO出力信号Qから送信クロツク・パルスR
を生成する。この回路は、3つのDラツチ50
0,502,504、ANDゲート506,50
8およびインバータ510を含んでいる。
ラツチ500D入力部は、モデム送信クロツク
信号Pを受け取り、そのCK入力部は、PLO出力
信号Qを受け取る。ラツチ500の出力部は、ラ
ツチ502のD入力部に接続されている。ラツチ
500のCK入力部は、インバータ510によつ
て反転されたPLO出力信号を受け取る。ラツチ
502の出力は、ANDゲート506の1つの入
力部に接続されている。ANDゲート506のも
う1つの入力部は、ラツチ500のQ出力部に接
続されている。
信号Pを受け取り、そのCK入力部は、PLO出力
信号Qを受け取る。ラツチ500の出力部は、ラ
ツチ502のD入力部に接続されている。ラツチ
500のCK入力部は、インバータ510によつ
て反転されたPLO出力信号を受け取る。ラツチ
502の出力は、ANDゲート506の1つの入
力部に接続されている。ANDゲート506のも
う1つの入力部は、ラツチ500のQ出力部に接
続されている。
ANDゲート506の出力部は、ラツチ504
のCK入力部に接続され、ラツチ504のD入力
部は1にセツトされる。ラツチ504の複数化Q
出力は、ANDゲート508の1つの入力部に与
えられ、そのもう1つの入力部は、モデム送信ク
ロツクP信号を受け取る。ラツチ500と502
のクリア入力部は、ANDゲート508の出力部
に接続され、ラツチ504のクリア入力部は、モ
デム送信クロツクP信号を受け取る。
のCK入力部に接続され、ラツチ504のD入力
部は1にセツトされる。ラツチ504の複数化Q
出力は、ANDゲート508の1つの入力部に与
えられ、そのもう1つの入力部は、モデム送信ク
ロツクP信号を受け取る。ラツチ500と502
のクリア入力部は、ANDゲート508の出力部
に接続され、ラツチ504のクリア入力部は、モ
デム送信クロツクP信号を受け取る。
この配置を使うと、モデム送信クロツク信号が
ハイのとき、PLOパルス・ストリームからの1
つのパルスを、ラツチ500の出力部で出力線2
34上に与えることができる。このパルスは
ANDゲート506に送られ、PLOからの次のパ
ルスが出力線234に供給されるのを防止する。
すなわち、信号Rが出力線234上に生成され
る。
ハイのとき、PLOパルス・ストリームからの1
つのパルスを、ラツチ500の出力部で出力線2
34上に与えることができる。このパルスは
ANDゲート506に送られ、PLOからの次のパ
ルスが出力線234に供給されるのを防止する。
すなわち、信号Rが出力線234上に生成され
る。
D7 T1回線インターフエース回路の送受信部
分(第15図および第16図) 次に、第15図および第16図を参照しなが
ら、回線インターフエース回路の送受信部分につ
いて説明する。この送受信部分は、CERTフレー
ム指定により、回線走査手段を毎秒2.048メガバ
イトでT1線などのデジタル多重回線に接続する
のに使われる。
分(第15図および第16図) 次に、第15図および第16図を参照しなが
ら、回線インターフエース回路の送受信部分につ
いて説明する。この送受信部分は、CERTフレー
ム指定により、回線走査手段を毎秒2.048メガバ
イトでT1線などのデジタル多重回線に接続する
のに使われる。
その場合、多重化装置5は、1つの回線インタ
ーフエース回路だけに接続され、スイツチSW3
とSW4は閉成されており、スイツチSW1とSW
2は開放状態である。これにより、リンク3−R
上のフレーム同期信号は、受信データから検索さ
れたフレーム同期信号と同期して生成することが
できる。T1チヤネルと多重リンク3上の2スロ
ツト周期との間に完全な同期を確保するために
は、リンク3−TとT1線上の送信部分およびT1
線とリンク3−Rの受信部分で同じフレーム同期
信号を使わなければならない。データ・クロツク
は同位相でなければならず、2つの8ビツト・ス
ロツト(データ・スロツトと制御スロツト)が1
つのT1チヤネル(データ・チヤネルまたは信号
チヤネル)に対応するため、リンク3上のクロツ
ク周波数は、T1線上のクロツク周波数の2倍で
ある。各データ・スロツト中で常に8ビツトが送
信または受信されるので、制御スロツト中で大域
妥当性検査ビツトを使う必要はない。したがつ
て、Gビツトを制御スロツト中で永続的に1にコ
ード化して、データ・スロツト中で8ビツトが有
効であることを示すこともでき、またこの標識を
回線インターフエース回路に永続的に供給し、G
ビツト位置を余分の制御情報を交換するのに使用
することもできる。
ーフエース回路だけに接続され、スイツチSW3
とSW4は閉成されており、スイツチSW1とSW
2は開放状態である。これにより、リンク3−R
上のフレーム同期信号は、受信データから検索さ
れたフレーム同期信号と同期して生成することが
できる。T1チヤネルと多重リンク3上の2スロ
ツト周期との間に完全な同期を確保するために
は、リンク3−TとT1線上の送信部分およびT1
線とリンク3−Rの受信部分で同じフレーム同期
信号を使わなければならない。データ・クロツク
は同位相でなければならず、2つの8ビツト・ス
ロツト(データ・スロツトと制御スロツト)が1
つのT1チヤネル(データ・チヤネルまたは信号
チヤネル)に対応するため、リンク3上のクロツ
ク周波数は、T1線上のクロツク周波数の2倍で
ある。各データ・スロツト中で常に8ビツトが送
信または受信されるので、制御スロツト中で大域
妥当性検査ビツトを使う必要はない。したがつ
て、Gビツトを制御スロツト中で永続的に1にコ
ード化して、データ・スロツト中で8ビツトが有
効であることを示すこともでき、またこの標識を
回線インターフエース回路に永続的に供給し、G
ビツト位置を余分の制御情報を交換するのに使用
することもできる。
すなわち、T1線が受信時のフレーム同期生成
とビツト・クロツク信号を制御し、回線走査手段
が送信時のフレーム同期生成とデータ・クロツク
信号を制御する。
とビツト・クロツク信号を制御し、回線走査手段
が送信時のフレーム同期生成とデータ・クロツク
信号を制御する。
したがつて、回線インターフエース回路の受信
部分に第8図に示す競合論理74は必要でない。
部分に第8図に示す競合論理74は必要でない。
ビツトで構成されるデータは、T1線を介して
受信装置600が受け取る。PLOは、ここに選
んだ例では、16.324メガヘルツの周波数のクロツ
ク信号をT1線上で検索する。PLO602の出力
は、2つのフリツプフロツプ回路604及び60
6からなる分周器に与えられる。PLO600の
出力線は、多重化装置5に通じる線9−Rを構成
する。フリツプフロツプ604の出力部は、線6
08上にリンク・ビツト・クロツクを供給し、フ
リツプ・フロツプ606の出力部は線610上に
T1ビツト・クロツクを供給する。リンク・ビツ
ト・クロツクの周波数は、T1ビツト・クロツク
の2倍である。すなわち、それぞれ8.192MHz、
4.096MHzである。
受信装置600が受け取る。PLOは、ここに選
んだ例では、16.324メガヘルツの周波数のクロツ
ク信号をT1線上で検索する。PLO602の出力
は、2つのフリツプフロツプ回路604及び60
6からなる分周器に与えられる。PLO600の
出力線は、多重化装置5に通じる線9−Rを構成
する。フリツプフロツプ604の出力部は、線6
08上にリンク・ビツト・クロツクを供給し、フ
リツプ・フロツプ606の出力部は線610上に
T1ビツト・クロツクを供給する。リンク・ビツ
ト・クロツクの周波数は、T1ビツト・クロツク
の2倍である。すなわち、それぞれ8.192MHz、
4.096MHzである。
T1ビツト・クロツクは、非直列化装置612
のシフト入力部部に与えられ、受信装置600か
ら受信データ・ビツトがこの非直列化装置中に入
力される。
のシフト入力部部に与えられ、受信装置600か
ら受信データ・ビツトがこの非直列化装置中に入
力される。
非直列化装置612の内容は、バス616を介
して同期パターン検出回路615に与えられる。
回路614は、T1ビツト・クロツク信号の制御
下で動作し、その出力線7−R上にフレーム同期
受信信号を生成し、それが多重化装置5に送られ
る。この信号は、回路614が非直列化装置61
2中で同期パターンを認識するとき活動状態とな
る。この周期パターンはT1線のチヤネル0に送
られる。
して同期パターン検出回路615に与えられる。
回路614は、T1ビツト・クロツク信号の制御
下で動作し、その出力線7−R上にフレーム同期
受信信号を生成し、それが多重化装置5に送られ
る。この信号は、回路614が非直列化装置61
2中で同期パターンを認識するとき活動状態とな
る。この周期パターンはT1線のチヤネル0に送
られる。
フリツプフロツプ618に接続されたバイト・
カウンタ616は、線620上にチヤネル選択信
号を送出する。バイト・カウンタは線608から
のリンク・ビツト・クロツク・パルスをカウント
する。選択信号が活動状態になるたびに、非直列
化装置612の内容がリンク・データ・スロツト
直列化装置622にロードされる。
カウンタ616は、線620上にチヤネル選択信
号を送出する。バイト・カウンタは線608から
のリンク・ビツト・クロツク・パルスをカウント
する。選択信号が活動状態になるたびに、非直列
化装置612の内容がリンク・データ・スロツト
直列化装置622にロードされる。
フリツプフロツプ618の出力は、T1チヤネ
ル・カウンタ624に与えられ、T1チヤネル・
カウンタ624はチヤネル1及びチヤネル16が
デコードされたとき出力線626と628上にア
クテイブ信号を出す。これらのチヤネルは、リン
ク制御スロツトのEビツト位置にロードされる信
号情報を交換するのに使われる。したがつて、こ
れらの信号は、ORゲート627を介してゲート
回路630に送られ、線620上のチヤネル選択
信号が活動状態のとき、非直列化回路612の内
容が制御スロツト直列化装置632に供給され
る。
ル・カウンタ624に与えられ、T1チヤネル・
カウンタ624はチヤネル1及びチヤネル16が
デコードされたとき出力線626と628上にア
クテイブ信号を出す。これらのチヤネルは、リン
ク制御スロツトのEビツト位置にロードされる信
号情報を交換するのに使われる。したがつて、こ
れらの信号は、ORゲート627を介してゲート
回路630に送られ、線620上のチヤネル選択
信号が活動状態のとき、非直列化回路612の内
容が制御スロツト直列化装置632に供給され
る。
バイト・カウンタ616とチヤネル・カウンタ
624は、線7−Rからのフレーム同期信号によ
つてリセツトされる。
624は、線7−Rからのフレーム同期信号によ
つてリセツトされる。
データ・スロツト直列化装置622と制御スロ
ツト直列化装置632は、直列に接続されてお
り、線608上のリンク・ビツト制御信号の制御
下でシフトされる。これは、リンク15を介して
多重化回路5に直列データ・ビツト及び制御ビツ
トを供給するためである。
ツト直列化装置632は、直列に接続されてお
り、線608上のリンク・ビツト制御信号の制御
下でシフトされる。これは、リンク15を介して
多重化回路5に直列データ・ビツト及び制御ビツ
トを供給するためである。
第8図に関して説明したように、ビツトIとビ
ツトNが制御スロツトにロードされる。この機構
(これは、参照番号634の部分に概略的に示し
てある)は、線626及び628上の信号が活動
状態のとき、インバータ636によつて禁止され
る。
ツトNが制御スロツトにロードされる。この機構
(これは、参照番号634の部分に概略的に示し
てある)は、線626及び628上の信号が活動
状態のとき、インバータ636によつて禁止され
る。
第4−A図および第4−B図に示したような
TRビツトは不要である。
TRビツトは不要である。
T1回線インターフエース回路の送信部分を第
16図に示す。
16図に示す。
これは、多重化装置5の出力部で送信リンク1
3からの直列データ・ビツト及び制御ビツトを受
け取る、制御およびデータ・スロツト非直列化装
置700を含んでいる。非直列化装置700の内
容は、線9上のPLO出力信号の制御下で、すな
わち8.192MHzの周波数でシフトされる。
3からの直列データ・ビツト及び制御ビツトを受
け取る、制御およびデータ・スロツト非直列化装
置700を含んでいる。非直列化装置700の内
容は、線9上のPLO出力信号の制御下で、すな
わち8.192MHzの周波数でシフトされる。
PLO出力信号は、その出力線上に4.096MHzの
周波数の信号を供給するフリツプフロツプ回路7
02に与えられる。この信号は直列化装置706
のシフト入力部に印加されて、直列化装置706
のシフトをT1ビツトの速度で制御する。
周波数の信号を供給するフリツプフロツプ回路7
02に与えられる。この信号は直列化装置706
のシフト入力部に印加されて、直列化装置706
のシフトをT1ビツトの速度で制御する。
PLO出力信号は、バイト・カウンタ708に
与えられる。バイト・カウンタ708の出力は、
その出力線上にチヤネル選択信号を供給するフリ
ツプフロツプ710に印加される。このチヤネル
選択信号が活動状態になると、非直列化装置70
0中のデータ・スロツトの内容がゲート回路71
4を介して直列化装置706にロードされる。
与えられる。バイト・カウンタ708の出力は、
その出力線上にチヤネル選択信号を供給するフリ
ツプフロツプ710に印加される。このチヤネル
選択信号が活動状態になると、非直列化装置70
0中のデータ・スロツトの内容がゲート回路71
4を介して直列化装置706にロードされる。
信号チヤネル1及び16が、フリツプフロツプ
710の出力部に接続されたチヤネル・カウンタ
716でデコードされると、ORゲート718と
NORゲート720からなる論理回路によつて、
直列化装置706へのデータ・スロツトの転送が
禁止される。
710の出力部に接続されたチヤネル・カウンタ
716でデコードされると、ORゲート718と
NORゲート720からなる論理回路によつて、
直列化装置706へのデータ・スロツトの転送が
禁止される。
ORゲート718の入力部には、カウンタ71
6からのチヤネル1及びチヤネル16の標識が与
えられ、NORゲート720の入力部には、ORゲ
ート718の出力およびカウンタ716からのチ
ヤネル0の標識が供給される。すなわち、チヤネ
ル1またはチヤネル16がデコードされると、ゲ
ート回路714は禁止され、ゲート回路724に
アクテイブ・ゲート信号が与えられて、制御スロ
ツト中の外部制御ビツトEの内容が直列化装置7
06に転送される。
6からのチヤネル1及びチヤネル16の標識が与
えられ、NORゲート720の入力部には、ORゲ
ート718の出力およびカウンタ716からのチ
ヤネル0の標識が供給される。すなわち、チヤネ
ル1またはチヤネル16がデコードされると、ゲ
ート回路714は禁止され、ゲート回路724に
アクテイブ・ゲート信号が与えられて、制御スロ
ツト中の外部制御ビツトEの内容が直列化装置7
06に転送される。
チヤネル0がデコードされると、ゲート回路7
14は禁止され、したがつてデータ・スロツトの
内容は直列化装置706に転送されない。ゲート
回路726は、線7上のフレーム送信制御信号の
制御下でフレーム同期パターン生成回路728中
に生成される同期パターンを、直列化装置706
に送る。
14は禁止され、したがつてデータ・スロツトの
内容は直列化装置706に転送されない。ゲート
回路726は、線7上のフレーム送信制御信号の
制御下でフレーム同期パターン生成回路728中
に生成される同期パターンを、直列化装置706
に送る。
直列化装置706からシフト・アウトされたビ
ツトは、ドライバ730を介してT1リンクに供
給される。
ツトは、ドライバ730を介してT1リンクに供
給される。
I制御ビツトは、第12図に関して説明したや
り方で処理される。これは、論理730で概要的に
示してある。Iビツトは、ゲート回路732を介
して内部制御論理に供給される。ORゲート71
8の出力は、インバータ734中で反転される。
すなわち、チヤネル1またはチヤネル16がデコ
ードされると、論理730へのIビツトの転送は禁
止される。
り方で処理される。これは、論理730で概要的に
示してある。Iビツトは、ゲート回路732を介
して内部制御論理に供給される。ORゲート71
8の出力は、インバータ734中で反転される。
すなわち、チヤネル1またはチヤネル16がデコ
ードされると、論理730へのIビツトの転送は禁
止される。
第8図及び第15図ならびに第10図及び第1
6図を参照しながら、回線走査手段をモデム・ユ
ーザとT1タイプのユーザに接続できる、異なる
2種の型の受信手段および送信手段について説明
してきたが、回線走査手段をその他のタイプのユ
ーザに接続できる受信手段および送信手段を実現
することは、当業者にとつて容易である。
6図を参照しながら、回線走査手段をモデム・ユ
ーザとT1タイプのユーザに接続できる、異なる
2種の型の受信手段および送信手段について説明
してきたが、回線走査手段をその他のタイプのユ
ーザに接続できる受信手段および送信手段を実現
することは、当業者にとつて容易である。
E 発明の効果
以上説明したように本発明によれば、通信制御
装置をあらゆる種類の物理的または論理的接続機
構に接続できるようになる。
装置をあらゆる種類の物理的または論理的接続機
構に接続できるようになる。
第1図は、本発明を適用することのできる通信
制御装置の概略図、第2図は本発明にもとづく多
重インターフエースを組み込んだ回線アダプタの
ブロツク図、第3A図ないし第3C図は、3有効
ビツトの交換、7有効ビツトの交換、および8有
効ビツトの交換の場合のリンク・エンテイテイを
示す図、第4A図および第4B図は、論理
64Kbpsユーザおよび56Kbpsユーザについての8
ビツトの交換および7ビツトの交換の場合のリン
ク・エンテイテイを示し、第4C図は、低速ユー
ザの場合のデータ・スロツトと制御スロツトを示
す図、第5A図および第5B図は、それぞれ、デ
ータ転送に必要な制御情報のみを含む受信ストリ
ームと送信ストリームを示す図、第6A図および
第6B図は、それぞれ受信ストリームおよび送信
ストリーム用の制御スロツトを示す図、第7図
は、多重化装置のブロツク図、第8図は、回線イ
ンターフエース回路の受信部分を示す図、第9図
は、第8図に示した回線インターフエース回路の
受信部分のタイミング図、第10図は、回線イン
ターフエース回路の送信部分を示す図、第11図
は、回線インターフエース回路の送信部分のタイ
ミング図、第12図は、制御スロツト中で交換す
べきビツトを配列するための走査・再生機構を示
す図、第13図は、回線インターフエース回路の
受信部分のモデム・クロツク再同期信号生成回路
を示す図、第14図は、回線インターフエース回
路の送信部分の単一パルス生成回路208を示す
図、第15図は、回線走査手段を多重ユーザ・リ
ンクに接続するためのT1回線インターフエース
回路の受信部分を示す図、第16図は、回線走査
手段を多重ユーザ・リンクに接続するためのT1
回線インターフエース回路の送信部分を示す図で
ある。
制御装置の概略図、第2図は本発明にもとづく多
重インターフエースを組み込んだ回線アダプタの
ブロツク図、第3A図ないし第3C図は、3有効
ビツトの交換、7有効ビツトの交換、および8有
効ビツトの交換の場合のリンク・エンテイテイを
示す図、第4A図および第4B図は、論理
64Kbpsユーザおよび56Kbpsユーザについての8
ビツトの交換および7ビツトの交換の場合のリン
ク・エンテイテイを示し、第4C図は、低速ユー
ザの場合のデータ・スロツトと制御スロツトを示
す図、第5A図および第5B図は、それぞれ、デ
ータ転送に必要な制御情報のみを含む受信ストリ
ームと送信ストリームを示す図、第6A図および
第6B図は、それぞれ受信ストリームおよび送信
ストリーム用の制御スロツトを示す図、第7図
は、多重化装置のブロツク図、第8図は、回線イ
ンターフエース回路の受信部分を示す図、第9図
は、第8図に示した回線インターフエース回路の
受信部分のタイミング図、第10図は、回線イン
ターフエース回路の送信部分を示す図、第11図
は、回線インターフエース回路の送信部分のタイ
ミング図、第12図は、制御スロツト中で交換す
べきビツトを配列するための走査・再生機構を示
す図、第13図は、回線インターフエース回路の
受信部分のモデム・クロツク再同期信号生成回路
を示す図、第14図は、回線インターフエース回
路の送信部分の単一パルス生成回路208を示す
図、第15図は、回線走査手段を多重ユーザ・リ
ンクに接続するためのT1回線インターフエース
回路の受信部分を示す図、第16図は、回線走査
手段を多重ユーザ・リンクに接続するためのT1
回線インターフエース回路の送信部分を示す図で
ある。
Claims (1)
- 【特許請求の範囲】 1 通信制御装置の回線走査手段と該通信制御装
置に接続されたユーザとの間でデータビツト及び
制御ビツトを交換するために前記通信制御装置の
回線走査手段に接続されるインターフエース装置
であつて、 多重化手段を介して前記回線走査手段をユーザ
に接続するリンクを含み、 該リンクを介して前記データビツト及び制御ビ
ツトが同期式フレームによつて交換され、該同期
式フレームにおいては各ユーザごとに同一構造の
スロツトが少なくとも2つ割り当てられており、 これら少なくとも2つのスロツトがnビツトの
データスロツト及びnビツトの制御スロツトであ
つて、 前記nビツトのデータスロツトは通信媒体の速
度に応じて変化し得るx個の有効ビツトを含み、
この可変数xは、データビツトに隣接し所定の値
にセツトされた区切りビツトと該区切りビツトに
隣接し他の所定の値にセツトされた(n−x−
1)個のビツトとを有する可変区切りパターンに
よつて指定され、 前記nビツトの制御スロツトにおいては前記デ
ータスロツトがn個の有効ビツトを有する場合
(x=nの場合)は最初のビツトが大域妥当性検
査ビツトとして使用され、該最初のビツトはx=
nのとき所定の値にセツトされx=nでないとき
他の所定の値にセツトされ、残りの(n−1)個
のビツトは制御情報を交換するのに使用されるこ
とを特徴とするインターフエース装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP85430041.5 | 1985-12-04 | ||
EP85430041A EP0232437B1 (en) | 1985-12-04 | 1985-12-04 | Multiplex interface for a communication controller |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62133839A JPS62133839A (ja) | 1987-06-17 |
JPH0440903B2 true JPH0440903B2 (ja) | 1992-07-06 |
Family
ID=8194586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61266810A Granted JPS62133839A (ja) | 1985-12-04 | 1986-11-11 | インタ−フエ−ス装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4760573A (ja) |
EP (1) | EP0232437B1 (ja) |
JP (1) | JPS62133839A (ja) |
DE (1) | DE3578240D1 (ja) |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4939725A (en) * | 1987-11-30 | 1990-07-03 | Furukawa Electric Co., Ltd. | Multiplex transmission system |
US4888765A (en) * | 1988-08-22 | 1989-12-19 | Rockwell International Corporation | Digital loop carrier system having programmable timeslot and bandwidth allocation circuit |
US4881225A (en) * | 1988-08-31 | 1989-11-14 | Rockwell International Corporation | Digital loop carrier system having multiplexed interrupt structure |
US5033064A (en) * | 1988-12-09 | 1991-07-16 | Transwitch Corporation | Clock dejitter circuit for regenerating DS1 signal |
US4967405A (en) * | 1988-12-09 | 1990-10-30 | Transwitch Corporation | System for cross-connecting high speed digital SONET signals |
US5040170A (en) * | 1988-12-09 | 1991-08-13 | Transwitch Corporation | System for cross-connecting high speed digital signals |
US5142529A (en) * | 1988-12-09 | 1992-08-25 | Transwitch Corporation | Method and means for transferring a data payload from a first SONET signal to a SONET signal of different frequency |
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DE69017198T2 (de) * | 1990-05-15 | 1995-08-17 | International Business Machines Corp., Armonk, N.Y. | Hybrides Vermittlungssystem für einen Kommunikationsknoten. |
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FR2709896B1 (fr) * | 1993-09-08 | 1996-07-05 | Alcatel Mobile Comm France | Trame de transmission de données à ambiguïté réduite, émetteur et récepteur adaptés à une telle trame. |
KR100877944B1 (ko) * | 1996-03-18 | 2009-01-12 | 가부시끼가이샤 도시바 | 부호화 장치 및 부호화 방법 |
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US7817958B2 (en) * | 2006-12-22 | 2010-10-19 | Lgc Wireless Inc. | System for and method of providing remote coverage area for wireless communications |
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US8583100B2 (en) * | 2007-01-25 | 2013-11-12 | Adc Telecommunications, Inc. | Distributed remote base station system |
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US8010116B2 (en) * | 2007-06-26 | 2011-08-30 | Lgc Wireless, Inc. | Distributed antenna communications system |
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US9001811B2 (en) * | 2009-05-19 | 2015-04-07 | Adc Telecommunications, Inc. | Method of inserting CDMA beacon pilots in output of distributed remote antenna nodes |
EP3108627A4 (en) | 2014-02-18 | 2017-10-11 | CommScope Technologies LLC | Selectively combining uplink signals in distributed antenna systems |
US10499269B2 (en) | 2015-11-12 | 2019-12-03 | Commscope Technologies Llc | Systems and methods for assigning controlled nodes to channel interfaces of a controller |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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IT1118433B (it) * | 1979-03-15 | 1986-03-03 | Cselt Centro Studi Lab Telecom | Autocommutatore telefonico numerico per aree a bassa densita' d'utenza |
DE3070386D1 (en) * | 1980-09-26 | 1985-05-02 | Ibm | Communication line adapter for a communication controller |
US4530088A (en) * | 1983-02-15 | 1985-07-16 | Sperry Corporation | Group coding system for serial data transmission |
US4665517A (en) * | 1983-12-30 | 1987-05-12 | International Business Machines Corporation | Method of coding to minimize delay at a communication node |
-
1985
- 1985-12-04 DE DE8585430041T patent/DE3578240D1/de not_active Expired - Fee Related
- 1985-12-04 EP EP85430041A patent/EP0232437B1/en not_active Expired
-
1986
- 1986-11-11 JP JP61266810A patent/JPS62133839A/ja active Granted
- 1986-11-13 US US06/930,164 patent/US4760573A/en not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
JPS62133839A (ja) | 1987-06-17 |
EP0232437A1 (en) | 1987-08-19 |
DE3578240D1 (de) | 1990-07-19 |
US4760573A (en) | 1988-07-26 |
EP0232437B1 (en) | 1990-06-13 |
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