JPH02150140A - 非同期高速パケツト・スイツチングのためのラベル・スイツチング及び制御インタフエース - Google Patents
非同期高速パケツト・スイツチングのためのラベル・スイツチング及び制御インタフエースInfo
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- JPH02150140A JPH02150140A JP1258014A JP25801489A JPH02150140A JP H02150140 A JPH02150140 A JP H02150140A JP 1258014 A JP1258014 A JP 1258014A JP 25801489 A JP25801489 A JP 25801489A JP H02150140 A JPH02150140 A JP H02150140A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/20—Support for services
- H04L49/201—Multicast operation; Broadcast operation
- H04L49/203—ATM switching fabrics with multicast or broadcast capabilities
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/24—Time-division multiplex systems in which the allocation is indicated by an address the different channels being transmitted sequentially
- H04J3/247—ATM or packet multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ディジタル信号伝送システム、更に特定する
に、非同期高速パケット・スイッチングのためのラベル
・スイッチング及び制御インタフェースに関する。
に、非同期高速パケット・スイッチングのためのラベル
・スイッチング及び制御インタフェースに関する。
科学的及び技術的文献において周知のように、ラベル−
アドレス指定スイッチング技術と呼ばれそして対応する
多重及び非同期伝送技術に関連している新しい非同期高
速パケット・スイッチング技術は、従来での同期式ディ
ジタル・スイッチング及び伝送技術に比べて多くの利点
を有する。非同期転送モードは、考慮されているサービ
スの型式及びレートに無関係で、処理されるべきトラフ
ィックつまり往来の平均に近い値に基づいたスイッチン
グ装置及び伝送手段の寸法ぎめを可能にする。もしも要
請されるならば、加入者により発生される情報はディジ
タル形態において符号化され、その後、その長さが大体
において決定されそして各パケットにそれが属する呼出
しを示すラベルが与えられているパケットへとグループ
化される。
アドレス指定スイッチング技術と呼ばれそして対応する
多重及び非同期伝送技術に関連している新しい非同期高
速パケット・スイッチング技術は、従来での同期式ディ
ジタル・スイッチング及び伝送技術に比べて多くの利点
を有する。非同期転送モードは、考慮されているサービ
スの型式及びレートに無関係で、処理されるべきトラフ
ィックつまり往来の平均に近い値に基づいたスイッチン
グ装置及び伝送手段の寸法ぎめを可能にする。もしも要
請されるならば、加入者により発生される情報はディジ
タル形態において符号化され、その後、その長さが大体
において決定されそして各パケットにそれが属する呼出
しを示すラベルが与えられているパケットへとグループ
化される。
従来のパケット・スイッチングで生じるものと異なって
、その呼出しは特定の回路又はフレーム内での特定の時
間間隔の各セグメント上に割当てられないが、各種セル
に関するパケットは、それらが唯一の通路上で前記非同
期マルチプレクスを利用できるように進められる。クロ
ック周波数に依存したそれ自体の帯域幅を持つこの通路
上において、各呼出しは有用なデータを含むパケットの
みを進め、その後、各瞬間において、それが必要とする
帯域のみを占有し、これは非常に自然で且つ効果的な統
計学的多重化を可能にする。従って、被呼者としての加
入者に対する発呼加入者による呼出しのスイッチングは
、各結節において、マルチプレクスのスイッチングと、
そのマルチプレラス上におけるラベルスイッチングとか
ら成っている。
、その呼出しは特定の回路又はフレーム内での特定の時
間間隔の各セグメント上に割当てられないが、各種セル
に関するパケットは、それらが唯一の通路上で前記非同
期マルチプレクスを利用できるように進められる。クロ
ック周波数に依存したそれ自体の帯域幅を持つこの通路
上において、各呼出しは有用なデータを含むパケットの
みを進め、その後、各瞬間において、それが必要とする
帯域のみを占有し、これは非常に自然で且つ効果的な統
計学的多重化を可能にする。従って、被呼者としての加
入者に対する発呼加入者による呼出しのスイッチングは
、各結節において、マルチプレクスのスイッチングと、
そのマルチプレラス上におけるラベルスイッチングとか
ら成っている。
伝送手段の技術的改良は、HD L Cプロトコルチエ
ツクがセグメントごとに回避されるのを可能にすると共
に、それらが2つの接続端に制限されるのを可能にする
。これは、各結節におけるスイッチング動作が過度な遅
延を導入しないように実行されるという条件の下で、そ
のシステム性能を大きく改善する。
ツクがセグメントごとに回避されるのを可能にすると共
に、それらが2つの接続端に制限されるのを可能にする
。これは、各結節におけるスイッチング動作が過度な遅
延を導入しないように実行されるという条件の下で、そ
のシステム性能を大きく改善する。
今日一般に受け入れられている技術によると、こうした
システムで使用される特定のパケットは“セル”と呼ば
れている。
システムで使用される特定のパケットは“セル”と呼ば
れている。
こうした技術に関する現在での状態は、すべての接続ト
ランクに関して常に同じレベルを使用して、すなわち、
その後者を、その呼出しにより含まれるが、ラベル割当
て問題を生じさせる各トランク、特に、その結節が複雑
なメツシュによって接続されそしてその発呼者及び被呼
者を識別するためのパラメータを含む非常に大きなラベ
ルを必要とし、また、長いラベルは、それらのハードウ
ェアを一時複雑にする一方、ソフトウェア処理が受け入
れ難い時間的損失を発生すること、更に、長いセルは、
非同期式スイチングに適する型式の回路網である多くの
自己経路指示スイッチング回路網の性能を悪化させると
いう2つの不都合を持つ過度な回路網帯域損を避けるた
めρ長いセルを必要とする回路網を示す仮想の呼出しを
考慮して、ラベル・スイッチングを断念する多くの経験
的履行を含んでいる。
ランクに関して常に同じレベルを使用して、すなわち、
その後者を、その呼出しにより含まれるが、ラベル割当
て問題を生じさせる各トランク、特に、その結節が複雑
なメツシュによって接続されそしてその発呼者及び被呼
者を識別するためのパラメータを含む非常に大きなラベ
ルを必要とし、また、長いラベルは、それらのハードウ
ェアを一時複雑にする一方、ソフトウェア処理が受け入
れ難い時間的損失を発生すること、更に、長いセルは、
非同期式スイチングに適する型式の回路網である多くの
自己経路指示スイッチング回路網の性能を悪化させると
いう2つの不都合を持つ過度な回路網帯域損を避けるた
めρ長いセルを必要とする回路網を示す仮想の呼出しを
考慮して、ラベル・スイッチングを断念する多くの経験
的履行を含んでいる。
他の実施例において、ラベル・スイッチングは、スイッ
チング結節に到着するマルチプレクスの各々に対して、
各セルに基づいて中央処理装置によって実行され、そし
て、接続されるマルチプレクサのレートすなわち管理さ
れる当代の仮想セルの数を太き(制限する。更に、マル
チプレクスは同種のもの、つまり、すべてが同じ帯域を
持ち、それらの各々が接続回路網の入力に接続されるも
のである。これは、その徐々な成長に関してのみならず
また、正しい且つ効果的なマルチプレクス利用に関して
、システムの融通性を大きく低下させる。実際問題とし
て、もしもマルチプレクスが広帯域セルでもっての合理
的な統計学的占有を許容するように寸法取りされるなら
ば、その呼出しが要請する大きな帯域差のために、その
寸法は、合理的なトラフィック百分率によるその占有が
管理の困難な多くの呼出しを意味するので、狭い帯域の
呼出しに対して過度になることがある。従って異なる帯
域の呼出しについての十分な混合は常に可能でなくしか
も好都合でない。
チング結節に到着するマルチプレクスの各々に対して、
各セルに基づいて中央処理装置によって実行され、そし
て、接続されるマルチプレクサのレートすなわち管理さ
れる当代の仮想セルの数を太き(制限する。更に、マル
チプレクスは同種のもの、つまり、すべてが同じ帯域を
持ち、それらの各々が接続回路網の入力に接続されるも
のである。これは、その徐々な成長に関してのみならず
また、正しい且つ効果的なマルチプレクス利用に関して
、システムの融通性を大きく低下させる。実際問題とし
て、もしもマルチプレクスが広帯域セルでもっての合理
的な統計学的占有を許容するように寸法取りされるなら
ば、その呼出しが要請する大きな帯域差のために、その
寸法は、合理的なトラフィック百分率によるその占有が
管理の困難な多くの呼出しを意味するので、狭い帯域の
呼出しに対して過度になることがある。従って異なる帯
域の呼出しについての十分な混合は常に可能でなくしか
も好都合でない。
現在のシステムで、1つの点から複数の点のいづれかへ
の接続は樹立されないので、それらは、かかる型式のト
ラフィックが全トラフィックに関して低いと見られてさ
え又はそれらが特殊な多点スイッチング装置に向う経路
指示を必要としてさえ、その接続回路網を倍増させる特
殊な複製回路網を必要とする。
の接続は樹立されないので、それらは、かかる型式のト
ラフィックが全トラフィックに関して低いと見られてさ
え又はそれらが特殊な多点スイッチング装置に向う経路
指示を必要としてさえ、その接続回路網を倍増させる特
殊な複製回路網を必要とする。
現在の履行において、そのモジュール性の程度はかなり
低く、各マルチプレクスは、そのマルチプレクスのみを
受信する接続回路網の終端に接続されている。従って、
新しいマルチプレクスの付加は、そのマルチプレクスが
高いレートにあるときのみ、換言するに、スイッチング
回路網入力におけるトラフィック集中を実行する多重レ
ベルが存在しないときにのみ、適切に利用される接続回
路網の拡張を意味する。
低く、各マルチプレクスは、そのマルチプレクスのみを
受信する接続回路網の終端に接続されている。従って、
新しいマルチプレクスの付加は、そのマルチプレクスが
高いレートにあるときのみ、換言するに、スイッチング
回路網入力におけるトラフィック集中を実行する多重レ
ベルが存在しないときにのみ、適切に利用される接続回
路網の拡張を意味する。
前述の不都合は、適当な制御ユニ1ツトによって制御さ
れるセットとしてのラベル・スイッチング及びセル処理
ユニットからなる本発明により与えられる非同期高速パ
ケット・スイッチングのためのラベル・スイッチング及
び制御インタフェースによって克服され、前述のユニッ
トは接続樹立/釈放においてのみ制御プロセッサの介入
を要請するマイクロプログラム・ロジックのおかげで各
多重レベルにおいて実時間で動作する。前記ユニットは
、前記技術の利点を好都合に開発するのに必要な流れ制
御アルゴリズムの低いレベルを実施する。そのラベルは
その呼出しに対して局部的にのみ割当てられる仮想回路
を示し、かくして、非常に広範なラベルの必要性を無効
にし、特定のラベルを使用する接続を特徴づけているパ
ラメータはそのユニット自体に記憶される。各ユニット
はその結節入力マルチプレクサ上での接続を特徴的に表
わしているラベルを切換え、以って、それは、出力マル
チプレクサ上で特徴づけられ、そしてその同じ時刻に、
各セルに、その自己経路指示回路網で実行される多重ス
イッチングを切換えるのに必要な情報を関連づけ、セン
トでの各ユニットによって処理されるセルは、非同期方
式において統計的に多重化され、そして接続回路網終端
へと送られる。かかる終端は互いに異なる周波数におけ
る一時の非同期式マルチプレクスとして作用する。
れるセットとしてのラベル・スイッチング及びセル処理
ユニットからなる本発明により与えられる非同期高速パ
ケット・スイッチングのためのラベル・スイッチング及
び制御インタフェースによって克服され、前述のユニッ
トは接続樹立/釈放においてのみ制御プロセッサの介入
を要請するマイクロプログラム・ロジックのおかげで各
多重レベルにおいて実時間で動作する。前記ユニットは
、前記技術の利点を好都合に開発するのに必要な流れ制
御アルゴリズムの低いレベルを実施する。そのラベルは
その呼出しに対して局部的にのみ割当てられる仮想回路
を示し、かくして、非常に広範なラベルの必要性を無効
にし、特定のラベルを使用する接続を特徴づけているパ
ラメータはそのユニット自体に記憶される。各ユニット
はその結節入力マルチプレクサ上での接続を特徴的に表
わしているラベルを切換え、以って、それは、出力マル
チプレクサ上で特徴づけられ、そしてその同じ時刻に、
各セルに、その自己経路指示回路網で実行される多重ス
イッチングを切換えるのに必要な情報を関連づけ、セン
トでの各ユニットによって処理されるセルは、非同期方
式において統計的に多重化され、そして接続回路網終端
へと送られる。かかる終端は互いに異なる周波数におけ
る一時の非同期式マルチプレクスとして作用する。
更に特定するに、各ラベル・スイッチングユニットはそ
れ自体の動作周波数を持たないが、それが接続されてい
る非同期式マルチプレクスのものを自動的に取り上げる
ことに注意されたい。独立していてしかも異なる周波数
の非同期式マルチプレクスを持つ可能性は非常に異なる
帯域のトラフィックでもっての多重占有の最適化を可能
にする一方、そのユニットはそれらが接続される多重帯
域におけるダイナミックな変動を支持する。同じ接続回
路網を通し且つデータセルと同じ型式のセルでもって、
各制御及びラベル・スイッチング・インタフェースを制
御するプロセッサは各インタフェースのプロセッサと連
通でき、ここから、結節の全体的制御マルチプロセッサ
を履行することは、インタフェース制御プロセッサに基
ぜいて、自然でしかも効果的な方法において可能である
。
れ自体の動作周波数を持たないが、それが接続されてい
る非同期式マルチプレクスのものを自動的に取り上げる
ことに注意されたい。独立していてしかも異なる周波数
の非同期式マルチプレクスを持つ可能性は非常に異なる
帯域のトラフィックでもっての多重占有の最適化を可能
にする一方、そのユニットはそれらが接続される多重帯
域におけるダイナミックな変動を支持する。同じ接続回
路網を通し且つデータセルと同じ型式のセルでもって、
各制御及びラベル・スイッチング・インタフェースを制
御するプロセッサは各インタフェースのプロセッサと連
通でき、ここから、結節の全体的制御マルチプロセッサ
を履行することは、インタフェース制御プロセッサに基
ぜいて、自然でしかも効果的な方法において可能である
。
更に、各ユニットは各呼出しのセルを多(の回数複製し
、いづれかの呼出しの瞬間にそのユニット自体へと連通
される適当なスイッチング情報を各対に供給する可能性
を持つので、多点接続に対するスイッチング・システム
は拡張されることがない。
、いづれかの呼出しの瞬間にそのユニット自体へと連通
される適当なスイッチング情報を各対に供給する可能性
を持つので、多点接続に対するスイッチング・システム
は拡張されることがない。
ラベル・スイッチング及び制御インタフェースにおける
セル処理ユニットの数は変えることができ、これは良好
なシステム・モジュール性を与える。また、多重化周波
数は、前にも述べたように、異なっていてしかも容易に
変えられるので、回路網を再構成することについて非常
に簡単な方法を提供する。つまり、唯一の拘束は、接続
回路網入力における多重化されたセルの流れ全体が平均
でのそのスイッチング容量を越えてはならないというこ
とである。
セル処理ユニットの数は変えることができ、これは良好
なシステム・モジュール性を与える。また、多重化周波
数は、前にも述べたように、異なっていてしかも容易に
変えられるので、回路網を再構成することについて非常
に簡単な方法を提供する。つまり、唯一の拘束は、接続
回路網入力における多重化されたセルの流れ全体が平均
でのそのスイッチング容量を越えてはならないというこ
とである。
特許請求の範囲第1項に規定されているような非同期高
速パケット・スイッチングに対するラベル・スイッチン
グ及び制御インタフェースは本発明によって与えられる
。
速パケット・スイッチングに対するラベル・スイッチン
グ及び制御インタフェースは本発明によって与えられる
。
本発明による前述の及び他の特徴は、添付図面に非限定
的な例として与えられている好ましき実施例を参照して
の以下の記載から一時明瞭になろう。
的な例として与えられている好ましき実施例を参照して
の以下の記載から一時明瞭になろう。
第1図の挿入構成において、ラベル・スイッチング及び
制御インク・フェースはICMとして示され、そしてN
WDは自己経路指示接続回路網を示している。
制御インク・フェースはICMとして示され、そしてN
WDは自己経路指示接続回路網を示している。
第1図は、各々が固定した長さを持つセルの双方向流れ
を運んでいるlからNまでのワイヤ上にある多くの非同
期マルチプレクスと接続されたスイッチング結節を示し
ている。各セルは、仮想の呼出しに対して局部的に割当
てられる仮想回路をマルチプレラス上で示すラベルを具
備している。
を運んでいるlからNまでのワイヤ上にある多くの非同
期マルチプレクスと接続されたスイッチング結節を示し
ている。各セルは、仮想の呼出しに対して局部的に割当
てられる仮想回路をマルチプレラス上で示すラベルを具
備している。
特定のラベルを持つセルは、伝送するのに有用なデータ
が相対的呼出しに対しであるときにのみ、そのマルチプ
レラス上にある。ここから、いづれの呼出しにも割当て
られていない仮想回路はセルを放出せず、他のものに対
して利用で、きる伝送可能な帯域を残している。捕えら
れた回路が伝送されるべきデータを持たない間隔はスタ
ッフィング回路と呼ばれる特定の仮想回路に割当てられ
る空のセルでもって詰め込まれる。M個の各セルは周期
的に放出され、そのラベルはそれを仮想の管理回路に対
して割当てる。同様にして、1つ又はそれ以上のラベル
が同じ数の信号流(仮想の信号回路)に対して割当てら
れる。
が相対的呼出しに対しであるときにのみ、そのマルチプ
レラス上にある。ここから、いづれの呼出しにも割当て
られていない仮想回路はセルを放出せず、他のものに対
して利用で、きる伝送可能な帯域を残している。捕えら
れた回路が伝送されるべきデータを持たない間隔はスタ
ッフィング回路と呼ばれる特定の仮想回路に割当てられ
る空のセルでもって詰め込まれる。M個の各セルは周期
的に放出され、そのラベルはそれを仮想の管理回路に対
して割当てる。同様にして、1つ又はそれ以上のラベル
が同じ数の信号流(仮想の信号回路)に対して割当てら
れる。
同期式マルチプレクスのチャンネルは、その入力におい
て、非同期マルチプレクス成分へとデマルチプレクスさ
れ、その出力において逆に処理されるので、本発明は、
幾つかの非同期マルチプレクスが同期式マルチプレクス
として使用できる事実を拘束するものでない。各非同期
マルチプレクスにおいて、その伝達可能な手段はそのビ
ット及びオクテツト・クロック情報を維持して戻すが、
ディジタル伝送の古典的意味におけるチャンネルは検出
でき象い。
て、非同期マルチプレクス成分へとデマルチプレクスさ
れ、その出力において逆に処理されるので、本発明は、
幾つかの非同期マルチプレクスが同期式マルチプレクス
として使用できる事実を拘束するものでない。各非同期
マルチプレクスにおいて、その伝達可能な手段はそのビ
ット及びオクテツト・クロック情報を維持して戻すが、
ディジタル伝送の古典的意味におけるチャンネルは検出
でき象い。
ここでは、そのシステムで使用できるセルのフォーマッ
トが非限定的な例に従って記述される。
トが非限定的な例に従って記述される。
それが同一型式のフィールドを含みそして固定した整数
のオクテツトを含むものと仮定すると、如何なる形態で
も使用できる。
のオクテツトを含むものと仮定すると、如何なる形態で
も使用できる。
セルは32のオクテツトで形成され、そのうちの初めの
2つはヘッダーを形成し、他の30は運ばれる情報内容
を形成する。また、ヘッダーは2つの部分に分割され、
13ビツトからなる第1の部分はセル・ラベルであり、
他方、3ビツトからなる第2の部分はセルを限定するた
めに使用されるラベル保護コードである。かくして、各
非同期マルチプレクサ上では8192の仮想回路が検出
される。
2つはヘッダーを形成し、他の30は運ばれる情報内容
を形成する。また、ヘッダーは2つの部分に分割され、
13ビツトからなる第1の部分はセル・ラベルであり、
他方、3ビツトからなる第2の部分はセルを限定するた
めに使用されるラベル保護コードである。かくして、各
非同期マルチプレクサ上では8192の仮想回路が検出
される。
非同期マルチプレクスは、前述の様式で履行される前記
セルの中断されたシーケンスによって形成され、送受シ
ステムは、ビット・クロックと、オクテツト同期と、そ
してマルチプレクサにより実行される流れの一部を形成
しないが、その伝送システムにより使用されるサービス
流に属するオクテットを表示するマスキング判定基準と
を供給し、これは周知の伝送技術に従ってな、される。
セルの中断されたシーケンスによって形成され、送受シ
ステムは、ビット・クロックと、オクテツト同期と、そ
してマルチプレクサにより実行される流れの一部を形成
しないが、その伝送システムにより使用されるサービス
流に属するオクテットを表示するマスキング判定基準と
を供給し、これは周知の伝送技術に従ってな、される。
この発明の目的は、多くの(7つまで)そうした双方向
マルチプレクスと、セル自己経路指示接続回路網、すな
わち、そのセルに含まれているコードに従って入力から
出力へとデータセルを運ぶことのできる接続回路網との
間に置かれ、かかる回路網の各終端にはインタフェース
ICMが供給される。かかる回路網の例は、例えばデル
タ回路網の一団のような従来技術として周知である。
マルチプレクスと、セル自己経路指示接続回路網、すな
わち、そのセルに含まれているコードに従って入力から
出力へとデータセルを運ぶことのできる接続回路網との
間に置かれ、かかる回路網の各終端にはインタフェース
ICMが供給される。かかる回路網の例は、例えばデル
タ回路網の一団のような従来技術として周知である。
第2図はこの発明によって与えられるインタフェースの
内部構成を示している。
内部構成を示している。
接続1のワイヤ上にある各非同期式双方向マルチプレク
スは、高速セル処理に対するマイクロプログラム・ロジ
ックであるTMAとして示されたブロックに接続されて
いる。こうしたブロックは7つまでそのインタフェース
にある。それらは、マルチブレクス・スイッチング回路
網の入力バス2に接続されその後、裁定回路ARB及び
バス7を介して同一の回路網から出るバス8へ、そして
分配回路DISを介して、バス4に通じている。
スは、高速セル処理に対するマイクロプログラム・ロジ
ックであるTMAとして示されたブロックに接続されて
いる。こうしたブロックは7つまでそのインタフェース
にある。それらは、マルチブレクス・スイッチング回路
網の入力バス2に接続されその後、裁定回路ARB及び
バス7を介して同一の回路網から出るバス8へ、そして
分配回路DISを介して、バス4に通じている。
共通制御ブロックCONはバス3を通してインタフェー
スの各ブロックTMAに接続され、その同じブロックは
接続5及び同じ裁定回路ARBを介して接続回路網にア
クセスし、その逆に、その回路網はその同じ分配回路D
IS及び接続6を介して制御ブロックCONにアクセス
する。接続回路網を通して送られる各情報は、如何なる
型式であろうとも、その記述されたフォーマット、つま
り形態のセルへと構成される。
スの各ブロックTMAに接続され、その同じブロックは
接続5及び同じ裁定回路ARBを介して接続回路網にア
クセスし、その逆に、その回路網はその同じ分配回路D
IS及び接続6を介して制御ブロックCONにアクセス
する。接続回路網を通して送られる各情報は、如何なる
型式であろうとも、その記述されたフォーマット、つま
り形態のセルへと構成される。
各ブロックTMAは接続1上での入力側へと来るセルの
流れに関して以下の機能を実行する。すなわわち: その流れに属さないマスクされたオクテツトの拒絶; 流れにおけるセル位置の検出; ラベル冗長性の制御; 正しくないラベルを持つセルの拒絶; 信号流及び管理流からのデータ流の分離:スタッフイン
グ・セルの除去; 制御ブロックへの管理セルの前進; データ・セルに対するラベル・不・イツチング;結節に
おいて分離された多点接続に対するデータセルの記憶; スイッチング・コードを持つデータ・セルの多重スイッ
チング回路網(自己経路指示)への前進; 各々がスイッチング回路網における経路指示のためのそ
の切換えられたラベル及びそのコードを持つ多点接続に
対するセルのコピーのスイッチング回路網への径路指示
;そして 第1のレベルの流れ制御アルゴリズムの管理。
流れに関して以下の機能を実行する。すなわわち: その流れに属さないマスクされたオクテツトの拒絶; 流れにおけるセル位置の検出; ラベル冗長性の制御; 正しくないラベルを持つセルの拒絶; 信号流及び管理流からのデータ流の分離:スタッフイン
グ・セルの除去; 制御ブロックへの管理セルの前進; データ・セルに対するラベル・不・イツチング;結節に
おいて分離された多点接続に対するデータセルの記憶; スイッチング・コードを持つデータ・セルの多重スイッ
チング回路網(自己経路指示)への前進; 各々がスイッチング回路網における経路指示のためのそ
の切換えられたラベル及びそのコードを持つ多点接続に
対するセルのコピーのスイッチング回路網への径路指示
;そして 第1のレベルの流れ制御アルゴリズムの管理。
各回路網終端には7つまでの非同期式マルチプレクスが
接続されるので、そのブロックは、接続回路網に向って
進められるセルに対して、アドレス指定された回路網終
端に接続されているものの間での行き先マルチプレクス
のコードを割り当てる。このコードをセルへと挿入する
簡単な拘束方法は、そのライン・マルチプレラス上では
ラベル冗長性であったビットを使用することである。
接続されるので、そのブロックは、接続回路網に向って
進められるセルに対して、アドレス指定された回路網終
端に接続されているものの間での行き先マルチプレクス
のコードを割り当てる。このコードをセルへと挿入する
簡単な拘束方法は、そのライン・マルチプレラス上では
ラベル冗長性であったビットを使用することである。
ブロックTMA、接続lに接続されているマルチプレラ
ス上へと出て行くセルの流れは、接続回路網終端から出
て、ブロックTMAに関連した多重コードにより表わさ
れているデータセルと、制御卸ブロックによってその同
じマルチプレクスに向けて放出される信号セルと、前述
のブロックTMA自体によって放出される管理セルと、
そして最後に、前述した型式のセルが伝送のために利用
できないときに、同じブロックTMAによって放出され
るスタッフイング・セルとを含んでいる。
ス上へと出て行くセルの流れは、接続回路網終端から出
て、ブロックTMAに関連した多重コードにより表わさ
れているデータセルと、制御卸ブロックによってその同
じマルチプレクスに向けて放出される信号セルと、前述
のブロックTMA自体によって放出される管理セルと、
そして最後に、前述した型式のセルが伝送のために利用
できないときに、同じブロックTMAによって放出され
るスタッフイング・セルとを含んでいる。
かかる出て行く流れ上におけるブロックTMAの機能は
以下の通りである。すなわち:各種セル源間での裁定; 予め決められた時限における管理セルの挿入:流れの連
続性を維持したいときにおけるスタッフイング・セルの
挿入; 出て行くセル・ラベルに関する冗長性の計算及び挿入;
そして スイッチング回路網とマルチプレクスとの間における2
つの異なる同期型式を適合させるための回路網から来る
セルの一時的記憶。
以下の通りである。すなわち:各種セル源間での裁定; 予め決められた時限における管理セルの挿入:流れの連
続性を維持したいときにおけるスタッフイング・セルの
挿入; 出て行くセル・ラベルに関する冗長性の計算及び挿入;
そして スイッチング回路網とマルチプレクスとの間における2
つの異なる同期型式を適合させるための回路網から来る
セルの一時的記憶。
制御ブロックCONは、特定のインタフェースがそこに
加えられて、プロセッサによる加入者データ及び信号の
ために使用されるものと同じ型式のセルのフォーマット
において、データを接続回路網に向けて放出し、そこか
ら受信するのを可能にする周知の型式の高速プロセッサ
に基づいている。放出されるデータは、別な回路網終端
にか又は出力マルチプレクスに接続されている別の同様
なインタフェースのプロセッサに対するもので、共に加
入者のデータ及び信号である。インタフェース自体に接
続されているマルチプレラス上で送られる予定の前記型
式のデータは、バス3を通して関連せるブロックTMA
へと転送される。制御ブロックは、その同じバスを通し
て、各終端にある共通のメモリ・パンクをアクセスする
。
加えられて、プロセッサによる加入者データ及び信号の
ために使用されるものと同じ型式のセルのフォーマット
において、データを接続回路網に向けて放出し、そこか
ら受信するのを可能にする周知の型式の高速プロセッサ
に基づいている。放出されるデータは、別な回路網終端
にか又は出力マルチプレクスに接続されている別の同様
なインタフェースのプロセッサに対するもので、共に加
入者のデータ及び信号である。インタフェース自体に接
続されているマルチプレラス上で送られる予定の前記型
式のデータは、バス3を通して関連せるブロックTMA
へと転送される。制御ブロックは、その同じバスを通し
て、各終端にある共通のメモリ・パンクをアクセスする
。
ここでは、第3図に示されているブロックTMAの入力
側について記述する。
側について記述する。
ワイヤlは、前述の方法で非同期の直列マルチプレクス
を運び、そしてビット・クロックをワイヤ2上に供給し
、オクテツト・クロックをワイヤ3上に供給する共通せ
る周知の“モデム”からやって来る一方、ワイヤ4は非
同期のマルチプレクス・データ流に属していないオクテ
ツトに対するマスク判定基準を運ぶ。ワイヤ2,3.4
上におれる信号は、周知の技術により、各々が受信され
たオクテツトにおける時間ビットに対応する一連の8つ
の循環パルスと、受信されたオクテツトの周波数におけ
る一連の4つの循環パルスとを得るライン・タイムベー
ス回路BTLにより使用される。前記信号はtpO〜t
l、7及び48,49゜50.51とそれぞれ指定され
ているワイヤ上で利用される。そのビット流は、マスク
判定基準がワイヤ4上にないとき、すなわち、オクテツ
トが使用できるたびに、その内容がオクテツト流(ワイ
ヤ3.ゲートPO1,ワイヤ9)によってワイヤ5上で
並列にレジスタRGIへと転送される8ビツト・シフト
レジスタS Hl上にビット・クロック(ワイヤ2)に
よってロードされ、そのオクテツト・クロック自体は、
ワイヤ6を通して、レジスタRGIの内容をレジスタR
G2へと運ぶ。
を運び、そしてビット・クロックをワイヤ2上に供給し
、オクテツト・クロックをワイヤ3上に供給する共通せ
る周知の“モデム”からやって来る一方、ワイヤ4は非
同期のマルチプレクス・データ流に属していないオクテ
ツトに対するマスク判定基準を運ぶ。ワイヤ2,3.4
上におれる信号は、周知の技術により、各々が受信され
たオクテツトにおける時間ビットに対応する一連の8つ
の循環パルスと、受信されたオクテツトの周波数におけ
る一連の4つの循環パルスとを得るライン・タイムベー
ス回路BTLにより使用される。前記信号はtpO〜t
l、7及び48,49゜50.51とそれぞれ指定され
ているワイヤ上で利用される。そのビット流は、マスク
判定基準がワイヤ4上にないとき、すなわち、オクテツ
トが使用できるたびに、その内容がオクテツト流(ワイ
ヤ3.ゲートPO1,ワイヤ9)によってワイヤ5上で
並列にレジスタRGIへと転送される8ビツト・シフト
レジスタS Hl上にビット・クロック(ワイヤ2)に
よってロードされ、そのオクテツト・クロック自体は、
ワイヤ6を通して、レジスタRGIの内容をレジスタR
G2へと運ぶ。
2つのレジスタに含まれている16ヒ;・ソトは、各瞬
間において、ワイヤ?a、7bを通して、並列の冗長性
制御器CRIの入力へと送られる入力流の2つの引続く
オクテツトであり、その出力8は他との比較で冗長性と
して考えられるピントの可干渉性又は可干渉性の欠如に
従って高いか又は低い論理状態を取り、この条件は、そ
の2つのオクテツトがセルのヘッダー(ラベル及び冗長
性)であるときに生じる。この場合、その制御は、レジ
スタRG1、RG2に含まれている3つの異なるセント
のビットについて計算された3つのパリティビットのチ
エツクにある。マスクされたオクテツト・クロック(ワ
イヤ9)は、各セルが作られているオクテツト・ナンバ
ーにその計数モジュールが等しいカウンタCTIを進め
る。ワイヤ10を介してカウンタCTIにより供給され
る計数終了信号は、4つの状態を取ることのできる有限
状態オートマトンFSM4 (従来においても周知)へ
と送られる。オートマトンFSM4は、入力状態が有効
であるときを示しているマスクワイヤ4をその入力で受
ける。
間において、ワイヤ?a、7bを通して、並列の冗長性
制御器CRIの入力へと送られる入力流の2つの引続く
オクテツトであり、その出力8は他との比較で冗長性と
して考えられるピントの可干渉性又は可干渉性の欠如に
従って高いか又は低い論理状態を取り、この条件は、そ
の2つのオクテツトがセルのヘッダー(ラベル及び冗長
性)であるときに生じる。この場合、その制御は、レジ
スタRG1、RG2に含まれている3つの異なるセント
のビットについて計算された3つのパリティビットのチ
エツクにある。マスクされたオクテツト・クロック(ワ
イヤ9)は、各セルが作られているオクテツト・ナンバ
ーにその計数モジュールが等しいカウンタCTIを進め
る。ワイヤ10を介してカウンタCTIにより供給され
る計数終了信号は、4つの状態を取ることのできる有限
状態オートマトンFSM4 (従来においても周知)へ
と送られる。オートマトンFSM4は、入力状態が有効
であるときを示しているマスクワイヤ4をその入力で受
ける。
システム初期化後にオートマトンFSM4がスタートす
る状態Oは、入力流におけるセル場所が未知である状態
である。この状態の下で、可干渉性の冗長性を示してい
るワイヤ8上における第1の信号はラベル検出として使
用され、FSM4は、ワイヤ11を経て、リセット信号
をカウンタCTIに送ってそして状flE、 1へと通
過する。
る状態Oは、入力流におけるセル場所が未知である状態
である。この状態の下で、可干渉性の冗長性を示してい
るワイヤ8上における第1の信号はラベル検出として使
用され、FSM4は、ワイヤ11を経て、リセット信号
をカウンタCTIに送ってそして状flE、 1へと通
過する。
状Mlは、前の状態を生じさせる16ビツトはラベル・
シミュレーション・データであったので、一時的鎖錠の
状態である。この状態において、FSM4は、ワイヤ1
0上における計数終了信号を待機し、その信号を受信し
た瞬間に、新しい可干渉性(ここでは、新しいラベル)
を示している信号の存在をワイヤ8上でチエツクする。
シミュレーション・データであったので、一時的鎖錠の
状態である。この状態において、FSM4は、ワイヤ1
0上における計数終了信号を待機し、その信号を受信し
た瞬間に、新しい可干渉性(ここでは、新しいラベル)
を示している信号の存在をワイヤ8上でチエツクする。
もしも存在するならば、状態2へ通過し、存在しなけれ
ば、状態0に戻る。
ば、状態0に戻る。
状B2はノーマル状態であって、ワイヤ10から受信し
た各計数終了信号において、FSM4はワイヤ8上にお
ける正しい信号の存在をチエツクし、もしも存在すれば
、それは状態2に止どまり、そして、ワイヤ12を経て
、レジスタRG1、RG2上にあるラベルの情報を出力
する。ワイヤ9が正しい冗長性を出さなければ、FSM
4は状態3へ通過する。
た各計数終了信号において、FSM4はワイヤ8上にお
ける正しい信号の存在をチエツクし、もしも存在すれば
、それは状態2に止どまり、そして、ワイヤ12を経て
、レジスタRG1、RG2上にあるラベルの情報を出力
する。ワイヤ9が正しい冗長性を出さなければ、FSM
4は状態3へ通過する。
状態3は、ラベル上にエラーがあったのか又は鎖錠ロス
があるのかどうかをFSM4が決定する状態である。い
づれの状態かを判定するために、それはワイヤ10上に
おける計数終了信号を待機して、ワイヤ8を再びチエツ
クする。もしもそのチエツクが肯定であれば、状態2に
戻り、さもなければ、状態Oへ通過して、検索を再び始
める。
があるのかどうかをFSM4が決定する状態である。い
づれの状態かを判定するために、それはワイヤ10上に
おける計数終了信号を待機して、ワイヤ8を再びチエツ
クする。もしもそのチエツクが肯定であれば、状態2に
戻り、さもなければ、状態Oへ通過して、検索を再び始
める。
レジスタRG1、RG2上に非同期マルチプレクス1か
らのセルのラベルがあるときにはいつでもワイヤ12上
に信号があり、そしてFSM4は状態2にある。接続1
cは、セル・ラベルを形成するビットに対応した13本
のワイヤをワイヤ7a及び7bから集め、それらを14
ビツト・レジスタRG3の初めの13人力へと運び、最
後は論理”o”に維持される。そのレジスタのロードは
、ゲートPO2及びワイヤ13を通して、信号tρ1を
持つタイムベースBTLの制御の下で、到着するオクテ
ツト・リズムでじかに行われる。ゲートPO2は、ワイ
ヤ15を通して、第4図に描写されていて後で記述され
るマイクロプログラム・ロジックLMPによってかかる
ロードを禁止する。
らのセルのラベルがあるときにはいつでもワイヤ12上
に信号があり、そしてFSM4は状態2にある。接続1
cは、セル・ラベルを形成するビットに対応した13本
のワイヤをワイヤ7a及び7bから集め、それらを14
ビツト・レジスタRG3の初めの13人力へと運び、最
後は論理”o”に維持される。そのレジスタのロードは
、ゲートPO2及びワイヤ13を通して、信号tρ1を
持つタイムベースBTLの制御の下で、到着するオクテ
ツト・リズムでじかに行われる。ゲートPO2は、ワイ
ヤ15を通して、第4図に描写されていて後で記述され
るマイクロプログラム・ロジックLMPによってかかる
ロードを禁止する。
ワイヤ12上にある信号は、RG3の内容が到着するセ
ルラベルに対応するときに連通ずる。このために、ワイ
ヤ12はロジックLMPに通じていて、そこで、後で記
述されるように作用する。また、ワイヤ12はレジスタ
LIBをロードするための回路CABに対しても通じて
いる。かかる回路は、ワイヤ12によって同期される簡
単な174カウンタであって、32ビツトレジスタLI
Bが細分割される4つの8ビツト区間のオクテツト・リ
ズムでのロードを順次実施する4つのパルスをワイヤ1
6上に順次発生する。かかる区間の入力は並列に接続さ
れていて、RG2から来る8ビツトを運ぶ接続7dを形
成する。レジスタLIBの機能は、ロジックLMPがそ
の機能に含まれているので、ロジックLMPに関連して
記述される。
ルラベルに対応するときに連通ずる。このために、ワイ
ヤ12はロジックLMPに通じていて、そこで、後で記
述されるように作用する。また、ワイヤ12はレジスタ
LIBをロードするための回路CABに対しても通じて
いる。かかる回路は、ワイヤ12によって同期される簡
単な174カウンタであって、32ビツトレジスタLI
Bが細分割される4つの8ビツト区間のオクテツト・リ
ズムでのロードを順次実施する4つのパルスをワイヤ1
6上に順次発生する。かかる区間の入力は並列に接続さ
れていて、RG2から来る8ビツトを運ぶ接続7dを形
成する。レジスタLIBの機能は、ロジックLMPがそ
の機能に含まれているので、ロジックLMPに関連して
記述される。
信号は、ラベルがレジスタRGI及びRG2上で予期さ
れるたびに(CT1計数終了)、オクテツトの受信期間
にわたってワイヤ10上にある。図からも見られるよう
に、レジスタRG3はワイヤ10、ORゲートPO3及
びワイヤ20を通して自動的にロードされて、バス14
を通して、メモリMEMに対するアドレスとしてのその
内容を可能化する。アドレス指定された場所の内容は、
バス21を通して、32ビツト・レジスタLUMの入力
に入る。かかるレジスタは、ゲートPO4゜ワイヤ17
.ORゲートPO5及びワイヤ18を通して、ワイヤ1
0上にある信号によって引続く時間スロットにおいてロ
ードされる。ANDゲートPO4は適当な時間における
記憶信号を局限するのを助けるが、ORゲートPO5は
、ワイヤ19を通して、LMPによるレジスタLUMの
記憶を助ける。
れるたびに(CT1計数終了)、オクテツトの受信期間
にわたってワイヤ10上にある。図からも見られるよう
に、レジスタRG3はワイヤ10、ORゲートPO3及
びワイヤ20を通して自動的にロードされて、バス14
を通して、メモリMEMに対するアドレスとしてのその
内容を可能化する。アドレス指定された場所の内容は、
バス21を通して、32ビツト・レジスタLUMの入力
に入る。かかるレジスタは、ゲートPO4゜ワイヤ17
.ORゲートPO5及びワイヤ18を通して、ワイヤ1
0上にある信号によって引続く時間スロットにおいてロ
ードされる。ANDゲートPO4は適当な時間における
記憶信号を局限するのを助けるが、ORゲートPO5は
、ワイヤ19を通して、LMPによるレジスタLUMの
記憶を助ける。
図からも見られるように、ワイヤ12によって同期され
るロジックLMPは、この瞬間に、接線25の4つのワ
イヤを通してレジスタLUMの4つの区間の出力を可能
化された状態に維持し、含まれている4つのオクテツト
はバス22上に与えられる。更に特定するに、接続22
eを形成する3ビツトの区間22aは、コードが接続2
2e上で有効であるときを示しているワイヤ12と一緒
に有限状態オートマトンFSM8に対する入力として送
られる。
るロジックLMPは、この瞬間に、接線25の4つのワ
イヤを通してレジスタLUMの4つの区間の出力を可能
化された状態に維持し、含まれている4つのオクテツト
はバス22上に与えられる。更に特定するに、接続22
eを形成する3ビツトの区間22aは、コードが接続2
2e上で有効であるときを示しているワイヤ12と一緒
に有限状態オートマトンFSM8に対する入力として送
られる。
このように読み出されるメモリーMEMの場所において
、制御プロセッサは後でも説明されるように、メモリ自
体をアドレス指定するラベルが割当てられた接続に関連
した情報を前辺って書き込んでいる。レジスタLUM上
でのこの相にロードされた32ビツト語において、接続
ワイヤ22eに対応した3ビツトは次の意味を持つ8つ
の値を取ることができる。すなわち: 0=アドレスとして使用されるラベルはスタッフイング
・セルに相当し、他の語ビットは意味がなく、そのセル
自体はそれ以上の動作なしに出しっばなしにされるよう
になっている。
、制御プロセッサは後でも説明されるように、メモリ自
体をアドレス指定するラベルが割当てられた接続に関連
した情報を前辺って書き込んでいる。レジスタLUM上
でのこの相にロードされた32ビツト語において、接続
ワイヤ22eに対応した3ビツトは次の意味を持つ8つ
の値を取ることができる。すなわち: 0=アドレスとして使用されるラベルはスタッフイング
・セルに相当し、他の語ビットは意味がなく、そのセル
自体はそれ以上の動作なしに出しっばなしにされるよう
になっている。
1−受信されたラベルと連動されてG、)るセルは唯一
の該当物に向って、高い優先性をもって進む接続のデー
タに関連していて、接続22b (読み出された語の第
2のオクテツト)に関しては、接続回路網でのセルに対
する自己経路指示コードがあり、接続22c及び22d
(読み出された語の第3及び第4のオクテツト)に関
しては、3ビツト上に、出力ICMに接続されたものの
間での行き先マルチプレクスのコードがあり、残りの1
3ビツト上に、出カドランクでの接続に割当てられたラ
ベルがある。
の該当物に向って、高い優先性をもって進む接続のデー
タに関連していて、接続22b (読み出された語の第
2のオクテツト)に関しては、接続回路網でのセルに対
する自己経路指示コードがあり、接続22c及び22d
(読み出された語の第3及び第4のオクテツト)に関
しては、3ビツト上に、出力ICMに接続されたものの
間での行き先マルチプレクスのコードがあり、残りの1
3ビツト上に、出カドランクでの接続に割当てられたラ
ベルがある。
2−前のコード1に関して、その接続が中間の優先性の
型式であることを除く。
型式であることを除く。
3=前のケース1及び2に関して、その接続が低い優先
性の型式であることを除(。
性の型式であることを除(。
4=受信されたラベルはICMから出発して拡張する多
点接続のデータセルに関係している。そのセル本体は記
憶され、そして複数のコピーにおいて繰り返される。こ
の場合、ワイヤ22b上には、記憶される接続の最大数
のセルを示し、コピーされてそしてそのスイッチング回
路網に向けて放出されるように待機するコードがあり、
ワイヤ22c上には、なおも待機状態にある多くのセル
があり、他方、ワイヤ22dは多点呼出しくOから31
まで)に対して局部的に割当てられたナンバーと結節(
1から7まで)におけるブランチのナンバーを運ぶ。
点接続のデータセルに関係している。そのセル本体は記
憶され、そして複数のコピーにおいて繰り返される。こ
の場合、ワイヤ22b上には、記憶される接続の最大数
のセルを示し、コピーされてそしてそのスイッチング回
路網に向けて放出されるように待機するコードがあり、
ワイヤ22c上には、なおも待機状態にある多くのセル
があり、他方、ワイヤ22dは多点呼出しくOから31
まで)に対して局部的に割当てられたナンバーと結節(
1から7まで)におけるブランチのナンバーを運ぶ。
5−ラベルは制御プロセッサへと送られる予定の信号又
は管理セルに関連し、その語の他の3つのオクテツトは
無意味である。
は管理セルに関連し、その語の他の3つのオクテツトは
無意味である。
6=演算が行われないときでの転換された通路に対する
セルが補助出力にオクテツトずつ送られることになる。
セルが補助出力にオクテツトずつ送られることになる。
その語の他のオクテツトは無意味である。
7=割当てられていないラベル、エラー状況がプロセッ
サに連通されることになる。
サに連通されることになる。
有限状態オートマトンFSM8はまた、FIFOメモリ
FI4がセルを受け入れるかどうかを示している入力ワ
イヤ72と、FIFOメモリFILに対して同様なワイ
ヤ61とを受け、シフトメモリFr2に対するワイヤ6
3及び64は、その4有がその容量の半分を越えたのか
どうか、FI2が再びセルを受けるかどうかをそれぞれ
示している。そこには、2つのタイミング信号が入力と
して存在する。
FI4がセルを受け入れるかどうかを示している入力ワ
イヤ72と、FIFOメモリFILに対して同様なワイ
ヤ61とを受け、シフトメモリFr2に対するワイヤ6
3及び64は、その4有がその容量の半分を越えたのか
どうか、FI2が再びセルを受けるかどうかをそれぞれ
示している。そこには、2つのタイミング信号が入力と
して存在する。
FI1、FI2及びFI4の前記状態ワイヤは、通常の
技術でもってロードされた/ロードされないセルの内容
を維持する制御回路CF1、CF2゜CF4を通してワ
イヤ59,65.69からそれぞれ到着する。ワイヤ6
4はFI2 (ブロックF11.FI2.FI3.F
I4は市販品として入手できる集積回路である)からし
かにFSM8へと来ている。
技術でもってロードされた/ロードされないセルの内容
を維持する制御回路CF1、CF2゜CF4を通してワ
イヤ59,65.69からそれぞれ到着する。ワイヤ6
4はFI2 (ブロックF11.FI2.FI3.F
I4は市販品として入手できる集積回路である)からし
かにFSM8へと来ている。
FSM8から出るワイヤには、接続回路網、プロセッサ
又は補助的に配送される通路に向けてじかに行くセルを
転送するように設計された制御信号がある。更に特定す
るに、ワイヤ62は、FSM8が接続22e上でコード
ナンバー1を受信したときに作動される。この場合、セ
ルはFILにロードされ、そしてもしもそこに詰め込ま
れたFILの状態がなければ、ワイヤ62は制御部CF
Iへとロード可能化信号を伝達する。メモリFILは9
ビツトの512語へと構成され、そのうちの8つは4−
路マルチプレクサMUIから到着し、9番目はカウンタ
CTIの計数終了ワイヤ10に接続されている。
又は補助的に配送される通路に向けてじかに行くセルを
転送するように設計された制御信号がある。更に特定す
るに、ワイヤ62は、FSM8が接続22e上でコード
ナンバー1を受信したときに作動される。この場合、セ
ルはFILにロードされ、そしてもしもそこに詰め込ま
れたFILの状態がなければ、ワイヤ62は制御部CF
Iへとロード可能化信号を伝達する。メモリFILは9
ビツトの512語へと構成され、そのうちの8つは4−
路マルチプレクサMUIから到着し、9番目はカウンタ
CTIの計数終了ワイヤ10に接続されている。
制御回路CFIはワイヤ49及び50を介してタイムベ
ースB T Lから、F I 1をロードするためのタ
イミングを受信し、そしてワイヤ6oを通して、FIL
にロードパルスを与え、その同じパルスは、同じワイヤ
上で、ワイヤ36及び37でもってマルチプレクサMU
Iの入力をifする回路SELによって受信される。M
UIの入力は、レジスタLUMから到着するバス22の
区間22b。
ースB T Lから、F I 1をロードするためのタ
イミングを受信し、そしてワイヤ6oを通して、FIL
にロードパルスを与え、その同じパルスは、同じワイヤ
上で、ワイヤ36及び37でもってマルチプレクサMU
Iの入力をifする回路SELによって受信される。M
UIの入力は、レジスタLUMから到着するバス22の
区間22b。
22c、22d及び、図からも見られるように、受信さ
れたオクテツトを含むレジスタRG2がら到着するバス
7の区間7dである。セルは、出力非同期式マルチプレ
クサ上に、接続回路網に対する自己経路指示コードと、
終端を選択する3ビツトを含む2つのオクテツトと、そ
して新しいラベルとを持ち、かくして、到着するセルの
30のデータ・オクテツトはFIFOメモリFl、4に
順次ロードされる。カウンタCTIの計数終了信号を運
ぶワイヤ10は接[7d上におけるセルの最後のオクテ
ツトの存在をCFIに連通させるので、それは、ロード
後に、初期の状態へと戻ることができる。同じワイヤ1
0はFllに9番目のビットとしてロードされ、ロード
されたセルの最後のオクテツトはこの様にして表示され
る。
れたオクテツトを含むレジスタRG2がら到着するバス
7の区間7dである。セルは、出力非同期式マルチプレ
クサ上に、接続回路網に対する自己経路指示コードと、
終端を選択する3ビツトを含む2つのオクテツトと、そ
して新しいラベルとを持ち、かくして、到着するセルの
30のデータ・オクテツトはFIFOメモリFl、4に
順次ロードされる。カウンタCTIの計数終了信号を運
ぶワイヤ10は接[7d上におけるセルの最後のオクテ
ツトの存在をCFIに連通させるので、それは、ロード
後に、初期の状態へと戻ることができる。同じワイヤ1
0はFllに9番目のビットとしてロードされ、ロード
されたセルの最後のオクテツトはこの様にして表示され
る。
もしもオートマトンFSM8が接Vt22e上でコード
ナンバー2を受信したならば、それは、CFIに完全に
類似の制御部CF2に向うワイヤ67を駆動し、そして
ワイヤ49及び50上でその同じ時間判定基準を受信す
る。FI2に向うワイヤ66を通して、SEL回路CF
2はメモリF■2上にセルのロードを実施する。
ナンバー2を受信したならば、それは、CFIに完全に
類似の制御部CF2に向うワイヤ67を駆動し、そして
ワイヤ49及び50上でその同じ時間判定基準を受信す
る。FI2に向うワイヤ66を通して、SEL回路CF
2はメモリF■2上にセルのロードを実施する。
逆に、もしもFSM8が接続22eからコードナンバー
3を受信したとすると、それは、FI2から来てそして
メモリ詰め込みがその利用可能な空間の半分を越えたこ
とを示しているワイヤ64が能動でないときにのみ、そ
の呼出しをFI2上にロードするためにワイヤ67を駆
動する。残りのものに対しては、すべてが同じ方法で進
行する。
3を受信したとすると、それは、FI2から来てそして
メモリ詰め込みがその利用可能な空間の半分を越えたこ
とを示しているワイヤ64が能動でないときにのみ、そ
の呼出しをFI2上にロードするためにワイヤ67を駆
動する。残りのものに対しては、すべてが同じ方法で進
行する。
もしも22e上におけるコードがナンバー4であるとす
ると、オートマトンFSM8は介在せず、セルはマイク
ロプログラム・ロジックLMPにより管理される多点接
続に対するもので、関連せる作用はロジック自体に関連
して以下詳細に記述されよう。
ると、オートマトンFSM8は介在せず、セルはマイク
ロプログラム・ロジックLMPにより管理される多点接
続に対するもので、関連せる作用はロジック自体に関連
して以下詳細に記述されよう。
また、もしも上述したコードがナンバー5であって、セ
ルが制御プロセッサへと前進されるものとすると、自己
経路指示コードは存在しないので、FSM8は、33の
オクテツトに代って32のオクテツトが内側でロードさ
れるようになっている点でCFI及びCF2から異なっ
ている制御回路CF4に向うワイヤ71を駆動する。更
にこの場合、オクテツトはすべて接続7dから到着する
。
ルが制御プロセッサへと前進されるものとすると、自己
経路指示コードは存在しないので、FSM8は、33の
オクテツトに代って32のオクテツトが内側でロードさ
れるようになっている点でCFI及びCF2から異なっ
ている制御回路CF4に向うワイヤ71を駆動する。更
にこの場合、オクテツトはすべて接続7dから到着する
。
回路 CF4は、ワイヤ70を介して、F14にロード
・パルスを供給し、他方、ワイヤ50はこの場合には自
己経路指示コードがない瞬間にロードを供給することに
なるので、それはタイムベース BTLからタイミング
49のみを受信する。
・パルスを供給し、他方、ワイヤ50はこの場合には自
己経路指示コードがない瞬間にロードを供給することに
なるので、それはタイムベース BTLからタイミング
49のみを受信する。
、制御回路CF1、CF2及びCF4がロードを認可し
ない場合、FSM8はそのサイクルを実行せず、そのセ
ルは失われるが、FSM8は、ワイヤ369上に、後で
記述されるようにカウンタをインクリメントする信号を
放出する。
ない場合、FSM8はそのサイクルを実行せず、そのセ
ルは失われるが、FSM8は、ワイヤ369上に、後で
記述されるようにカウンタをインクリメントする信号を
放出する。
もしも接続22e上で受信されるコードがナンバー6で
あるとすると、有限状態オートマトンFSM8は、その
可用性をチエ’7りすることなしに、補助出力を制御す
る回路CUAに向うワイヤ74上にロード可能化指令を
出力する。また、後者の回路はタイミング49を受信し
、ワイヤ10は、前と同様に、最後のオクテツトを示し
ている。
あるとすると、有限状態オートマトンFSM8は、その
可用性をチエ’7りすることなしに、補助出力を制御す
る回路CUAに向うワイヤ74上にロード可能化指令を
出力する。また、後者の回路はタイミング49を受信し
、ワイヤ10は、前と同様に、最後のオクテツトを示し
ている。
ワイヤ75を通して、回路CUAはタイムベースBTL
から来るtp4及びtp6を用いて、レジスタRGS上
に接続7dを経て1つずつ到着するセル・オクテットを
引き続きロードする。ワイヤ77及び76は用意された
データ及び捕えられたデータの判定基準を運び、そして
接続78は内部ユニットに向うオクテツトをその出力に
運ぶ。
から来るtp4及びtp6を用いて、レジスタRGS上
に接続7dを経て1つずつ到着するセル・オクテットを
引き続きロードする。ワイヤ77及び76は用意された
データ及び捕えられたデータの判定基準を運び、そして
接続78は内部ユニットに向うオクテツトをその出力に
運ぶ。
もしもかかるユニットがないとすると、レジスタRG5
上でのセルは失われることになる。
上でのセルは失われることになる。
最終的に、もしも接続22e上におけるコードが警報の
ナンバー7であるとすると、ワイヤ73は、引き続いて
記述される伝達部へと向うプロセッサに又はそれからの
インタフェースに向って単に駆動される。
ナンバー7であるとすると、ワイヤ73は、引き続いて
記述される伝達部へと向うプロセッサに又はそれからの
インタフェースに向って単に駆動される。
さてここでは、その方式が第4図に詳細に示されている
マイクロプログラム・ロジックの構成及び機能について
記述する。
マイクロプログラム・ロジックの構成及び機能について
記述する。
このロジックの機能は多点接続処理に関連し、更に特定
するに、前記ロジックは1つ以上のアドレスに向って進
められるセルを含むように設計されているメモリMEM
(第3図)の領域を管理し、そしてこのメモリにかか
るセルを記憶し、最後に、それらを、制御プロセッサに
よってそのメモリに前辺って書き込まれている適当な対
応表に見出されるデータを使用することによりその接続
回路網に向けて再び伝送する。
するに、前記ロジックは1つ以上のアドレスに向って進
められるセルを含むように設計されているメモリMEM
(第3図)の領域を管理し、そしてこのメモリにかか
るセルを記憶し、最後に、それらを、制御プロセッサに
よってそのメモリに前辺って書き込まれている適当な対
応表に見出されるデータを使用することによりその接続
回路網に向けて再び伝送する。
マイクロプログラムは、8−ワイヤ接続100を通して
、市販品として入手可能な型式の順序付は回路SEQに
より駆動される、256 B2−ビット語サイズのり一
ドオンリメモリROMに記憶されている。ROMでのア
ドレス指定されたセルに含まれているマイクロ・インス
トラクションは、ワイヤ48を介して第3図のタイムベ
ースBTLからじかに到着し且つライン・オクテツトの
到着間のものの2倍に等しい周波数を持っているマイク
ロプログラムのクロックによってレジスタRPL上へと
ロードされ、かかるクロックはシーケンサSEQを前進
させるためにも使用される。そのシーケンサは、試験中
でのビットを選択するための1ビット−5−通路マルチ
プレクサMXTと、ジャンプ・コードを選択するための
3ビット−3通路マルチプレクサMXSと、ビット試験
に関する順序付は機能を修正するための2つのゲー)p
H及びPI3とから成っている。かかる順序付は構成は
従来からも周知であるので、全体的説明は行わず、接続
の意味についてのみ記述する。ワイヤ106.107は
引き続くアドレス源を選択するワイヤである(シーケン
サA M D 2109は■定向なものではない)。
、市販品として入手可能な型式の順序付は回路SEQに
より駆動される、256 B2−ビット語サイズのり一
ドオンリメモリROMに記憶されている。ROMでのア
ドレス指定されたセルに含まれているマイクロ・インス
トラクションは、ワイヤ48を介して第3図のタイムベ
ースBTLからじかに到着し且つライン・オクテツトの
到着間のものの2倍に等しい周波数を持っているマイク
ロプログラムのクロックによってレジスタRPL上へと
ロードされ、かかるクロックはシーケンサSEQを前進
させるためにも使用される。そのシーケンサは、試験中
でのビットを選択するための1ビット−5−通路マルチ
プレクサMXTと、ジャンプ・コードを選択するための
3ビット−3通路マルチプレクサMXSと、ビット試験
に関する順序付は機能を修正するための2つのゲー)p
H及びPI3とから成っている。かかる順序付は構成は
従来からも周知であるので、全体的説明は行わず、接続
の意味についてのみ記述する。ワイヤ106.107は
引き続くアドレス源を選択するワイヤである(シーケン
サA M D 2109は■定向なものではない)。
前記ワイヤはORゲー1−pH及びPI3に到着して、
ワイヤ110を介して、マルチプレクサMXTから試験
中におけるビットの値を受信し、順序付は機能はワイヤ
108及び109を経てSEQに向って進む。接続10
5は、MXTの入力ワイヤのうちのどれが制御されるべ
きなのかを選択する3ビツトをRPLからMXTへと転
送し、それらの間で、ワイヤ114は低いレベルにおい
て固定され、その選択は試験中のビットのない状態に対
応している。
ワイヤ110を介して、マルチプレクサMXTから試験
中におけるビットの値を受信し、順序付は機能はワイヤ
108及び109を経てSEQに向って進む。接続10
5は、MXTの入力ワイヤのうちのどれが制御されるべ
きなのかを選択する3ビツトをRPLからMXTへと転
送し、それらの間で、ワイヤ114は低いレベルにおい
て固定され、その選択は試験中のビットのない状態に対
応している。
接続104はMXSに対する2つの選択ワイヤを運び、
接続103はMXSの3−ワイヤ出力をSEQのOR人
力へと転送する。かかる入力はORにおけるジャンプ・
コードを8つのSEQ出カフカワイヤ100ちの3つの
出力上にじかに置く。
接続103はMXSの3−ワイヤ出力をSEQのOR人
力へと転送する。かかる入力はORにおけるジャンプ・
コードを8つのSEQ出カフカワイヤ100ちの3つの
出力上にじかに置く。
接続102は直接的アドレス指定コードに対する8つの
ワイヤをRPLからSEQへと転送する。
ワイヤをRPLからSEQへと転送する。
各ラベル到着において時開鎖錠判定基準を供給しそして
運転サイクルの開始を示し1ているワイヤ12(第3図
)と、バス22(第3図)上における最上位ビットすな
わちLMPロジック内部バスであるワイヤ22fと、回
路ALU8、ロジック及び演算8ビツト・ユニットから
到着し、そしてALU8人力における2つのオペランド
同等性を示すワイヤ113と、ロジックが多点接続に対
するセルのコピーを転送するFIFOメモリFI3の状
態を示しているワイヤ55(第3図)とはすべて、試験
ピントとして、マルチプレクサMXTに接続されている
。
運転サイクルの開始を示し1ているワイヤ12(第3図
)と、バス22(第3図)上における最上位ビットすな
わちLMPロジック内部バスであるワイヤ22fと、回
路ALU8、ロジック及び演算8ビツト・ユニットから
到着し、そしてALU8人力における2つのオペランド
同等性を示すワイヤ113と、ロジックが多点接続に対
するセルのコピーを転送するFIFOメモリFI3の状
態を示しているワイヤ55(第3図)とはすべて、試験
ピントとして、マルチプレクサMXTに接続されている
。
マルチプレクサMXSは3つの入力を持ち、そのうちの
1つ(接続115)は低レベルにおけるすべてのワイヤ
を持ち、その選択はマイクロプラムにおけるジャンプの
ない状態に対応する。第2の入力すなわち接続22eは
、適当な相において、受信されたラベルの型式に関連し
たコード(第3図でのように)に対応している内部バス
の区間22aの3つのワイヤに接続されて、最後に、第
3の入力(接続112)は、到着セルのローデングに対
するメモリ領域の欠如の判定基準及び待ち状態における
仕事の完全な待ち行列基準(メモリMEMにも含まれて
いる)を2つのワイヤ上で集め、かかる判定基準は、R
PLからじかに到着する接m1llの4つのワイヤによ
り制御される2つの双安定フリップフロップFFI及び
FF2から検索され、ジャンプ・コードワイヤの第3の
ものは最低レベルに維持される。
1つ(接続115)は低レベルにおけるすべてのワイヤ
を持ち、その選択はマイクロプラムにおけるジャンプの
ない状態に対応する。第2の入力すなわち接続22eは
、適当な相において、受信されたラベルの型式に関連し
たコード(第3図でのように)に対応している内部バス
の区間22aの3つのワイヤに接続されて、最後に、第
3の入力(接続112)は、到着セルのローデングに対
するメモリ領域の欠如の判定基準及び待ち状態における
仕事の完全な待ち行列基準(メモリMEMにも含まれて
いる)を2つのワイヤ上で集め、かかる判定基準は、R
PLからじかに到着する接m1llの4つのワイヤによ
り制御される2つの双安定フリップフロップFFI及び
FF2から検索され、ジャンプ・コードワイヤの第3の
ものは最低レベルに維持される。
ロジックLMPの動作サイクル期間は入力マルチプレク
サ上でのセル到着時間よりも小さいか又はそれに等しい
。これは、そのサイクルがその時間に鎖錠されるのを可
能にして、それが各レベルの受信に際してスタートさせ
る。このために、かかる判定基準を運ぶワイヤ12は試
験中でのビットとしてマルチプレクサMXTに運ばれる
。先行するサイクルが一旦終了すると、そのマイクロプ
ログラムは接続105上での適当なコードによって入力
されて対応するMXTを可能化するこの判定基準に対す
る待ち状態に止まるゆその後、到着するセルを特徴的に
表わしているコードは、バス22から到着する接続22
eのコー、ド上へのジャンプによって探査される。
サ上でのセル到着時間よりも小さいか又はそれに等しい
。これは、そのサイクルがその時間に鎖錠されるのを可
能にして、それが各レベルの受信に際してスタートさせ
る。このために、かかる判定基準を運ぶワイヤ12は試
験中でのビットとしてマルチプレクサMXTに運ばれる
。先行するサイクルが一旦終了すると、そのマイクロプ
ログラムは接続105上での適当なコードによって入力
されて対応するMXTを可能化するこの判定基準に対す
る待ち状態に止まるゆその後、到着するセルを特徴的に
表わしているコードは、バス22から到着する接続22
eのコー、ド上へのジャンプによって探査される。
多点セルの場合には、セル記憶サイクルが開始する。R
PLから出て行く4つのワイヤ25はレジスタLUMの
4つの区間のバス22上における可能化であり、この相
においては区間22aが可能化され(結果的に、ワイヤ
22は能動となり)、その後、マルチプレクサMXS並
びに第3図のオートマトンFSM8は到着するセルの型
式のコードを受信する。論理−演算動作は、接続116
の6つのワイヤを通してRPL上にロードされるマイク
ロインストラクションにより実行されるべき動作のコー
ドを受信するブロックAL118により実行される。オ
ペランドは8−ワイヤ・ハス117及び118上にあり
、そして結果は接続119上に置かれる。
PLから出て行く4つのワイヤ25はレジスタLUMの
4つの区間のバス22上における可能化であり、この相
においては区間22aが可能化され(結果的に、ワイヤ
22は能動となり)、その後、マルチプレクサMXS並
びに第3図のオートマトンFSM8は到着するセルの型
式のコードを受信する。論理−演算動作は、接続116
の6つのワイヤを通してRPL上にロードされるマイク
ロインストラクションにより実行されるべき動作のコー
ドを受信するブロックAL118により実行される。オ
ペランドは8−ワイヤ・ハス117及び118上にあり
、そして結果は接続119上に置かれる。
バス117の2つのセル源の1つは8ビツト・レジスタ
RGAであり、このレジスタは、8−ワイヤ接続120
及びマルチプレクサMXAを通して、バス22のいづれ
かの区間を受イ言でき、このために、RPLからの接1
ft121の2つのワイヤは所望の入力を選択する。L
MPにあるレジスタによるローデング指令は7−ワイヤ
接続129へとグループ化されている。それらワイヤの
1つはRGAをローデングするためのワイヤ122であ
る。それらのレジスタ自体及び3−状態セパレータDA
Dのグループの出力に対する可能化指令はRPLから来
る8−ワイヤ接1130へとグループ化され、それらワ
イヤの1つはRGA出力を可能化するためのワイヤ13
3である。その出力がバス117に接続されている他の
レジスタはRGCである。
RGAであり、このレジスタは、8−ワイヤ接続120
及びマルチプレクサMXAを通して、バス22のいづれ
かの区間を受イ言でき、このために、RPLからの接1
ft121の2つのワイヤは所望の入力を選択する。L
MPにあるレジスタによるローデング指令は7−ワイヤ
接続129へとグループ化されている。それらワイヤの
1つはRGAをローデングするためのワイヤ122であ
る。それらのレジスタ自体及び3−状態セパレータDA
Dのグループの出力に対する可能化指令はRPLから来
る8−ワイヤ接1130へとグループ化され、それらワ
イヤの1つはRGA出力を可能化するためのワイヤ13
3である。その出力がバス117に接続されている他の
レジスタはRGCである。
後者は14ビツト・レジスタであって、そのうち、第8
番目の最下位ビットはバス117に接続され、一方、他
の6つは、接続22 h)f−通して、区間22cの最
下位ビットとしてバス22に接続される。RGCは、ワ
イヤ123を通してロードされ、そしてマイクロインス
トラクション・レジスタRPLから来るワイヤ134を
通して可能化される。RGC入力は以下のように構成さ
れている。すなわち、3つの最上位ピッHさ進行中にお
ける各多点呼出しの対応する加入者に関連したスイッチ
ング・データ表を含むメモリMEMスペース(第3図)
のアドレス間での3つの最上位ビットに等しいケーブル
・コードであり、3つの最下位ビットは低いレベルでケ
ーブル化され、他方、残りの8ビツトはメモリMEM入
力及び出力のバス21 (第3図)の最上位ビットであ
り、このオクテツトは区間21aとして表わされている
。
番目の最下位ビットはバス117に接続され、一方、他
の6つは、接続22 h)f−通して、区間22cの最
下位ビットとしてバス22に接続される。RGCは、ワ
イヤ123を通してロードされ、そしてマイクロインス
トラクション・レジスタRPLから来るワイヤ134を
通して可能化される。RGC入力は以下のように構成さ
れている。すなわち、3つの最上位ピッHさ進行中にお
ける各多点呼出しの対応する加入者に関連したスイッチ
ング・データ表を含むメモリMEMスペース(第3図)
のアドレス間での3つの最上位ビットに等しいケーブル
・コードであり、3つの最下位ビットは低いレベルでケ
ーブル化され、他方、残りの8ビツトはメモリMEM入
力及び出力のバス21 (第3図)の最上位ビットであ
り、このオクテツトは区間21aとして表わされている
。
ALU 8第2オペランドの入力に接続されているバス
118は3つのレジスタをソースとして持っている。す
なわち; ワイヤ126及び137をそれぞれ通してマイクロイン
ストラクション(レジスタRPL )上での出力におい
てロードされ且つ可能化される8ビツト・レジスタRG
Bであって、それに対する入力は、RPLから来る接続
139の2つのワイヤにより駆動されるマルチプレクサ
MXBからの接続151上に到着する。レジスタRGA
O場合と同様に、RGBにはハス22の区間22a。
118は3つのレジスタをソースとして持っている。す
なわち; ワイヤ126及び137をそれぞれ通してマイクロイン
ストラクション(レジスタRPL )上での出力におい
てロードされ且つ可能化される8ビツト・レジスタRG
Bであって、それに対する入力は、RPLから来る接続
139の2つのワイヤにより駆動されるマルチプレクサ
MXBからの接続151上に到着する。レジスタRGA
O場合と同様に、RGBにはハス22の区間22a。
22b、22e及び22dでの内容がロードされる。
ワイヤ125及び138をそれぞれ通してマイクロイン
ストラクション(レジスタRPL )上での出力におい
てロードされ且つ可能化される8ビツト・レジスタRG
Eであって、その人力は区間21dとして表わされてい
るバス21の最下位ピントに接続されている。
ストラクション(レジスタRPL )上での出力におい
てロードされ且つ可能化される8ビツト・レジスタRG
Eであって、その人力は区間21dとして表わされてい
るバス21の最下位ピントに接続されている。
ワイヤ124及び136をそれぞれ通してマイクロイン
ストラクション(レジスタRPL )上の出力において
ロードされ且つ可能化される8ビツト・レジスタRGD
であって、その人力は区間21bとして表わされている
バス21の第2のオクテツトに接続されている。
ストラクション(レジスタRPL )上の出力において
ロードされ且つ可能化される8ビツト・レジスタRGD
であって、その人力は区間21bとして表わされている
バス21の第2のオクテツトに接続されている。
ALII Bにおいて実行される動作の結果は、ワイヤ
127を通したマイクロインストラクション(レジスタ
RPL )に関してロードされる8ビツトレジスタへの
入力として接続119を通して送られる。8−ワイヤ接
続135であるACC出力は、接続140を形成するワ
イヤ141,142゜143,144をそれぞれ通して
別々にマイクロプログラム駆動(レジスタRPL )さ
れる8つの3=状態セパレータの4つのグループDR3
,DR4゜DR5,DR6に並列に運ばれる。前述の出
力グループはバス22の区間22a、22b、22c。
127を通したマイクロインストラクション(レジスタ
RPL )に関してロードされる8ビツトレジスタへの
入力として接続119を通して送られる。8−ワイヤ接
続135であるACC出力は、接続140を形成するワ
イヤ141,142゜143,144をそれぞれ通して
別々にマイクロプログラム駆動(レジスタRPL )さ
れる8つの3=状態セパレータの4つのグループDR3
,DR4゜DR5,DR6に並列に運ばれる。前述の出
力グループはバス22の区間22a、22b、22c。
22dにそれぞれ接続されるので、その動作結果をバス
22のいづれかの区間に置いたり、又は複数のその区間
上でそれを模写することが可能である。
22のいづれかの区間に置いたり、又は複数のその区間
上でそれを模写することが可能である。
レジスタRPLの8ビツト区間は、8−ワイヤ区間14
9を通して、そのマイクロインストラクション自体(レ
ジスタRPL )から到着するワイヤ150によって可
能化される8つの3−状態セパレータDR2の1グルー
プに接続される。8−ワイヤ出力区間148は内部バス
22の区間22dと同じであって、そして定数をマイク
ロプログラムからじかに運ぶのを可能にする。同様にし
て、6ビツト・レジスタRPLの別な区間は、接続14
6と一緒に、マイクロプロクラムから到着するワイヤ1
47によって可能化される6つのセパレータDRIに接
続されている。グループDPIの出力は、6−ワイヤ接
続145を通して、バス22の区間22の最下位ビット
に接続され、そのビットはマイクロプログラム定数をじ
かに供給する目的を持っている。
9を通して、そのマイクロインストラクション自体(レ
ジスタRPL )から到着するワイヤ150によって可
能化される8つの3−状態セパレータDR2の1グルー
プに接続される。8−ワイヤ出力区間148は内部バス
22の区間22dと同じであって、そして定数をマイク
ロプログラムからじかに運ぶのを可能にする。同様にし
て、6ビツト・レジスタRPLの別な区間は、接続14
6と一緒に、マイクロプロクラムから到着するワイヤ1
47によって可能化される6つのセパレータDRIに接
続されている。グループDPIの出力は、6−ワイヤ接
続145を通して、バス22の区間22の最下位ビット
に接続され、そのビットはマイクロプログラム定数をじ
かに供給する目的を持っている。
区間22gからのバス22の14の下位ビットは14ビ
ツト・レジスタRADの人力として接続され且つグルー
プにある14の3−状態セパレータDADへの出力とし
て接続される。レジスタRADは、接続129の一部で
あるワイヤ128を通してレジスタRPL上にあるビッ
トによってロードされ、そして接続130に属するワイ
ヤ132を通してRPLビットによって可能化される。
ツト・レジスタRADの人力として接続され且つグルー
プにある14の3−状態セパレータDADへの出力とし
て接続される。レジスタRADは、接続129の一部で
あるワイヤ128を通してレジスタRPL上にあるビッ
トによってロードされ、そして接続130に属するワイ
ヤ132を通してRPLビットによって可能化される。
また、同様にして、グループ
を通してRPLにより可能化される。RAD出力及びD
AD入力はメモリMEHのアドレス指定バスであるバス
14(第3図から到着)に接続されている。
AD入力はメモリMEHのアドレス指定バスであるバス
14(第3図から到着)に接続されている。
マイクロインストラクション・レジスタRPLからは、
次に記す指定ワイヤが引き出されている。
次に記す指定ワイヤが引き出されている。
すなわち;
第3図のANDゲートPO8を通して、タイムベース・
ストローブ・ワイヤ51から受信するFr3に対するロ
ード判定基準のワイヤ52であって、そしてワイヤ53
は、多点接続模写されるセルを含むように設計されたF
IFOメモリFI3と、その制御回路CF3とに送られ
る。
ストローブ・ワイヤ51から受信するFr3に対するロ
ード判定基準のワイヤ52であって、そしてワイヤ53
は、多点接続模写されるセルを含むように設計されたF
IFOメモリFI3と、その制御回路CF3とに送られ
る。
Fr3に向う“セル終了°”判定基準(転送される最後
のバイトで能動になる)であるワイヤ38。
のバイトで能動になる)であるワイヤ38。
レジスタLIMの出力を可能化するワイヤ32。
レジスタLIMのローディング指令であるワイヤ31。
何がその後記述されるのかに従って、何がプロセッサに
よるアクセスと関係するのかについてのバイボート・メ
モリMEMの゛使用中状態″。
よるアクセスと関係するのかについてのバイボート・メ
モリMEMの゛使用中状態″。
を判定回路AMHに合図するワイヤ30。
ORゲートPO6及びワイヤ27を通して、ロジックL
MPによるメモリMEMに対する書込み指令であるワイ
ヤ28。
MPによるメモリMEMに対する書込み指令であるワイ
ヤ28。
バス21上におけるMEFI出力を可能化するワイヤ2
6。
6。
バス22の関連せる4つの区間に接続されているレジス
タLUMの4つの区間の4つの可能化ワイヤを運ぶ接続
25。
タLUMの4つの区間の4つの可能化ワイヤを運ぶ接続
25。
バス21上におけるレジスタLIBの出力を可能化する
ワイヤ24。
ワイヤ24。
ORゲートPO3及びワイヤ20を通して、アドレスバ
ス14上でのレジスタRG3をアドレス指定するメモリ
MEMに向って可能化するワイヤ23。
ス14上でのレジスタRG3をアドレス指定するメモリ
MEMに向って可能化するワイヤ23。
ORゲートPO5及びワイヤ18を通して、レジスタL
UMをロードするワイヤ19。
UMをロードするワイヤ19。
ANDゲー)PO2を通して、メモリME?Iをアドレ
ス指定するレジスタRG3のタイム・ペースからの自己
記憶を阻止するワイヤ15。
ス指定するレジスタRG3のタイム・ペースからの自己
記憶を阻止するワイヤ15。
ロジックLMPの動作サイクルはラベルの受信に際して
駆動されるワイヤ12の試験で始まる。このロジックは
、イベントが起っているかぎり、その状態に止どまり、
そして接続22e上にあるコ−ドによって調節されたジ
ャンプをし、その可能な構成については前にも記述され
ている。もしもそのコードが多点接続セルに相当してい
るならば、LUM区間b(第3図)はその呼出しが複製
されるように待っているそのセルでもって占めるべく認
可された最大数のメモリ・セクタを含み、区間Cはその
呼出しに関連している現在数の待ちセルを含んでいる。
駆動されるワイヤ12の試験で始まる。このロジックは
、イベントが起っているかぎり、その状態に止どまり、
そして接続22e上にあるコ−ドによって調節されたジ
ャンプをし、その可能な構成については前にも記述され
ている。もしもそのコードが多点接続セルに相当してい
るならば、LUM区間b(第3図)はその呼出しが複製
されるように待っているそのセルでもって占めるべく認
可された最大数のメモリ・セクタを含み、区間Cはその
呼出しに関連している現在数の待ちセルを含んでいる。
区間dは、その呼出しく0がら31)に局部的に割当て
られている数と、その節(1から7)に対する分岐数と
を含んでいる。
られている数と、その節(1から7)に対する分岐数と
を含んでいる。
区間すのコ−Fは、22b、MXA、120゜RGAを
通して、ALII 8のバス117に接続されている入
力へと運ばれ、他方、区間Cのコードは、22c、MX
B、151.RGB、バス118を通して、他のALU
8の入力へと運ばれる。ワイヤ116は、セル記憶が
認可されているかどうかを確立するためにそこで試験が
実行される門XTへとその比較結果を運ぶ。その間に、
自由なセクタのテーブルに対するポインタは、RPL
、 146と149゜DPIとDR2,145と148
.バス22.レジスタRADとバス14を通して、マイ
クロプログラムから来る定数によりアドレス指定される
。読出され6たポインタはバス21での区間dによりレ
ジスタRGEへとじかに記憶される。先行する結果が肯
定的結果を与える場合、そのジャンプは、“メモリ・セ
クタ終了”及び“未決作業列充填”という状況をそれぞ
れ記憶している2つの双安定フリップフロップFFI及
びFF2から来る接続112上にあるコードによって調
節されて実行され、その動作は、そこに利用できるセク
タがありそして作業列がまだ一杯でない場合にのみ前に
進み、かかる場合、牡口8は、割当てられているセクタ
の数を1だけ増分しそしで、119.ACC。
通して、ALII 8のバス117に接続されている入
力へと運ばれ、他方、区間Cのコードは、22c、MX
B、151.RGB、バス118を通して、他のALU
8の入力へと運ばれる。ワイヤ116は、セル記憶が
認可されているかどうかを確立するためにそこで試験が
実行される門XTへとその比較結果を運ぶ。その間に、
自由なセクタのテーブルに対するポインタは、RPL
、 146と149゜DPIとDR2,145と148
.バス22.レジスタRADとバス14を通して、マイ
クロプログラムから来る定数によりアドレス指定される
。読出され6たポインタはバス21での区間dによりレ
ジスタRGEへとじかに記憶される。先行する結果が肯
定的結果を与える場合、そのジャンプは、“メモリ・セ
クタ終了”及び“未決作業列充填”という状況をそれぞ
れ記憶している2つの双安定フリップフロップFFI及
びFF2から来る接続112上にあるコードによって調
節されて実行され、その動作は、そこに利用できるセク
タがありそして作業列がまだ一杯でない場合にのみ前に
進み、かかる場合、牡口8は、割当てられているセクタ
の数を1だけ増分しそしで、119.ACC。
135、DR5,22Cを通して、LUMがら他の3つ
の区間を受信するレジスタLIMに対して与える。かか
る更新された語は、L?’IPが一時のローデングの瞬
間までワイヤ15及びゲートPO2を通して防止するの
で、RGB上にあるラベルでもってアドレス指定される
メモリに再び書込まれる。
の区間を受信するレジスタLIMに対して与える。かか
る更新された語は、L?’IPが一時のローデングの瞬
間までワイヤ15及びゲートPO2を通して防止するの
で、RGB上にあるラベルでもってアドレス指定される
メモリに再び書込まれる。
レジスタRGEに前にロードされたポインタを使用する
ことにより、入り来るセルが記憶されることになってい
るセクタの数はMEMによ?・て読み出され、かかるア
ドレスはバス21を通してレジスタRGC上へと運ばれ
、かかるレジスタ上において、その数は位置交換とセク
タ領域の基本的アドレスの固定されたビットの付加とに
より初期のセクタ・アドレスへと変換され、それと同時
に、そのセクタ数はバス21からレジスタRGD上にロ
ードされる。それが1単位だけ増分されるALII 8
によって更新される自由なセクタの表のポインタは、双
安定フリップフロップFFIが作動されることになる表
の終りにそれが達したのかどうかを制御した後に、その
メモリへと再び記憶される。その呼出しに割当てられた
数と分岐数とは、レジスタRG3上にあるアドレスを使
用することによりRGEへと転送されるが、レジスタR
GA及びRGBはワーキング・レジスタとして使用され
る。
ことにより、入り来るセルが記憶されることになってい
るセクタの数はMEMによ?・て読み出され、かかるア
ドレスはバス21を通してレジスタRGC上へと運ばれ
、かかるレジスタ上において、その数は位置交換とセク
タ領域の基本的アドレスの固定されたビットの付加とに
より初期のセクタ・アドレスへと変換され、それと同時
に、そのセクタ数はバス21からレジスタRGD上にロ
ードされる。それが1単位だけ増分されるALII 8
によって更新される自由なセクタの表のポインタは、双
安定フリップフロップFFIが作動されることになる表
の終りにそれが達したのかどうかを制御した後に、その
メモリへと再び記憶される。その呼出しに割当てられた
数と分岐数とは、レジスタRG3上にあるアドレスを使
用することによりRGEへと転送されるが、レジスタR
GA及びRGBはワーキング・レジスタとして使用され
る。
その間、到着するオクテツトは、接続16の4つの指令
ワイヤを通して、タイムベースに従属している回路CA
Bにより第3図のレジスタLIB上へと自動的にロード
され、LIBが4つの新しいオクテツトを含むときには
いつでも、それらは、セクタ開始レジスタRGCの内容
をそのマイクロプログラムにより供給される適当に増加
する定数に加えることにより得られるアドレスにおいて
そのメモリへと転送される。
ワイヤを通して、タイムベースに従属している回路CA
Bにより第3図のレジスタLIB上へと自動的にロード
され、LIBが4つの新しいオクテツトを含むときには
いつでも、それらは、セクタ開始レジスタRGCの内容
をそのマイクロプログラムにより供給される適当に増加
する定数に加えることにより得られるアドレスにおいて
そのメモリへと転送される。
レジスタLIBがロードされる期間においで、ロジック
LMPは、その記憶が進行中にあるセルで起る新しい仕
事を未決の仕事列へとロードする。このために、それは
、多点呼出しの各々に対するゾーンが7つまでの自己経
路指示コードと7つの可能な分岐に関連せるラベルとを
含んでいる32の8語ゾーンを持つメモリにある別な表
を使用しており、第8番目の語(ゾーンの頂部に書込ま
れている)は、その呼出しセルがそれによりその節に到
着するラベルを含んでいる。前に進められるべき各セル
に対して、第1のオクテツトではセルがそこに記憶され
るセクタの数を含み、第2のオクテツトではセルがそれ
と共に接続回路網へと送られる予定の自己経路指示コー
ドを含み、そして最後に、最終の2つのオクテツトでは
セルへと与えられるべき新しいラベルを含んでい4語が
準備される。利用できるセクタは128であるので、こ
うした語の最上位ビットは常に論理0である。分岐と同
数の前記語は、そのポインタ(最初の仕事のアドレス及
び列と順にある仕事の数)が−度に1つ更新される未決
の仕事の列に書き込まれる。
LMPは、その記憶が進行中にあるセルで起る新しい仕
事を未決の仕事列へとロードする。このために、それは
、多点呼出しの各々に対するゾーンが7つまでの自己経
路指示コードと7つの可能な分岐に関連せるラベルとを
含んでいる32の8語ゾーンを持つメモリにある別な表
を使用しており、第8番目の語(ゾーンの頂部に書込ま
れている)は、その呼出しセルがそれによりその節に到
着するラベルを含んでいる。前に進められるべき各セル
に対して、第1のオクテツトではセルがそこに記憶され
るセクタの数を含み、第2のオクテツトではセルがそれ
と共に接続回路網へと送られる予定の自己経路指示コー
ドを含み、そして最後に、最終の2つのオクテツトでは
セルへと与えられるべき新しいラベルを含んでい4語が
準備される。利用できるセクタは128であるので、こ
うした語の最上位ビットは常に論理0である。分岐と同
数の前記語は、そのポインタ(最初の仕事のアドレス及
び列と順にある仕事の数)が−度に1つ更新される未決
の仕事の列に書き込まれる。
未決の仕事として書き込まれる最後の語は、最上位ビッ
トにおける1と、セクタ数と、そして到着するセル・ラ
ベルとを含んでいる。この語を得るために、到着するラ
ベルは、バス14.セパレータCAD 、バス22の区
間gを通して、RG3(この場合には、既に説明したよ
うに、ブロックされる自動的ロードを持ち、ここから、
そのラベル・コードを維持し続ける)から検索される。
トにおける1と、セクタ数と、そして到着するセル・ラ
ベルとを含んでいる。この語を得るために、到着するラ
ベルは、バス14.セパレータCAD 、バス22の区
間gを通して、RG3(この場合には、既に説明したよ
うに、ブロックされる自動的ロードを持ち、ここから、
そのラベル・コードを維持し続ける)から検索される。
もしも8つの自由な位置がその仕事の終りにその列に止
どまらないならば、“待ち行列充満”を示す双安定フリ
ップフロップが駆動される。
どまらないならば、“待ち行列充満”を示す双安定フリ
ップフロップが駆動される。
ロジックLMPは、入力セルが検査されて初めて調節さ
れたジャンプからの多点接続に関連しないその都度、列
にある仕事の存在を制御するように通過する。その列に
対するポインタは、前と同じように、マイクロプログラ
ムによって供給される定数によりそれらをアドレス指定
し、そして仕事数が零から異なっているかどうかをAL
U 8においてチエツクすることにより、この目的のた
めに読出される。最初の仕事はアドレス指定されてそし
てレジスタLt1M上にロードされ、ワイヤ22fは、
LtlMに含まれている語での最上位であってそして、
その仕事が接続回路網に向うセル送信からなるのかどう
か、又はセルが既にそこから再び伝送されたセクタの釈
放をそれが取扱うのかどうかを確立するために、MXT
へと運ばれる。それと同時に、レジスタRGC及びRG
Dはバス21からじかにロードされる。
れたジャンプからの多点接続に関連しないその都度、列
にある仕事の存在を制御するように通過する。その列に
対するポインタは、前と同じように、マイクロプログラ
ムによって供給される定数によりそれらをアドレス指定
し、そして仕事数が零から異なっているかどうかをAL
U 8においてチエツクすることにより、この目的のた
めに読出される。最初の仕事はアドレス指定されてそし
てレジスタLt1M上にロードされ、ワイヤ22fは、
LtlMに含まれている語での最上位であってそして、
その仕事が接続回路網に向うセル送信からなるのかどう
か、又はセルが既にそこから再び伝送されたセクタの釈
放をそれが取扱うのかどうかを確立するために、MXT
へと運ばれる。それと同時に、レジスタRGC及びRG
Dはバス21からじかにロードされる。
もしも要請される動作がセルの再伝送であるならば、R
GC上には、セル自体がそこに記憶されるセクタの初期
アドレスがあり、RGDはその同じ情報をセクタ・ナン
バーのフォーマットにおいて含んでいる。この場合、マ
イクロプログラムは、FIFOメモリFI3が送出され
る予定のセルを受信できるかどうかをチエツクするため
に、回路CF3から到着するワイヤ55を制御し、もし
もそれが可能でなければ、その仕事は次のサイクルへと
延期され、もしもその試験が順調であるならば、列ポイ
ンタが更新されそしてそのメモリへと戻される。レジス
タしu目及びバス22の区間すはF1aの入力に接続さ
れ、このレジスタ区間には、F1aにロードされるべき
自己経路指示コード、第1のオクテツトがある。この区
間は可能化され、そのマイクロプログラムはワイヤ52
上にローデングの順序を与える。この間、第1のラベル
・オクテツトを含むLUMの区間Cは、バス22の関連
区間上で可能化されて、そこから、適切に選択されたM
XAを通してレジスタRGAへと転送される。その後、
そのオクテツトは、ALU 8を通して八〇〇に送られ
、そこから、セパレータDR4を通して、バス22の区
間すへ送られ、そこから、FI3へと転送される。区間
dのオクテツトは同様にして転送される。
GC上には、セル自体がそこに記憶されるセクタの初期
アドレスがあり、RGDはその同じ情報をセクタ・ナン
バーのフォーマットにおいて含んでいる。この場合、マ
イクロプログラムは、FIFOメモリFI3が送出され
る予定のセルを受信できるかどうかをチエツクするため
に、回路CF3から到着するワイヤ55を制御し、もし
もそれが可能でなければ、その仕事は次のサイクルへと
延期され、もしもその試験が順調であるならば、列ポイ
ンタが更新されそしてそのメモリへと戻される。レジス
タしu目及びバス22の区間すはF1aの入力に接続さ
れ、このレジスタ区間には、F1aにロードされるべき
自己経路指示コード、第1のオクテツトがある。この区
間は可能化され、そのマイクロプログラムはワイヤ52
上にローデングの順序を与える。この間、第1のラベル
・オクテツトを含むLUMの区間Cは、バス22の関連
区間上で可能化されて、そこから、適切に選択されたM
XAを通してレジスタRGAへと転送される。その後、
そのオクテツトは、ALU 8を通して八〇〇に送られ
、そこから、セパレータDR4を通して、バス22の区
間すへ送られ、そこから、FI3へと転送される。区間
dのオクテツトは同様にして転送される。
この点において、伝送されるべきセルのセクタに含まれ
ていて、LUM上にロードされそしてそこから、考えら
れる機構と共にF1aへと送られる語は、適当に増大す
る定数に加えられたレジスタRGCに含まれているアド
レスを使用することにより読み出される。そのメモリは
、そのオクテツトの外に、ロードされる最後のオクテツ
ト上に高いレベルにおいて置かれ、そしてセルの終りを
示しているワイヤ38から来る第9番目のビットをロー
ドする。
ていて、LUM上にロードされそしてそこから、考えら
れる機構と共にF1aへと送られる語は、適当に増大す
る定数に加えられたレジスタRGCに含まれているアド
レスを使用することにより読み出される。そのメモリは
、そのオクテツトの外に、ロードされる最後のオクテツ
ト上に高いレベルにおいて置かれ、そしてセルの終りを
示しているワイヤ38から来る第9番目のビットをロー
ドする。
しかしながら、もしも実行されるべき仕事が、そのデー
タがすべての分岐にすでに伝送されたセクタの釈放であ
るならば、レジスタLUMでの区間aには釈放されてそ
の表に再び置かれるべきセクタの数があり、他方、区間
C及びdはそのセクタを占有した到着する呼出しラベル
を含み、そのセクタ数はまたRGD上にロードされる。
タがすべての分岐にすでに伝送されたセクタの釈放であ
るならば、レジスタLUMでの区間aには釈放されてそ
の表に再び置かれるべきセクタの数があり、他方、区間
C及びdはそのセクタを占有した到着する呼出しラベル
を含み、そのセクタ数はまたRGD上にロードされる。
その元のラベルは、列ポインタを前に述べたように更新
し且つ再書込みした後、バス22を通してLOMからR
ADへと伝送されそしてメモリアドレスとして使用され
る。かくして、その更新はそれをデクリメントすること
によって可能であり、そのナンバーはその呼出しのセル
によって現に占有されているメモリ・セクタを示してい
る。そのセクタナンバーは、その後、自由なセクタの表
に再び書き込まれ、関連せるポインタが更新される。
し且つ再書込みした後、バス22を通してLOMからR
ADへと伝送されそしてメモリアドレスとして使用され
る。かくして、その更新はそれをデクリメントすること
によって可能であり、そのナンバーはその呼出しのセル
によって現に占有されているメモリ・セクタを示してい
る。そのセクタナンバーは、その後、自由なセクタの表
に再び書き込まれ、関連せるポインタが更新される。
セクタ端を示している双安定フリップフロップFFIは
能動であるときにリセットされる。
能動であるときにリセットされる。
待ち行列充満の表示器であってしかも能動であるときで
の双安定フリップフロップFF2は、列仕事が実行され
るたびに、リセットされる。
の双安定フリップフロップFF2は、列仕事が実行され
るたびに、リセットされる。
プロセッサによるメモリMEMに対するアクセスは次の
ようにして行われる。すなわち;プロセッサはそのアド
レスをバス39上に置きそしてそれを制御ワイヤ42上
に出し、メモリバンク・コードを形成するアドレス部は
ワイヤ39a上における比較器CMI(第3図)によっ
て制御される。
ようにして行われる。すなわち;プロセッサはそのアド
レスをバス39上に置きそしてそれを制御ワイヤ42上
に出し、メモリバンク・コードを形成するアドレス部は
ワイヤ39a上における比較器CMI(第3図)によっ
て制御される。
ANDゲートP07は、CMIからワイヤ41を介して
その比較結果を受信し且つワイヤ42を介してプロセッ
サ信号を受信し、ここから、ワイヤ40を通して、その
有用なアドレス部をレジスタRGd上にロードし、その
同じワイヤは、そのメモリに対するアクセス・サイクル
の開始を裁定回路へMBへと連通させる。
その比較結果を受信し且つワイヤ42を介してプロセッ
サ信号を受信し、ここから、ワイヤ40を通して、その
有用なアドレス部をレジスタRGd上にロードし、その
同じワイヤは、そのメモリに対するアクセス・サイクル
の開始を裁定回路へMBへと連通させる。
また、裁定回路AMBは、メモリが自由にある相に関連
した情報をロジックLMPからワイヤ30を経て受信し
、そしてそのサイクルを受け入れるかどうか又はプロセ
ッサに向うワイヤ47を通してそれを待たせるかどうか
を決定する。もしも又はそのメモリが自由である場合、
AMBはバス14上でのワイヤ43を通してレジスタR
G4を可能化して、そのメモリをアドレス指定する。プ
ロセッサは、ワイヤ46を通して、そのサイクルが読出
しサイクルなのか又は書込みサイクルなのかをAMBに
知らせ、後者の場合には、ワイヤ47を通して書込みパ
ルスを放出する。この場合、八MBは、2−ワイヤ接続
44を通して出て行く又は入り来る方向においてトラン
シーバTRIを可能化し、必要に応じて、それはワイヤ
29.ORゲートPO6及びワイヤ27を通してメモリ
MEMに書込みパルスを与え、また、ORゲートPO6
にはLMPからの書込みワイヤ28が入っスいる。
した情報をロジックLMPからワイヤ30を経て受信し
、そしてそのサイクルを受け入れるかどうか又はプロセ
ッサに向うワイヤ47を通してそれを待たせるかどうか
を決定する。もしも又はそのメモリが自由である場合、
AMBはバス14上でのワイヤ43を通してレジスタR
G4を可能化して、そのメモリをアドレス指定する。プ
ロセッサは、ワイヤ46を通して、そのサイクルが読出
しサイクルなのか又は書込みサイクルなのかをAMBに
知らせ、後者の場合には、ワイヤ47を通して書込みパ
ルスを放出する。この場合、八MBは、2−ワイヤ接続
44を通して出て行く又は入り来る方向においてトラン
シーバTRIを可能化し、必要に応じて、それはワイヤ
29.ORゲートPO6及びワイヤ27を通してメモリ
MEMに書込みパルスを与え、また、ORゲートPO6
にはLMPからの書込みワイヤ28が入っスいる。
着信データ流から引き出されたクロックを用いて、回路
から前に記述したように受信されたセルがロードされる
FIFOメモリFI 1. Fl 2. Fr3は接
続回路網で使用されるクロックから得られたリズムにお
いて前に進められる。このために、メモリFI1.FI
2. Fl3は独立せる読出し及び書込みメモリ (
異なるセルで同時期的に見て)であって、そのメモリに
あるセルの計数を維持する制御回路CF1.CF2及び
CF3は周知の二重サンプリング技術でもってそれと連
通ずる。
から前に記述したように受信されたセルがロードされる
FIFOメモリFI 1. Fl 2. Fr3は接
続回路網で使用されるクロックから得られたリズムにお
いて前に進められる。このために、メモリFI1.FI
2. Fl3は独立せる読出し及び書込みメモリ (
異なるセルで同時期的に見て)であって、そのメモリに
あるセルの計数を維持する制御回路CF1.CF2及び
CF3は周知の二重サンプリング技術でもってそれと連
通ずる。
Fl4に対して有効で且つそれに関連せる制御回路CF
4は、第5図に示され且つ後で記述されるプロセッサに
向う対話の並列インタフェースに接続されている。
4は、第5図に示され且つ後で記述されるプロセッサに
向う対話の並列インタフェースに接続されている。
第1が自己経路指示コードであり、第2及び第3が新し
いラベルであり、そして残り30が受信されたセルに含
まれそしてFILへと転送される有用なデータである3
3のオクテツトから・なる少なくとも1つの完全なセル
がFILにある場合、回路CFIは3つの回路CF1、
CF2.CF3から来る要請間における簡単で良く知ら
れている裁定回路である回路ARUに向う伝送要請のワ
イヤ84を駆動し、CF2はその要請をワイヤ85上に
置き、CF3はワイヤ86を使用し、優先性はARUに
より循環的に割当てられる。ARU返答ワイヤは次の通
りである。ずなわち、ワイヤ58はCFI及びFILに
向い、ワイヤ63はCF2及びFl2に向い、そしてワ
イヤ56はCF3及びFl3に向う。前記ワイヤ上では
く一度に1つ)、ARUが33個のアンローデングパル
スを選択された回路に供給し、その回路は接続回路網に
向うバス34上にそのオクテツトを連続して置く。
いラベルであり、そして残り30が受信されたセルに含
まれそしてFILへと転送される有用なデータである3
3のオクテツトから・なる少なくとも1つの完全なセル
がFILにある場合、回路CFIは3つの回路CF1、
CF2.CF3から来る要請間における簡単で良く知ら
れている裁定回路である回路ARUに向う伝送要請のワ
イヤ84を駆動し、CF2はその要請をワイヤ85上に
置き、CF3はワイヤ86を使用し、優先性はARUに
より循環的に割当てられる。ARU返答ワイヤは次の通
りである。ずなわち、ワイヤ58はCFI及びFILに
向い、ワイヤ63はCF2及びFl2に向い、そしてワ
イヤ56はCF3及びFl3に向う。前記ワイヤ上では
く一度に1つ)、ARUが33個のアンローデングパル
スを選択された回路に供給し、その回路は接続回路網に
向うバス34上にそのオクテツトを連続して置く。
接続回路網及びバス34の裁定回路(第2図の回路AI
?B ’)に向う対話はARUにより以下のように実行
される。すなわち、バス34に対するアクセス要請はワ
イヤ80上に置かれ、ARUはワイヤ79上での承認を
待ち、−旦承認が得られると、それは、その選択された
回路に対してアンローデングの順序を与え、そしてその
回路網に向うデータ準備ワイヤ82を駆動する。それ見
ワイヤ81上でデータ捕獲の逆方向信号を待ち、その受
信に際して、それはワイヤ80及び82をリセットし、
ワイヤ81のリセットを持ち、ここから、それが33の
オクテツトをアンロードするまでそのセルを再びスター
トさせる。前述の動作に対して使用されるクロック信号
は接続回路網のクロックを運ぶワイヤ83によって与え
られる。
?B ’)に向う対話はARUにより以下のように実行
される。すなわち、バス34に対するアクセス要請はワ
イヤ80上に置かれ、ARUはワイヤ79上での承認を
待ち、−旦承認が得られると、それは、その選択された
回路に対してアンローデングの順序を与え、そしてその
回路網に向うデータ準備ワイヤ82を駆動する。それ見
ワイヤ81上でデータ捕獲の逆方向信号を待ち、その受
信に際して、それはワイヤ80及び82をリセットし、
ワイヤ81のリセットを持ち、ここから、それが33の
オクテツトをアンロードするまでそのセルを再びスター
トさせる。前述の動作に対して使用されるクロック信号
は接続回路網のクロックを運ぶワイヤ83によって与え
られる。
プロセッサに向うグループFI4.CF4のアンローデ
ングに関する説明は、プロセッサがそのラインから来る
そのためのセルを、そこを通して受信しそして、図から
も見られるように、出て行く方向におけるライン上へと
セルを送り出すことのできる並列インタフェースを表わ
している第5図を参照して行われる。
ングに関する説明は、プロセッサがそのラインから来る
そのためのセルを、そこを通して受信しそして、図から
も見られるように、出て行く方向におけるライン上へと
セルを送り出すことのできる並列インタフェースを表わ
している第5図を参照して行われる。
少なくとも1つの完全なセルがF14にある場合、回路
CF4は、ナンバー35にて示されている9−ワイヤ接
続上にデータ(1つのオクテツトと最後のオクテツトの
信号)を置く前記インタフェースに向うロード要請のワ
イヤ87を駆動する。
CF4は、ナンバー35にて示されている9−ワイヤ接
続上にデータ(1つのオクテツトと最後のオクテツトの
信号)を置く前記インタフェースに向うロード要請のワ
イヤ87を駆動する。
ワイヤ73は、接続22e上で受信されたコードがかか
る状況に対応するときにFSM 8により放出される割
当てられないラベルの警報であり、この信号は並列イン
タフェースの状態レジスタのビットの作動へと変換され
る。
る状況に対応するときにFSM 8により放出される割
当てられないラベルの警報であり、この信号は並列イン
タフェースの状態レジスタのビットの作動へと変換され
る。
第5図は、ライン流を形成している非同期式マルチプレ
クスと制御プロセッサとの間でセル・フォーマットの下
で情報交換を可能にする32ビツト並列インタフェース
の構成を示しており、前記情報は基本的に監視流がそれ
に加えられる信号流から成っている。
クスと制御プロセッサとの間でセル・フォーマットの下
で情報交換を可能にする32ビツト並列インタフェース
の構成を示しており、前記情報は基本的に監視流がそれ
に加えられる信号流から成っている。
プロセッサは、それがメモリME!Mとその同じ制御ワ
イヤでもって対話する32−ワイヤバス39を通したそ
のインタフェースに対するアクセスを有している。その
バスの区間39bはその内部レジスタがメモリ位置とし
てそのプロセッサにより見られるインタフェースを形成
しているアドレスの一部を運ぶワイヤを含んでいる。関
係のあるアドレスは4つであって、32−ビット語に対
応している。つまり、この場合における32ビツトのア
ドレスはその語の1オクテツトに対応し、その内容はア
ドレスの28の最上位ビットを含み、最後の4つのうち
の2つはそのインタフェースの内側における特定の語を
選択し、そして他の2つは意味を持たないものである。
イヤでもって対話する32−ワイヤバス39を通したそ
のインタフェースに対するアクセスを有している。その
バスの区間39bはその内部レジスタがメモリ位置とし
てそのプロセッサにより見られるインタフェースを形成
しているアドレスの一部を運ぶワイヤを含んでいる。関
係のあるアドレスは4つであって、32−ビット語に対
応している。つまり、この場合における32ビツトのア
ドレスはその語の1オクテツトに対応し、その内容はア
ドレスの28の最上位ビットを含み、最後の4つのうち
の2つはそのインタフェースの内側における特定の語を
選択し、そして他の2つは意味を持たないものである。
接続39bは、39b上にあるコードが比較器自体の内
側で送られるコードに対応するたびにワイヤ200を駆
動する同一性比較器CM2に接続されている。プロセッ
サから来る制御ワイヤ42はそれがアドレスであるのか
どうかを示す。ワイヤ200及び42はANDゲートP
21の入力であって、その出力であるワイヤ201は、
そのコードを要請された内部アドレス(全語がいつもア
ドレス1旨定されている)へと運ぶバス39のワイヤ3
9c及び39dに接続されているレジスタRGIOのロ
ード信号である。また、RGIOは、固定の高いレベル
にあって、アクセス・サイクルの開始を知らせる目的を
持つ第3のビットをワイヤ205上にロードする。レジ
スタRGIOから出る対応するワイヤは、その機能がメ
モリMEMへのプロセッサ・アクセスについての記述で
引用されたのと同じである2つの有限状態オートマトン
FSMA及びFSMBへと、そのプロセッサから来る制
御ワイヤ45及び46と一緒に運ばれる202,203
及び204である。インタフェースに関連した4つのア
ドレスの第1のものは、そのオクテツトがレジスタRG
6.RG7.RG8.RG9に含まれている32ビツト
語をプロセッサが読出すのを可能にし、このために、有
限状態オートマトンFSMAは、ワイヤ215によりバ
ス39 (区間39e、39f。
側で送られるコードに対応するたびにワイヤ200を駆
動する同一性比較器CM2に接続されている。プロセッ
サから来る制御ワイヤ42はそれがアドレスであるのか
どうかを示す。ワイヤ200及び42はANDゲートP
21の入力であって、その出力であるワイヤ201は、
そのコードを要請された内部アドレス(全語がいつもア
ドレス1旨定されている)へと運ぶバス39のワイヤ3
9c及び39dに接続されているレジスタRGIOのロ
ード信号である。また、RGIOは、固定の高いレベル
にあって、アクセス・サイクルの開始を知らせる目的を
持つ第3のビットをワイヤ205上にロードする。レジ
スタRGIOから出る対応するワイヤは、その機能がメ
モリMEMへのプロセッサ・アクセスについての記述で
引用されたのと同じである2つの有限状態オートマトン
FSMA及びFSMBへと、そのプロセッサから来る制
御ワイヤ45及び46と一緒に運ばれる202,203
及び204である。インタフェースに関連した4つのア
ドレスの第1のものは、そのオクテツトがレジスタRG
6.RG7.RG8.RG9に含まれている32ビツト
語をプロセッサが読出すのを可能にし、このために、有
限状態オートマトンFSMAは、ワイヤ215によりバ
ス39 (区間39e、39f。
39 g、 39 h)上における前記レジスタの出
力を有効にし、ワイヤ210.ORゲートP24゜ワイ
ヤ47上でそのプロセッサに応答しそして、そのサイク
ル終了に際して、ワイヤ207.ORゲートP22.ワ
イヤ206上におけるパルスによりレジスタRGIOを
リセットする。第2のアドレスは、プロセ・ノサが双安
定フリップフロップFF3゜FF4.FF5.FF6.
FF7.FF8に含まれているビットを湯上で読出すの
を可能にし、その語の残るビットは意味を持たず、この
ために、それはバス39の区間39i上において、ワイ
ヤ216を通してセパレータDR7を可能化し、前記セ
パレータの入力は先行する双安定フリップフロップから
来るワイヤ231,232,233゜234.235,
241を含む接続236である。
力を有効にし、ワイヤ210.ORゲートP24゜ワイ
ヤ47上でそのプロセッサに応答しそして、そのサイク
ル終了に際して、ワイヤ207.ORゲートP22.ワ
イヤ206上におけるパルスによりレジスタRGIOを
リセットする。第2のアドレスは、プロセ・ノサが双安
定フリップフロップFF3゜FF4.FF5.FF6.
FF7.FF8に含まれているビットを湯上で読出すの
を可能にし、その語の残るビットは意味を持たず、この
ために、それはバス39の区間39i上において、ワイ
ヤ216を通してセパレータDR7を可能化し、前記セ
パレータの入力は先行する双安定フリップフロップから
来るワイヤ231,232,233゜234.235,
241を含む接続236である。
その読出しサイクルは、その終りにおいてパルスがFF
6を除く双安定フリップフロップを非動作状態にするワ
イヤ220上に放出されることを除いて、前と同様に進
行する。インタフェースの第3のアドレスは、プロセッ
サがバス39からその区間39e、39f、39g、3
9hを通して来る32ピント語をレジスタRGII 、
RG12 、RG13 。
6を除く双安定フリップフロップを非動作状態にするワ
イヤ220上に放出されることを除いて、前と同様に進
行する。インタフェースの第3のアドレスは、プロセッ
サがバス39からその区間39e、39f、39g、3
9hを通して来る32ピント語をレジスタRGII 、
RG12 、RG13 。
RG14上に書込むのを可能にする。このために、そこ
にはオートマトンFSMBの介入があり、それは、ワイ
ヤ230上におけるロードパルスを前記レジスタに与え
、ワイヤ209.ORゲートP24及びワイヤ47を通
してそのプロセッサに応答し、最後に、ワイヤ20B、
ORゲートP22及びワイヤ206を通してレジスタR
GIOをリセットする。
にはオートマトンFSMBの介入があり、それは、ワイ
ヤ230上におけるロードパルスを前記レジスタに与え
、ワイヤ209.ORゲートP24及びワイヤ47を通
してそのプロセッサに応答し、最後に、ワイヤ20B、
ORゲートP22及びワイヤ206を通してレジスタR
GIOをリセットする。
インタフェースが応答する最後のアドレスは、FSMB
がそれに対して前と同様に応答する書込みサイクルに対
して使用されるが、レジスタ・ロードを実行せず、かか
るサイクルは、図からも見られるように、そのプロセッ
サからのセルのそのラインへの転送の初期状態に一致又
はそれを回復するように作用する。
がそれに対して前と同様に応答する書込みサイクルに対
して使用されるが、レジスタ・ロードを実行せず、かか
るサイクルは、図からも見られるように、そのプロセッ
サからのセルのそのラインへの転送の初期状態に一致又
はそれを回復するように作用する。
ワイヤ87はブロックFI4から来ており、そのブロッ
クが少なくとも1つの完全なセルを含むときにおけるC
F4 (第3図)はアンロード要請信号をオートマトン
FSMAに運び、それと同時に、それはアンロードされ
る予定のセルの第1のオクテツトを接続35上に置く。
クが少なくとも1つの完全なセルを含むときにおけるC
F4 (第3図)はアンロード要請信号をオートマトン
FSMAに運び、それと同時に、それはアンロードされ
る予定のセルの第1のオクテツトを接続35上に置く。
もしもレジスタRG6゜RG7.RG8.RG9が自由
であるとすると、すなわち、もしもそれらの読み出しが
、最後のローデング後にすでに実行されたとするならば
、有限状態オートマトンFSMAはワイヤ68上での信
号に応答し、それと同時に、それは、ワイヤ211上で
のパルスでもって、接続35のオクテツトの8つのワイ
ヤの内容をレジスタRGS上にロードする。ここで、C
F4はワイヤ87を非動作状態に置き、FSMAはワイ
ヤ68を非動作状態に置き、CF4は第2のオクテツト
を転送するためにワイヤ87を再び駆動する。この構成
により、4つのオクテツトは、ワイヤ211,212.
213及び214上にパルスを持つRG6. RG7.
RG8及びRGQ上に引続いてロードされる。この時
点において、FSMAは、ORゲートP23及びワイヤ
221を通して双安定フリップフロップFF3を駆動す
るパルスをワイヤ219上に放出するとともに、双安定
フリップフロップFF4を駆動するパルスをワイヤ21
8上に放出する。FF3の内容は、全体としてステージ
・レジスタと呼ばれている双安定フリップフロップによ
り形成された湯上における新しい有効なデータの存在を
示す一方、FF4の内容は、全体として着信データ・レ
ジスタとして示されている先行するレジスタ」二におけ
るデータの存在を示している。
であるとすると、すなわち、もしもそれらの読み出しが
、最後のローデング後にすでに実行されたとするならば
、有限状態オートマトンFSMAはワイヤ68上での信
号に応答し、それと同時に、それは、ワイヤ211上で
のパルスでもって、接続35のオクテツトの8つのワイ
ヤの内容をレジスタRGS上にロードする。ここで、C
F4はワイヤ87を非動作状態に置き、FSMAはワイ
ヤ68を非動作状態に置き、CF4は第2のオクテツト
を転送するためにワイヤ87を再び駆動する。この構成
により、4つのオクテツトは、ワイヤ211,212.
213及び214上にパルスを持つRG6. RG7.
RG8及びRGQ上に引続いてロードされる。この時
点において、FSMAは、ORゲートP23及びワイヤ
221を通して双安定フリップフロップFF3を駆動す
るパルスをワイヤ219上に放出するとともに、双安定
フリップフロップFF4を駆動するパルスをワイヤ21
8上に放出する。FF3の内容は、全体としてステージ
・レジスタと呼ばれている双安定フリップフロップによ
り形成された湯上における新しい有効なデータの存在を
示す一方、FF4の内容は、全体として着信データ・レ
ジスタとして示されている先行するレジスタ」二におけ
るデータの存在を示している。
プロセッサはそのステータス・レジスタを読み、そして
その入力にデータ準備信号を見出したときには、関連せ
るデータ・レジスタを読む。かかる読出しは、 新しい
4−オクテツト語を連続してロードしそして状態レジス
タについての動作を繰り返すFSMAを通して行われる
。更に、そのプロセッサは、対応するレジスタ等々にお
けるデータの存在を制御するため状態レジスタを再度続
出。
その入力にデータ準備信号を見出したときには、関連せ
るデータ・レジスタを読む。かかる読出しは、 新しい
4−オクテツト語を連続してロードしそして状態レジス
タについての動作を繰り返すFSMAを通して行われる
。更に、そのプロセッサは、対応するレジスタ等々にお
けるデータの存在を制御するため状態レジスタを再度続
出。
バス35のワイヤ35aは、図からも見られるように、
レジスタRG9のローデングに対応しているセルの最後
のオクテツトの存在を合図し、もしもFSMAがこの判
定基準を異なる相において受信するならば、それはFF
3及びFF5をロードすることにより誤動作警報を合図
することになる。
レジスタRG9のローデングに対応しているセルの最後
のオクテツトの存在を合図し、もしもFSMAがこの判
定基準を異なる相において受信するならば、それはFF
3及びFF5をロードすることにより誤動作警報を合図
することになる。
受信されて、ワイヤ73により運ばれる割当てられてい
ないラベル信号は状態レジスタのFF3及びFF8のロ
ーデングを実施する。
ないラベル信号は状態レジスタのFF3及びFF8のロ
ーデングを実施する。
プロセッサからラインに向うセルの伝送に関しては、有
限状態オートマトンFSMBが、ワイヤ224を通して
FFT上に、自由に出て行くデータ・レジスタの判定基
準をロードする一方、FF6上では、後で記述される混
雑状態、すなわち、下流通路でのその欠如を繰り返し、
ワイヤ222及び223を介してパルスを転送すること
によって、その型式の信号を運ぶワイヤからその変動を
受信する。状態レジスタを読むことにより、そのプロセ
ッサは最後に書き込まれたデータが前進されたことを確
認し、そのプロセッサは、新しいセルの初めの転送を開
始する前に、オートマトンFSMBの初期状態を強制す
る第4番目のアドレスにおける書込みを実行する。この
時点において、それはセル・レジスタRG11.RG1
2.RG13.RG14の初めの4オクテツトを含む語
を書込む。書込みサイクルの終りにおいて、FSMBは
、ワイヤ229でもってレジスタ RGIIを可能化す
ると同時に、データ準備オクテツト信号をワイヤ237
上に置く。このオクテツトは8−ワイヤ接続238上で
可能化される。
限状態オートマトンFSMBが、ワイヤ224を通して
FFT上に、自由に出て行くデータ・レジスタの判定基
準をロードする一方、FF6上では、後で記述される混
雑状態、すなわち、下流通路でのその欠如を繰り返し、
ワイヤ222及び223を介してパルスを転送すること
によって、その型式の信号を運ぶワイヤからその変動を
受信する。状態レジスタを読むことにより、そのプロセ
ッサは最後に書き込まれたデータが前進されたことを確
認し、そのプロセッサは、新しいセルの初めの転送を開
始する前に、オートマトンFSMBの初期状態を強制す
る第4番目のアドレスにおける書込みを実行する。この
時点において、それはセル・レジスタRG11.RG1
2.RG13.RG14の初めの4オクテツトを含む語
を書込む。書込みサイクルの終りにおいて、FSMBは
、ワイヤ229でもってレジスタ RGIIを可能化す
ると同時に、データ準備オクテツト信号をワイヤ237
上に置く。このオクテツトは8−ワイヤ接続238上で
可能化される。
その後、それはワイヤ239からのデータ捕獲信号を待
ち、その転送は普通に進み、そして引き続く3つのオク
テツトはワイヤ228,227゜226によりそれぞれ
可能化される。最初の転送が一旦終了すると、FSMB
はFF7を再び駆動し、そのサイクルはその最後の語ま
で再びスタートし、最後のオクテツトにおいて、FSM
Bは関連せる信号を形成するワイヤ243を駆動する。
ち、その転送は普通に進み、そして引き続く3つのオク
テツトはワイヤ228,227゜226によりそれぞれ
可能化される。最初の転送が一旦終了すると、FSMB
はFF7を再び駆動し、そのサイクルはその最後の語ま
で再びスタートし、最後のオクテツトにおいて、FSM
Bは関連せる信号を形成するワイヤ243を駆動する。
以下の記載で利用される第6図はブロックTMAの出力
区間の論理構成を表わしている。
区間の論理構成を表わしている。
インタフェースを意味しそして接続回路網から来るセル
はその入力区間で見られるのと同じ型式の対話を持つバ
イトによって伝送される。使用される回路網の型式に従
う各セルの第1のバイトは、セルがそれによって放出さ
れるインタフェースのコードであり、第2のバイトは行
き先終端TMAを到着インタフェースにおいて判定する
3ビツトのコードを運ぶ。
はその入力区間で見られるのと同じ型式の対話を持つバ
イトによって伝送される。使用される回路網の型式に従
う各セルの第1のバイトは、セルがそれによって放出さ
れるインタフェースのコードであり、第2のバイトは行
き先終端TMAを到着インタフェースにおいて判定する
3ビツトのコードを運ぶ。
8−ワイヤ接続300はセルオクテツトで運び、ワイヤ
301は各セルの最後のオクテツト上で能動な第9番目
のビットであり、ワイヤ302及び303はオクテツト
転送に対する制御信号を運び、最後に、ワイヤ304は
相互接続回路網のクロック信号を運ぶ。接続305は接
続300及び第9番目のビットのワイヤ301にほかな
らず、9ビフト・レジスタRG20の入力に接続されて
いる。
301は各セルの最後のオクテツト上で能動な第9番目
のビットであり、ワイヤ302及び303はオクテツト
転送に対する制御信号を運び、最後に、ワイヤ304は
相互接続回路網のクロック信号を運ぶ。接続305は接
続300及び第9番目のビットのワイヤ301にほかな
らず、9ビフト・レジスタRG20の入力に接続されて
いる。
接続305aは、接続305の3つのワイヤにより形成
され、第2のオクテツト上で示されている終端位置に対
応している。
され、第2のオクテツト上で示されている終端位置に対
応している。
ここで、転送制御を実行する回路LINは、インタフェ
ースの各初期化後及びセルの最後のオクテツトの信号の
接続回路網からの受信後での初期状態にあるので、それ
はワイヤ301を受け入れている。かかる状況の下で、
ワイヤ303上における信号はブロックTMAに対して
無意味な最初のセル・オクテットの存在を示し、回路L
INはワイヤ302に応答せず、そのオクテツトは第2
図の分配回路DISによって捕えられる。
ースの各初期化後及びセルの最後のオクテツトの信号の
接続回路網からの受信後での初期状態にあるので、それ
はワイヤ301を受け入れている。かかる状況の下で、
ワイヤ303上における信号はブロックTMAに対して
無意味な最初のセル・オクテットの存在を示し、回路L
INはワイヤ302に応答せず、そのオクテツトは第2
図の分配回路DISによって捕えられる。
引き続くオクテツトは、そのコードが接続305aによ
って、伝送される終止コードを含む比較回路CM3に与
えられる終止を含むものである。もしも2つのコード間
に同一性があるとすると、CH2から出て行(ワイヤ3
06は、その到着セルが終止に対するものであるLIN
へ連通し、ここから、LINはその受信を可能化し、さ
もないと、LINはワイヤ300上に与えられるセルの
オクテツトに返答せず、ワイヤ301の判定基準のみを
使用して、そのセルの終りにおける初期状態に戻る。
って、伝送される終止コードを含む比較回路CM3に与
えられる終止を含むものである。もしも2つのコード間
に同一性があるとすると、CH2から出て行(ワイヤ3
06は、その到着セルが終止に対するものであるLIN
へ連通し、ここから、LINはその受信を可能化し、さ
もないと、LINはワイヤ300上に与えられるセルの
オクテツトに返答せず、ワイヤ301の判定基準のみを
使用して、そのセルの終りにおける初期状態に戻る。
受信される第2のオクテツトに関して、CH2がワイヤ
306を駆動する場合、回路1、INが駆動され、ワイ
ヤ307を通して、そのオクテツトと第9番目のビット
とをレジスタRG20上にロードし、ワイヤ302上で
データ捕獲信号に応答する。引続(オクテツトの到着に
おいて、ワイヤ307上におけるロードパルスは、接続
308を通して、9ビツト・レジスタRG19上に第1
の有用なオクテツトを運び、そしてレジスタ20上に第
2のオクテツトを運び、それら2つのレジスタは前に進
められるべきセルのラベルを含んでいる。接続308及
び309aは13の有効なラベルビットを回路PCIへ
と運び、そこで、回路PCIは、この時点で、接続31
0上に置かれる3つの冗長ビットを計算して、今では無
用な終止コードビットを置き換える。
306を駆動する場合、回路1、INが駆動され、ワイ
ヤ307を通して、そのオクテツトと第9番目のビット
とをレジスタRG20上にロードし、ワイヤ302上で
データ捕獲信号に応答する。引続(オクテツトの到着に
おいて、ワイヤ307上におけるロードパルスは、接続
308を通して、9ビツト・レジスタRG19上に第1
の有用なオクテツトを運び、そしてレジスタ20上に第
2のオクテツトを運び、それら2つのレジスタは前に進
められるべきセルのラベルを含んでいる。接続308及
び309aは13の有効なラベルビットを回路PCIへ
と運び、そこで、回路PCIは、この時点で、接続31
0上に置かれる3つの冗長ビットを計算して、今では無
用な終止コードビットを置き換える。
レジスタRG19から出て行く接[309は、冗長性を
運ばない位置における5つのオクテツトワイヤから成る
接続309aと、冗長性位置憾おける3つのオクテツト
・ワイヤから成る接続309 bと、第9番目のビット
であって、最後のセル・オクテットを合図する機能を持
つ接続309cとに細分割される。
運ばない位置における5つのオクテツトワイヤから成る
接続309aと、冗長性位置憾おける3つのオクテツト
・ワイヤから成る接続309 bと、第9番目のビット
であって、最後のセル・オクテットを合図する機能を持
つ接続309cとに細分割される。
マルチプレクサMXRは一方で接続310を受け、他方
で接続309bを受けているので、PCIにより計算さ
れた冗長ビットか又はレジスタR19上で受信されるビ
ットのいづれでも進める(接続314)ことができる。
で接続309bを受けているので、PCIにより計算さ
れた冗長ビットか又はレジスタR19上で受信されるビ
ットのいづれでも進める(接続314)ことができる。
MXR指令は回路LINからワイヤ311を通して到着
する。
する。
そのセルは、常に9つのビットでもって、回路CF5
(ワイヤ317,318,319を通してその状態を受
信し、特に、ワイヤ317は工っの出て行くセルの最後
のオクテツトを示す)によって制御されるFIFOメモ
リF15に記憶されるようになっており、それは、ワイ
ヤ313を通して、オクテツトを受け入れるF15に対
する可能性又はその欠如をLINに連通ずる。ワイヤ3
13が承諾を与える場合、LINはそのロードパルスを
ワイヤ312上でのF15及びCF5に連通し、かくし
て全セルについてのローデングが進行する。オクテツト
は、接続315を介して、それをワイヤ314及び30
9aでもって再構成するF15に与えられ、最後のオク
テツトは、それがレジスタR19に達したときに、ワイ
ヤ301上における第9番目のビットの作動により、更
に、引き続いて、ワイヤ309cの作動により示され、
かかる表示はF15にロードされ、そしてCF5へと連
通される。
(ワイヤ317,318,319を通してその状態を受
信し、特に、ワイヤ317は工っの出て行くセルの最後
のオクテツトを示す)によって制御されるFIFOメモ
リF15に記憶されるようになっており、それは、ワイ
ヤ313を通して、オクテツトを受け入れるF15に対
する可能性又はその欠如をLINに連通ずる。ワイヤ3
13が承諾を与える場合、LINはそのロードパルスを
ワイヤ312上でのF15及びCF5に連通し、かくし
て全セルについてのローデングが進行する。オクテツト
は、接続315を介して、それをワイヤ314及び30
9aでもって再構成するF15に与えられ、最後のオク
テツトは、それがレジスタR19に達したときに、ワイ
ヤ301上における第9番目のビットの作動により、更
に、引き続いて、ワイヤ309cの作動により示され、
かかる表示はF15にロードされ、そしてCF5へと連
通される。
出力マルチプレクサ上で伝送される予定の別なセル源は
、前に記述した並列インタフェース(第5図)を通して
プロセッサによって放出される信号セルから成っている
。ここで、セルのオクテツトは接続238上に放出され
、最後のオクテツトを示している第9番目のワイヤは2
43であり、ワイヤ237はデータ準備を示し、そして
ワイヤ240は混乱状態を示す。
、前に記述した並列インタフェース(第5図)を通して
プロセッサによって放出される信号セルから成っている
。ここで、セルのオクテツトは接続238上に放出され
、最後のオクテツトを示している第9番目のワイヤは2
43であり、ワイヤ237はデータ準備を示し、そして
ワイヤ240は混乱状態を示す。
第6図において、接続238は、第9番目のビットのワ
イヤ243と一緒に、FIFOメモリF16からの入力
として受信される。メモリF16は、ロードに関する限
り、データ準備(ロード指令)のワイヤ237を受けそ
してワイヤ帽39を介してデータ捕獲信号を再び送る普
通の制御回路CF6を具備し、満杯にされたメモリの信
号はワイヤ240を経て伝送される。
イヤ243と一緒に、FIFOメモリF16からの入力
として受信される。メモリF16は、ロードに関する限
り、データ準備(ロード指令)のワイヤ237を受けそ
してワイヤ帽39を介してデータ捕獲信号を再び送る普
通の制御回路CF6を具備し、満杯にされたメモリの信
号はワイヤ240を経て伝送される。
補助入力から到着するセルは外部から到着する8−ワイ
ヤ接続321上でレジスタRG15によりじかに受信さ
れ、前記セルを進める方法については以下において検討
されよう。
ヤ接続321上でレジスタRG15によりじかに受信さ
れ、前記セルを進める方法については以下において検討
されよう。
回路FSMUはセル出力を制御する有限状態オートマト
ンであって、その各種ソースを裁定し、その動作は、伝
送タイムベースであって、その受信に対するのと同様な
方法において、伝達手段によりサービス・オクテツトと
して使用される前記オクテツトに対する種々な周期的信
号を伝送ビット・クロック(ワイヤ322)、関連のオ
クテツト同期(ワイヤ323)及びマスク信号(324
)から得るブロックBTTにより駆動される。
ンであって、その各種ソースを裁定し、その動作は、伝
送タイムベースであって、その受信に対するのと同様な
方法において、伝達手段によりサービス・オクテツトと
して使用される前記オクテツトに対する種々な周期的信
号を伝送ビット・クロック(ワイヤ322)、関連のオ
クテツト同期(ワイヤ323)及びマスク信号(324
)から得るブロックBTTにより駆動される。
FSMUの入力は、CF5から来てそしてFI5に含ま
れているセルの伝送要請を運ぶワイヤ20と、CF6か
ら到着しそしてFI6に含まれているセルに対する類似
の要請を運ぶワイヤ325と、外部から来てそして補助
入力から来る可能なセルの伝送要請を運ぶワイヤ326
とから成っている。
れているセルの伝送要請を運ぶワイヤ20と、CF6か
ら到着しそしてFI6に含まれているセルに対する類似
の要請を運ぶワイヤ325と、外部から来てそして補助
入力から来る可能なセルの伝送要請を運ぶワイヤ326
とから成っている。
ワイヤ327はタイムベースBTTからの周期的パルス
(オートマトン・サイクル)を運び、ワイヤ324は、
オクテツトに先立って、有用なデータの伝送中断の要請
を合図して、サービス・オクテツトの前進を可能にする
マスクの周期的パルスである。ワイヤ328は、伝送さ
れつつあるセルを計数しそしてN個の伝送されるセルご
とに管理セルの伝送を要請するカウンタCTSUPから
到着する。
(オートマトン・サイクル)を運び、ワイヤ324は、
オクテツトに先立って、有用なデータの伝送中断の要請
を合図して、サービス・オクテツトの前進を可能にする
マスクの周期的パルスである。ワイヤ328は、伝送さ
れつつあるセルを計数しそしてN個の伝送されるセルご
とに管理セルの伝送を要請するカウンタCTSUPから
到着する。
ナンバーNは好きなように設定可能であり、この場合に
は、1023である。最後に、ワイヤ329は、伝送さ
れるセル終端の判定基準を運び、伝送されたオクテツト
を計数するカウンタCTXの計数終了の信号としてワイ
ヤ330上でそれを受信した後の有用な時点においてそ
れを同期させる双安定フリップフロップFFl0から来
る。
は、1023である。最後に、ワイヤ329は、伝送さ
れるセル終端の判定基準を運び、伝送されたオクテツト
を計数するカウンタCTXの計数終了の信号としてワイ
ヤ330上でそれを受信した後の有用な時点においてそ
れを同期させる双安定フリップフロップFFl0から来
る。
FSMUの出力は、伝送されるべきセルがそこを通して
選択される4つの8−ビット通路を持つ出力マルチプレ
クサMXUを制御するワイヤ331及び332と、後で
記述される4つの通路の出力レジスタのローデングに対
する可能化に対応するワイヤ333,334,335.
336と、伝送されるオクテツトのカウンタCTXの同
期に関連していて、セルの伝送の始めに作動されそして
伝送されたセルのカウンタCTSLIPの前進を行わせ
るワイヤ337と、管理セルの伝送を可能化するり一ド
オンリメモリROM 1に向うワイヤ338とから成っ
ている。
選択される4つの8−ビット通路を持つ出力マルチプレ
クサMXUを制御するワイヤ331及び332と、後で
記述される4つの通路の出力レジスタのローデングに対
する可能化に対応するワイヤ333,334,335.
336と、伝送されるオクテツトのカウンタCTXの同
期に関連していて、セルの伝送の始めに作動されそして
伝送されたセルのカウンタCTSLIPの前進を行わせ
るワイヤ337と、管理セルの伝送を可能化するり一ド
オンリメモリROM 1に向うワイヤ338とから成っ
ている。
FSMtlが実行すべき機能は伝送されるべきセル源間
での裁定及び、マスク・ワイヤ324によって合図され
る間隔を自由にする出力ラインにより要求されるリズム
でのその同じセルのアンローデングである。ラインでの
セル流は連続しているので、−層の準備セルがないとき
にスタッフイング・セルを伝送する手段が設けられてい
て、FSMUは周期的な監視セル伝送を与える。このた
めに、スタッフイング・セル(オクテツトによる)と、
監視セル及び他の回路の変動しない部分とを含むリード
オンリー・メモリROM 1からなる第4のセル源が与
えられている。
での裁定及び、マスク・ワイヤ324によって合図され
る間隔を自由にする出力ラインにより要求されるリズム
でのその同じセルのアンローデングである。ラインでの
セル流は連続しているので、−層の準備セルがないとき
にスタッフイング・セルを伝送する手段が設けられてい
て、FSMUは周期的な監視セル伝送を与える。このた
めに、スタッフイング・セル(オクテツトによる)と、
監視セル及び他の回路の変動しない部分とを含むリード
オンリー・メモリROM 1からなる第4のセル源が与
えられている。
FI5が少なくとも1つの完全なセルを含む場合、回路
CF5はワイヤ320を通してそれをFSMUに合図す
る。オートマトンFSMUは、伝送された先行せるセル
の信号をカウンタCTX 、 ワイヤ330、 FFl
0及びワイヤ329から待ち、そしてもしもカウンタC
TSUPからのワイヤ328が監視セルの伝送を要請せ
ずそして別な前の入力要請がないならば、その第2の入
力において、ワイヤ340を通して、タイム・ベースB
TTからの律動的パルスを受信するへNOゲートP35
を開くワイヤ333を駆動することによりセルの出力を
有効にする。
CF5はワイヤ320を通してそれをFSMUに合図す
る。オートマトンFSMUは、伝送された先行せるセル
の信号をカウンタCTX 、 ワイヤ330、 FFl
0及びワイヤ329から待ち、そしてもしもカウンタC
TSUPからのワイヤ328が監視セルの伝送を要請せ
ずそして別な前の入力要請がないならば、その第2の入
力において、ワイヤ340を通して、タイム・ベースB
TTからの律動的パルスを受信するへNOゲートP35
を開くワイヤ333を駆動することによりセルの出力を
有効にする。
ワイヤ350上でP35から出て行く各パルスは、8−
ワイヤ接続316を通してFI5から出るオクテツトを
受信するレジスタRG1Bのローデングを実施し、その
同じワイヤ上での、I’15からのオクテツトのアンロ
ーデングと、次のものの出力における提示とを実施する
。それと同時に、FSMUは、シフトレジスタSH2の
並列・入力にオクテツトを提示する出力接続352に向
うRG18から到着する接続351の内容の通過を可能
にするように、4つの8−ビット通路を持つマルチプレ
クサMXtlの選択コードをワイヤ331及び332を
通して進める。タイムベースBTTは、好都合な時間に
、ワイヤ353上でのパルスでもってかかるレジスタの
並列ローデングを実施する。その内容は、その後、ワイ
ヤ322を経て伝送モデムから到着するクロック・パル
スにより、ワイヤ354を通して非同期的出力マルチプ
レクサに向けて直列に転送される。
ワイヤ接続316を通してFI5から出るオクテツトを
受信するレジスタRG1Bのローデングを実施し、その
同じワイヤ上での、I’15からのオクテツトのアンロ
ーデングと、次のものの出力における提示とを実施する
。それと同時に、FSMUは、シフトレジスタSH2の
並列・入力にオクテツトを提示する出力接続352に向
うRG18から到着する接続351の内容の通過を可能
にするように、4つの8−ビット通路を持つマルチプレ
クサMXtlの選択コードをワイヤ331及び332を
通して進める。タイムベースBTTは、好都合な時間に
、ワイヤ353上でのパルスでもってかかるレジスタの
並列ローデングを実施する。その内容は、その後、ワイ
ヤ322を経て伝送モデムから到着するクロック・パル
スにより、ワイヤ354を通して非同期的出力マルチプ
レクサに向けて直列に転送される。
こうして伝送されたオクテツトは、ANDゲートP37
及びワイヤ355を通してワイヤ323(オクテツト同
期)及び324 (マスク)からの関連せるパルスを受
信するカウンタCTχによって計数される。セル終了信
号は前にも述べたようにFSMUへと連通され、そして
FSMUは、CTXをリセットしそしてワイヤ337を
通してCTSUPを進めることによって応答する。
及びワイヤ355を通してワイヤ323(オクテツト同
期)及び324 (マスク)からの関連せるパルスを受
信するカウンタCTχによって計数される。セル終了信
号は前にも述べたようにFSMUへと連通され、そして
FSMUは、CTXをリセットしそしてワイヤ337を
通してCTSUPを進めることによって応答する。
受け入れられた伝送の要請が、CF6からワイヤ325
を通して来て、状態ワイヤ359及び360によってF
IFOメモリF16を制御するものである場合、動作は
先の場合と同様に進み、FSl’lUはANDゲートP
32に向うワイヤ335を駆動し、MXUに向うワイヤ
331及び332は、RG16から来て、メモリFI6
をアンロードするワイヤ356によりロードされる8−
ワイヤ入力接続361を選択する。転送されるオクテツ
トは前と同様に計数される。
を通して来て、状態ワイヤ359及び360によってF
IFOメモリF16を制御するものである場合、動作は
先の場合と同様に進み、FSl’lUはANDゲートP
32に向うワイヤ335を駆動し、MXUに向うワイヤ
331及び332は、RG16から来て、メモリFI6
をアンロードするワイヤ356によりロードされる8−
ワイヤ入力接続361を選択する。転送されるオクテツ
トは前と同様に計数される。
しかしながら、ワイヤ326を経て補助入力から到着す
る要請の状況は異なっている。この場合、そこにはFI
FOメモリはなく、FS門Uは、ワイヤ336゜AND
ゲートP31及びワイヤ366を通してレジスタRG1
5のローデングを可能化する一方、ワイヤ331及び3
32を通して、その同じレジスタから来る接続人力36
2上におけるMXUを選択する。
る要請の状況は異なっている。この場合、そこにはFI
FOメモリはなく、FS門Uは、ワイヤ336゜AND
ゲートP31及びワイヤ366を通してレジスタRG1
5のローデングを可能化する一方、ワイヤ331及び3
32を通して、その同じレジスタから来る接続人力36
2上におけるMXUを選択する。
可能化信号336及びクロック信号340は、転送され
るべきオクテツトがそこからレジスタRG15に向う接
続321上に送られる外部へと送られる。
るべきオクテツトがそこからレジスタRG15に向う接
続321上に送られる外部へと送られる。
残りは先行するケースと類似している。
もしも、セルの伝送終了において、カウンタCTSUP
がワイヤ328上に計数終了信号を放出するならば、F
SMUは管理セルの伝送を準備して、ORゲートP34
及びリードオンリメモリROM 1に向うワイヤ334
を駆動するが、もしも伝送されるべきセルがそれ以上な
いとすると、FSMU3は、ROM 1及びゲートP3
4に向けて、スタッフイング・セルを伝送するためにワ
イヤ338を駆動する。接続339はCTXに含まれて
いる伝送におけるオクテツト・コードをROM 1へ運
ぶ。
がワイヤ328上に計数終了信号を放出するならば、F
SMUは管理セルの伝送を準備して、ORゲートP34
及びリードオンリメモリROM 1に向うワイヤ334
を駆動するが、もしも伝送されるべきセルがそれ以上な
いとすると、FSMU3は、ROM 1及びゲートP3
4に向けて、スタッフイング・セルを伝送するためにワ
イヤ338を駆動する。接続339はCTXに含まれて
いる伝送におけるオクテツト・コードをROM 1へ運
ぶ。
ROM 1の出力は、その都度伝送されるべきオクテツ
トをマルチプレクサMXCVの5つの入力のうちの1つ
へと運ぶ8−ワイヤ接続344と、その間じMXCVへ
とそれら入力の選択コードを運ぶ3−ワイヤ接続343
と、カウンタCTBをリセットするためのワイヤ342
と、ブロックCRCに向う接続341とから成っている
。カウンタCTBは、例えば、その入力における混雑の
ように不規則な状況が起るたびにFSM 8(第3図)
により発生されるワイヤ369 (第3図のワイヤ73
)上でのパルスにより増分される16ビントカウンタで
あり、ブロックCRCは通常の16ビツト冗長性発生器
であり、その発生器は、レジスタRG17に向って、M
XCVから出て行く8ビツト接続349から冗長性自体
を計算するデータを検索する8ビツトの平行性を有して
いる。接続341上において、ROM 1は、MXCV
の2つの入力に向う接続345及び346上で2つのオ
クテツトへと分割される、計算及びその結果の放出に対
する始動信号を供給する。このマルチプレクサの最後の
2つの入力はCTBの内容を形成する2つのオクテツト
に接続されている。
トをマルチプレクサMXCVの5つの入力のうちの1つ
へと運ぶ8−ワイヤ接続344と、その間じMXCVへ
とそれら入力の選択コードを運ぶ3−ワイヤ接続343
と、カウンタCTBをリセットするためのワイヤ342
と、ブロックCRCに向う接続341とから成っている
。カウンタCTBは、例えば、その入力における混雑の
ように不規則な状況が起るたびにFSM 8(第3図)
により発生されるワイヤ369 (第3図のワイヤ73
)上でのパルスにより増分される16ビントカウンタで
あり、ブロックCRCは通常の16ビツト冗長性発生器
であり、その発生器は、レジスタRG17に向って、M
XCVから出て行く8ビツト接続349から冗長性自体
を計算するデータを検索する8ビツトの平行性を有して
いる。接続341上において、ROM 1は、MXCV
の2つの入力に向う接続345及び346上で2つのオ
クテツトへと分割される、計算及びその結果の放出に対
する始動信号を供給する。このマルチプレクサの最後の
2つの入力はCTBの内容を形成する2つのオクテツト
に接続されている。
ゲートP34から出て行くワイヤ367は、ANDゲー
トP33及び接続368を通して、レジスタRG17の
ローデングを可能化する信号である。スタッフイング・
セルPSMUを放出するために、ここでの動作は、ワイ
ヤ331及び332上に、接続363を通してレジスタ
RG17に接続されているMXUの入力の選択コードを
置(。ROM 1に記憶されていてしかも接b’E33
9. ワイヤ338及び334によりアドレス指定さ
れるオク、テントは、その後、接a344. ?IXC
V、接続349. RG17 。
トP33及び接続368を通して、レジスタRG17の
ローデングを可能化する信号である。スタッフイング・
セルPSMUを放出するために、ここでの動作は、ワイ
ヤ331及び332上に、接続363を通してレジスタ
RG17に接続されているMXUの入力の選択コードを
置(。ROM 1に記憶されていてしかも接b’E33
9. ワイヤ338及び334によりアドレス指定さ
れるオク、テントは、その後、接a344. ?IXC
V、接続349. RG17 。
接続363. MXtl、 、接続352.SH2及び
ワイヤ354に向けて伝送される。
ワイヤ354に向けて伝送される。
ブロックCRCは、管理セルの伝送のために駆動され、
2つのラベル・オクテツトが前と同様にROM 1によ
り前方に進められ、次いで、CTBに含まれている2つ
のオクテツトが進められ、引続いて、RO)11から来
る他のオクテツトが続き、最後に、そのセルの最後の2
つのオクテツトがブロックCRCにより検索される。
2つのラベル・オクテツトが前と同様にROM 1によ
り前方に進められ、次いで、CTBに含まれている2つ
のオクテツトが進められ、引続いて、RO)11から来
る他のオクテツトが続き、最後に、そのセルの最後の2
つのオクテツトがブロックCRCにより検索される。
第7図は、第2図でCON 、 ARB及びDISとし
て示されているブロックを表わしている。
て示されているブロックを表わしている。
この実施例における制御ブロックCONはマイクロプロ
セッサT414“トランスピユータ”に基づいているけ
れども、これは、従来の32ビツトマイクロコンピユー
タでも使用できるので、限定的なものでない。ブロック
を特徴づけ、それを本来のものにし、この応用に適用さ
せ且つその一部として機能させるのは、メツセージがデ
ータ及び信号セルのものに等しいフォーマットを持って
いるので、かかるメツセージがそこを通して他の制御ブ
ロックと交換できる接続回路網の入力バス及び出力バス
に対する接続の可能性であり、それは、その同じ回路網
に向けて、そのインタフェースに接続されていない出力
マルチプレクサ上へと前方に進められるべき信号セルを
放出すると同時に、データセルをいづれかの加入者に向
けて放出する。
セッサT414“トランスピユータ”に基づいているけ
れども、これは、従来の32ビツトマイクロコンピユー
タでも使用できるので、限定的なものでない。ブロック
を特徴づけ、それを本来のものにし、この応用に適用さ
せ且つその一部として機能させるのは、メツセージがデ
ータ及び信号セルのものに等しいフォーマットを持って
いるので、かかるメツセージがそこを通して他の制御ブ
ロックと交換できる接続回路網の入力バス及び出力バス
に対する接続の可能性であり、それは、その同じ回路網
に向けて、そのインタフェースに接続されていない出力
マルチプレクサ上へと前方に進められるべき信号セルを
放出すると同時に、データセルをいづれかの加入者に向
けて放出する。
インタフェース終端に接続されているワルチブレクスに
関しては、同じ事が前に述べたバス及びインタフェース
を通して実行される。
関しては、同じ事が前に述べたバス及びインタフェース
を通して実行される。
前記特性はその接続回路網に接続されているインタフェ
ースにある制御全体を可能にし、高度な効率を呈する非
常に強力な通信手段を使用する制御マイクロプロセッサ
として作用する構成を達成する。
ースにある制御全体を可能にし、高度な効率を呈する非
常に強力な通信手段を使用する制御マイクロプロセッサ
として作用する構成を達成する。
試験されるプロセッサと管理プロセッサとを含む通信リ
ングに対する端子は、管理メツセージとして統計的に均
一な分布を持たないが、すべてが唯−の点に向って行き
且つそこから来る管理メソセージの往来を分離された状
態に維持する目的をもって与えられており、この特性は
、周知のように、接続回路網の性能を劣化させることに
なる。
ングに対する端子は、管理メツセージとして統計的に均
一な分布を持たないが、すべてが唯−の点に向って行き
且つそこから来る管理メソセージの往来を分離された状
態に維持する目的をもって与えられており、この特性は
、周知のように、接続回路網の性能を劣化させることに
なる。
前に説明したものに関して、プロセッサに関連した部分
は周知なので、詳細な説明は省略する。
は周知なので、詳細な説明は省略する。
ブロックTSPは、回路O5Cにより発生される5M)
Izのクロック信号をワイヤ400から受信するマイク
ロプロセッサT414であり、接続401は内部アドレ
ス及びデータのための32−ワイヤ・バスである。メモ
リ自体は回路PGCにより管理される4つのパリティ・
ビットにより制御されるので、メモリDRAMに向うバ
ス接続は36−ワイヤ接続(402)になる。メモリD
I?へ門はグイナミソク・メモリであって、2メガバイ
トの容量を持ち、そのアドレスはバス401によって引
き出されて、そしてそのロードパルス(ワ・イヤ403
)がメモリ・サイクルの制御のためにマイクロプロセッ
サから出て行くサービス・ワイヤから成っている接続4
04により引き出されるレジスタRAX上に登録される
。このレジスタの出力は、メモリ・アドレスの行及び列
の一部及びそれが関与するメモリ・バンクを示している
アドレスの一部である3つの接続405,406,40
7へとグループ化される。初めの2つの接続はマルチプ
レクサMLIB及び接続408を通してメモリDRAM
Aこ送られ、接続407は、メモリ限界の有り得る侵害
を制御し、制御ワイヤ404の受け入れに際して、DR
AM&こ向う制御信号を接続409上に発生する回路D
M?’lに送る。マルチプレクサMOBは接続404に
属しているワイヤ410により制御され、DMMから出
るワイヤ411は、選択されたアドレスがLMRに含ま
れている2つの内部レジスタの1つに対応するときに回
路LMR及びPALSに連通し、逆に、ワイヤ412は
LにRに対するメモリ境界の有り得る違反を示している
。
Izのクロック信号をワイヤ400から受信するマイク
ロプロセッサT414であり、接続401は内部アドレ
ス及びデータのための32−ワイヤ・バスである。メモ
リ自体は回路PGCにより管理される4つのパリティ・
ビットにより制御されるので、メモリDRAMに向うバ
ス接続は36−ワイヤ接続(402)になる。メモリD
I?へ門はグイナミソク・メモリであって、2メガバイ
トの容量を持ち、そのアドレスはバス401によって引
き出されて、そしてそのロードパルス(ワ・イヤ403
)がメモリ・サイクルの制御のためにマイクロプロセッ
サから出て行くサービス・ワイヤから成っている接続4
04により引き出されるレジスタRAX上に登録される
。このレジスタの出力は、メモリ・アドレスの行及び列
の一部及びそれが関与するメモリ・バンクを示している
アドレスの一部である3つの接続405,406,40
7へとグループ化される。初めの2つの接続はマルチプ
レクサMLIB及び接続408を通してメモリDRAM
Aこ送られ、接続407は、メモリ限界の有り得る侵害
を制御し、制御ワイヤ404の受け入れに際して、DR
AM&こ向う制御信号を接続409上に発生する回路D
M?’lに送る。マルチプレクサMOBは接続404に
属しているワイヤ410により制御され、DMMから出
るワイヤ411は、選択されたアドレスがLMRに含ま
れている2つの内部レジスタの1つに対応するときに回
路LMR及びPALSに連通し、逆に、ワイヤ412は
LにRに対するメモリ境界の有り得る違反を示している
。
回路LMRは、パリティエラーの表示を接続413上で
受信し、そして接続414を通して、内部バス401の
低いオクテツトに接続されている。実際問題として、バ
ス415は、その電気的レベルがトランスレータTCV
2によって回復されるバス401である。LMRは、
そこにすでに調べられた型式の記録された有り得るエラ
ーとオートマトン状態フラグとがある2つの8−ビット
・レジスタを含み、かかるレジスタはマイクロプロセッ
サにより読出し且つ書込まれ、このために、LMRは制
御ワイヤ404を受け入れている。LMRは、ワイヤ4
22を通して、ワイヤ418上の信号に応答するTSP
へとエラー状況の存在を合図する。TSPからL?lR
に至るワイヤ417は同じTSPから得られる20Mt
lzクロックを運び、接続419は、TSPから到着す
るワイヤ420によって近づける光学的デイスプレィL
EDへと警報信号、つまり、マイクロプロセッサ自己診
断警報を運ぶ。
受信し、そして接続414を通して、内部バス401の
低いオクテツトに接続されている。実際問題として、バ
ス415は、その電気的レベルがトランスレータTCV
2によって回復されるバス401である。LMRは、
そこにすでに調べられた型式の記録された有り得るエラ
ーとオートマトン状態フラグとがある2つの8−ビット
・レジスタを含み、かかるレジスタはマイクロプロセッ
サにより読出し且つ書込まれ、このために、LMRは制
御ワイヤ404を受け入れている。LMRは、ワイヤ4
22を通して、ワイヤ418上の信号に応答するTSP
へとエラー状況の存在を合図する。TSPからL?lR
に至るワイヤ417は同じTSPから得られる20Mt
lzクロックを運び、接続419は、TSPから到着す
るワイヤ420によって近づける光学的デイスプレィL
EDへと警報信号、つまり、マイクロプロセッサ自己診
断警報を運ぶ。
回路PALSはブロックTMAに対する対話、並びに内
部レジスタとの対話に対する双方向セパレータTCV
2の可能化を制御する。その人力は、ワイヤ404、ワ
イヤ401及びユニットT?’lAから到着するワイヤ
424(第3図ではワイヤ47として示されている)で
あり、そしてその仕事は、セパレータTCV 1及びT
CV 2に対する可能化信号を発生することであって、
接続されたユニットTMA上にある場所へのアクセス中
にTSPに向うワイヤ423上における判定基準(メモ
リ・サイクルのスローダウンを生じさせる)を待ってい
る。
部レジスタとの対話に対する双方向セパレータTCV
2の可能化を制御する。その人力は、ワイヤ404、ワ
イヤ401及びユニットT?’lAから到着するワイヤ
424(第3図ではワイヤ47として示されている)で
あり、そしてその仕事は、セパレータTCV 1及びT
CV 2に対する可能化信号を発生することであって、
接続されたユニットTMA上にある場所へのアクセス中
にTSPに向うワイヤ423上における判定基準(メモ
リ・サイクルのスローダウンを生じさせる)を待ってい
る。
また、ブロック制御は外部から到着するりセント・ワイ
ヤ426を含み、そのワイヤ426は、制御ワイヤ40
4と一緒に、セパレータDPIを通してブロックTMA
にも送られる。それらの出力において、それらはワイヤ
427及び425としてそれぞれ示され、そして第3図
ではワイヤ42゜45.46.47として示されている
ワイヤを含んでいる。そのブロックの内側において、ワ
イヤ426はTSPに送られ、TSPはそれをその初期
構成のために使用する。このために、そこには構成情報
を含むリードオンリーメモリPRCがあり、その初期化
相中、TSPはバス401.RAX&び接続405を通
してそのメモリをアドレス指定し、そこから、ワイヤ4
35上での内容を受信する。
ヤ426を含み、そのワイヤ426は、制御ワイヤ40
4と一緒に、セパレータDPIを通してブロックTMA
にも送られる。それらの出力において、それらはワイヤ
427及び425としてそれぞれ示され、そして第3図
ではワイヤ42゜45.46.47として示されている
ワイヤを含んでいる。そのブロックの内側において、ワ
イヤ426はTSPに送られ、TSPはそれをその初期
構成のために使用する。このために、そこには構成情報
を含むリードオンリーメモリPRCがあり、その初期化
相中、TSPはバス401.RAX&び接続405を通
してそのメモリをアドレス指定し、そこから、ワイヤ4
35上での内容を受信する。
LMRから出て行くワイヤ421は特定のオートマトン
・フラグの使用に依存し、それについては以下詳細に記
述されよう。
・フラグの使用に依存し、それについては以下詳細に記
述されよう。
TiI4“トランスピユータ”プロセッサが使用されて
いるここでの実施例の場合、マイクロプロセッサとの情
報の交換に対しては4つの双方向ライン429,430
,431,432が利用されており、各ラインは、マイ
クロプロセッサ自体についての技術的出版物において記
述されている周知の対話プロトコルに従った1対のワイ
ヤ(伝送方向当り1つ)からなっている(かかるライン
はいづれかのマイクロプロセッサとの通常のインタフェ
ースによって得られる)。
いるここでの実施例の場合、マイクロプロセッサとの情
報の交換に対しては4つの双方向ライン429,430
,431,432が利用されており、各ラインは、マイ
クロプロセッサ自体についての技術的出版物において記
述されている周知の対話プロトコルに従った1対のワイ
ヤ(伝送方向当り1つ)からなっている(かかるライン
はいづれかのマイクロプロセッサとの通常のインタフェ
ースによって得られる)。
この場合、こうしたラインのうちの3つは双方向セパレ
ータDR3及び6−ワイヤ接続436を通して外部から
利用できそして、例えば、管理プロセッサに向うリング
接続を履行するために使用され、第4番目、すなわち、
対429は、セルの形態を持つメツセージを接続回路網
から受けそしてその回路網に向けて伝送するのに使用さ
れる。
ータDR3及び6−ワイヤ接続436を通して外部から
利用できそして、例えば、管理プロセッサに向うリング
接続を履行するために使用され、第4番目、すなわち、
対429は、セルの形態を持つメツセージを接続回路網
から受けそしてその回路網に向けて伝送するのに使用さ
れる。
このために、それは、市販品として入手できる直列−並
列変換器であって、マイクロプロセッサの直列ラインを
取扱う回路LADに接続されている。
列変換器であって、マイクロプロセッサの直列ラインを
取扱う回路LADに接続されている。
LADはワイヤ400上でその動作のためのクロック信
号を受信する。
号を受信する。
制御部が接続網に向けてセルを放出しようとする場合、
それは、その第1のオクテツトを、LADに向かう対の
出力ワイヤ上に伝送し、そのLADはそのオクテツトを
、回路CF7により制御されるFIFOメモリF17に
向けて8−ワイヤ接続上に並列に置く一方、その回路C
F7に向けて、オクテツト・ロード要請をワイヤ439
上に送出する。
それは、その第1のオクテツトを、LADに向かう対の
出力ワイヤ上に伝送し、そのLADはそのオクテツトを
、回路CF7により制御されるFIFOメモリF17に
向けて8−ワイヤ接続上に並列に置く一方、その回路C
F7に向けて、オクテツト・ロード要請をワイヤ439
上に送出する。
もしもそのメモリが全セルを含むことができるならば、
CF7は、ワイヤ478上におけるパルスを通してオク
テツトのローデングを発生して、ワイヤ440上でLA
Dに応答する。このことは1つだけの最後のオクテツト
まで繰り返され、最後のオクテツトに関する限り、先行
するケースにおいて既になされたものとしてそれを合図
することが必要である。このために、そこには、LMR
にあるオートマトンフラグの1つから到着するワイヤ4
21がある。プロセッサはまず始めにこのフラグを駆動
し、それからF17へとロー下されるべき最後のオクテ
ツトを与え、そのロードの後でフラグがリセツトされる
。
CF7は、ワイヤ478上におけるパルスを通してオク
テツトのローデングを発生して、ワイヤ440上でLA
Dに応答する。このことは1つだけの最後のオクテツト
まで繰り返され、最後のオクテツトに関する限り、先行
するケースにおいて既になされたものとしてそれを合図
することが必要である。このために、そこには、LMR
にあるオートマトンフラグの1つから到着するワイヤ4
21がある。プロセッサはまず始めにこのフラグを駆動
し、それからF17へとロー下されるべき最後のオクテ
ツトを与え、そのロードの後でフラグがリセツトされる
。
この時点において、回路CF7は裁定回路に提示される
要請である準備セル判定基準をワイヤ443上に与え、
そのセルは連動せるユニッ1−TMAから到着するセル
と同時にその接続回路網の入力へと進められる。
要請である準備セル判定基準をワイヤ443上に与え、
そのセルは連動せるユニッ1−TMAから到着するセル
と同時にその接続回路網の入力へと進められる。
ワイヤ443はかかる要請を、ユニットTMAによりな
された同類の要請を接続446上で受信するレジスタR
G25の入力に与える。ここから、前記接続は7つまで
の多くのワイヤによって形成され、各TMAで考慮され
るワイヤは第3図での80にて示されるものである。レ
ジスタRG25は、相互接続回路網により捕えられるオ
クテツトの判定基準及びその回路網により与えられる最
後のオクテツトの判定基準を入力として持つANDゲー
トP40から到着するワイヤ447を受け入れ、第1の
ものはワイヤ458.受信器RC2,ワイヤ450から
到着し、第2のものは、ワイヤ449がそこから受信器
RC4を通して引き出される接続回路網に向う9−ワイ
ヤ接M461から到着する。ワイヤ459.受信器RC
1、ワイヤ448から到着する接続回路網のクロック信
号はRG25のローデングのためにも使用される。かく
して、セル前進要請並びに進めらける先行セルの判定基
準はレジスタRG25の出力上における回路網クロック
と同期される。
された同類の要請を接続446上で受信するレジスタR
G25の入力に与える。ここから、前記接続は7つまで
の多くのワイヤによって形成され、各TMAで考慮され
るワイヤは第3図での80にて示されるものである。レ
ジスタRG25は、相互接続回路網により捕えられるオ
クテツトの判定基準及びその回路網により与えられる最
後のオクテツトの判定基準を入力として持つANDゲー
トP40から到着するワイヤ447を受け入れ、第1の
ものはワイヤ458.受信器RC2,ワイヤ450から
到着し、第2のものは、ワイヤ449がそこから受信器
RC4を通して引き出される接続回路網に向う9−ワイ
ヤ接M461から到着する。ワイヤ459.受信器RC
1、ワイヤ448から到着する接続回路網のクロック信
号はRG25のローデングのためにも使用される。かく
して、セル前進要請並びに進めらける先行セルの判定基
準はレジスタRG25の出力上における回路網クロック
と同期される。
双安定フリップフロップFF9及びFFl0は、回路網
クロック期間にわたって続く、その裁定を可能にする信
号をワイヤ454上に発生する機能を持ち、このために
、前のセルの終りの判定基準の入力に対応する出力RG
25は、その制御入力が固定の低レベルに固定されてい
るFF9人力へとワイヤ451を経て送られる。ワイヤ
451が作動される場合、ワイヤ454は調べられた判
定基準を与えるが、ワイヤ453は次のクロックパルス
上におけるFF9のアイドル状態への復帰をセットし、
後者は、ワイヤ452を通してFF9をリセソトするF
Fl0上に低いレベルをロードする。
クロック期間にわたって続く、その裁定を可能にする信
号をワイヤ454上に発生する機能を持ち、このために
、前のセルの終りの判定基準の入力に対応する出力RG
25は、その制御入力が固定の低レベルに固定されてい
るFF9人力へとワイヤ451を経て送られる。ワイヤ
451が作動される場合、ワイヤ454は調べられた判
定基準を与えるが、ワイヤ453は次のクロックパルス
上におけるFF9のアイドル状態への復帰をセットし、
後者は、ワイヤ452を通してFF9をリセソトするF
Fl0上に低いレベルをロードする。
2つの回路RMR1及びRMR2は、出力上にレジスタ
を持ち、裁定状態オートマトンを履行し、そしてRG2
5から到着する接続455上における接続回路網に対す
るアクセス要請と、ワイヤ454上での考慮される可能
化と、内部状態とを入力において受信し、可能化されて
そしてその出力により人力へと再び送られるソースの情
報をも運ぶリードオンリー・メモリである。どのメモリ
が能動にある(インバータINV及びワイヤ457を通
してRMR1及びRMR2の出力の可能化を駆動するこ
とによる)のかを弁別する出力におけるワイヤ456は
、F17がそのデータを前に進めるために認可されると
きを示している。3−ワイヤ接続445は、接続444
を介して接続されたTMAへとその可能化信号を進める
DRV 1により復号され、ここから、前記接続は参照
番号79 (第3図)によって示されているワイヤによ
り形成されている。
を持ち、裁定状態オートマトンを履行し、そしてRG2
5から到着する接続455上における接続回路網に対す
るアクセス要請と、ワイヤ454上での考慮される可能
化と、内部状態とを入力において受信し、可能化されて
そしてその出力により人力へと再び送られるソースの情
報をも運ぶリードオンリー・メモリである。どのメモリ
が能動にある(インバータINV及びワイヤ457を通
してRMR1及びRMR2の出力の可能化を駆動するこ
とによる)のかを弁別する出力におけるワイヤ456は
、F17がそのデータを前に進めるために認可されると
きを示している。3−ワイヤ接続445は、接続444
を介して接続されたTMAへとその可能化信号を進める
DRV 1により復号され、ここから、前記接続は参照
番号79 (第3図)によって示されているワイヤによ
り形成されている。
ワイヤ456がワイヤ445上での要請により駆動され
る場合、ワイヤ479上でのパルスでもって回路網クロ
ック448を受信する制御回路CF7は、接続480を
通して、レジスタRG21のローデング及びそのレジス
タ自体上におけるFIFOメモリFI7のアンローデン
グを発生する。
る場合、ワイヤ479上でのパルスでもって回路網クロ
ック448を受信する制御回路CF7は、接続480を
通して、レジスタRG21のローデング及びそのレジス
タ自体上におけるFIFOメモリFI7のアンローデン
グを発生する。
そのレジスタ出力は、接続462及びセパレータDI?
V 2を通して、その回路網に向う接続461へと運ば
れる。ワイヤ463.ずなわち、接続462の第9番目
のビットは最後のセル・オクテットの伝送をCF7へと
連通し、ワイヤ450及び481(送信器TRIを横切
って、460になる)はデータ準備及びデータ捕獲信号
ワイヤである。
V 2を通して、その回路網に向う接続461へと運ば
れる。ワイヤ463.ずなわち、接続462の第9番目
のビットは最後のセル・オクテットの伝送をCF7へと
連通し、ワイヤ450及び481(送信器TRIを横切
って、460になる)はデータ準備及びデータ捕獲信号
ワイヤである。
9−ワイヤ・バス475は接続回路網から到着し、対話
ワイヤ476及び477 (それぞれ、データ準備及び
データ捕獲)と−緒に、ICMに対して出て行くセル(
第9番目のワイヤは常に最後のオクテツトの表示器と同
じ意味を持っている)を運ぶ。前にも述べたように、か
かるセルは33のオクテツトから成り、そのうちの最初
のものは、そのアドレスが制御プロセッサであるときに
のみ有用なセンダーすなわち送出器ICMを示し、第2
のオクテツトは到着するICM (プロセッサ又は特定
の終端)の内側におけるアドレスq・コードを運ぶ。
ワイヤ476及び477 (それぞれ、データ準備及び
データ捕獲)と−緒に、ICMに対して出て行くセル(
第9番目のワイヤは常に最後のオクテツトの表示器と同
じ意味を持っている)を運ぶ。前にも述べたように、か
かるセルは33のオクテツトから成り、そのうちの最初
のものは、そのアドレスが制御プロセッサであるときに
のみ有用なセンダーすなわち送出器ICMを示し、第2
のオクテツトは到着するICM (プロセッサ又は特定
の終端)の内側におけるアドレスq・コードを運ぶ。
明瞭化のために第2図に藻中化されて示されている分配
機能Disは実際に、出力バス(第2図での8として表
示され、ここから、接続475.ワイヤ476及び47
7の全体から成っている)上に分配され、実際問題とし
て、各終端は、既に述べたように、そのバス上を通過す
るセルを検査し、そのアドレスは、その接続回路網との
対話を実施するそのデータをそのバスから抽出する。そ
の制御は、ここでは各到着するセルの最初のオクテツト
(センダーICMを示す)を記録することが必要である
ことを除いて、同様にふるまう。
機能Disは実際に、出力バス(第2図での8として表
示され、ここから、接続475.ワイヤ476及び47
7の全体から成っている)上に分配され、実際問題とし
て、各終端は、既に述べたように、そのバス上を通過す
るセルを検査し、そのアドレスは、その接続回路網との
対話を実施するそのデータをそのバスから抽出する。そ
の制御は、ここでは各到着するセルの最初のオクテツト
(センダーICMを示す)を記録することが必要である
ことを除いて、同様にふるまう。
初期リセットと最後のオクテツトの判定基準とは、制御
回路CF8を遊びの状態に置く。この状況において、デ
ータ準備信号がその回路網からワイヤ476、受信器R
C3及びワイヤ474を通して到着する場合、関連せる
オクテツトは、ワイヤ470上のパルスを通し且つ、接
続475.受信器REC1及び接続472を通して、レ
ジスタRG24上にCF8によりロードされる。ワイヤ
471上での能動レベルは、データ捕獲返答を示すパル
スを、エミッタすなわち放出器TR2を通してワイヤ4
77へと通過させる。その動作は第2のオクテツトにお
いて繰り返され、最初のオクテ・7トは接続468を通
してRG23上に転送され、第2のオクテツトはレジス
タRG24上にロードされる。この時点におてい、接続
469はセル行き先コードを制御回路CF8に運ぶ。も
しもセルがプロセッサに対するものでないとすると、そ
れ以上のロードは実行されず、返答がワイヤ477上に
与えられず、CF8はワイヤ473上における最後のオ
クテツトの表示を待って、その初期の状態に戻る。
回路CF8を遊びの状態に置く。この状況において、デ
ータ準備信号がその回路網からワイヤ476、受信器R
C3及びワイヤ474を通して到着する場合、関連せる
オクテツトは、ワイヤ470上のパルスを通し且つ、接
続475.受信器REC1及び接続472を通して、レ
ジスタRG24上にCF8によりロードされる。ワイヤ
471上での能動レベルは、データ捕獲返答を示すパル
スを、エミッタすなわち放出器TR2を通してワイヤ4
77へと通過させる。その動作は第2のオクテツトにお
いて繰り返され、最初のオクテ・7トは接続468を通
してRG23上に転送され、第2のオクテツトはレジス
タRG24上にロードされる。この時点におてい、接続
469はセル行き先コードを制御回路CF8に運ぶ。も
しもセルがプロセッサに対するものでないとすると、そ
れ以上のロードは実行されず、返答がワイヤ477上に
与えられず、CF8はワイヤ473上における最後のオ
クテツトの表示を待って、その初期の状態に戻る。
しかしながら、もしもそのセルがプロセッサに対するも
のであるとすると、CF8は、最初のオクテツトに対す
るものとして応答し、更にワイヤ466上におけるパル
スを通して、そのセルを記憶する有用なFIFOメモリ
であるF1aにレジスタRG23の内容のローデングを
実施する。かくして、全セルはワイヤ473上に最後の
オクテツト信号までロードされ、それから、RG24及
vRG23上にある最後の2つのオクテツトはF1aに
ロードされる。
のであるとすると、CF8は、最初のオクテツトに対す
るものとして応答し、更にワイヤ466上におけるパル
スを通して、そのセルを記憶する有用なFIFOメモリ
であるF1aにレジスタRG23の内容のローデングを
実施する。かくして、全セルはワイヤ473上に最後の
オクテツト信号までロードされ、それから、RG24及
vRG23上にある最後の2つのオクテツトはF1aに
ロードされる。
F1aにあるセルは、ワイヤ442を介して、ワイヤ4
41に応答する既に調べられた回路LADへとCF8に
よって合図され、回路CF8は、ワイヤ465を通して
、レジスタRG22のローデング信号及びメモリF18
のアンローデング信号を与える。かくして、そのオクテ
ツトは、接続463RG22 、接続438を通して、
F1aによりLADへと転送される。ワイヤ464は最
後のセル・オクテットの発生された転送をCF8へと連
通ずる。
41に応答する既に調べられた回路LADへとCF8に
よって合図され、回路CF8は、ワイヤ465を通して
、レジスタRG22のローデング信号及びメモリF18
のアンローデング信号を与える。かくして、そのオクテ
ツトは、接続463RG22 、接続438を通して、
F1aによりLADへと転送される。ワイヤ464は最
後のセル・オクテットの発生された転送をCF8へと連
通ずる。
もしも接続回路網により提示されたセルがいづれかのT
MAによる返答を受信せず、そのプロセッサに対するも
のでない(コード又は経路指示エラーに対して生じた場
合)とすると、制御回路CF8は接続回路網での出力ブ
ロックを回避するために介入する。CF8は、パルスを
F1aにロードすることのみを除いて、プロセッサに対
するセルをロードするために使用されたのと同じ指令を
使用することによりそのセルをアンロードする。
MAによる返答を受信せず、そのプロセッサに対するも
のでない(コード又は経路指示エラーに対して生じた場
合)とすると、制御回路CF8は接続回路網での出力ブ
ロックを回避するために介入する。CF8は、パルスを
F1aにロードすることのみを除いて、プロセッサに対
するセルをロードするために使用されたのと同じ指令を
使用することによりそのセルをアンロードする。
以上記述された内容は限定的でない例により与えられ、
当業者においては、本発明の範囲から逸脱することなし
に、幾多の変更及び修正が可能であろう。
当業者においては、本発明の範囲から逸脱することなし
に、幾多の変更及び修正が可能であろう。
第1図はラベル・スイッチング及び制御インタフェース
の挿入方式を示している図; 第2図は内部インタフェース構成のブロック図;第3図
は、第2図でTMAとして示されているブロックの入力
区間の図; 第4図は、第3図でLMPとして示されているマイクロ
プログラム・ロジックの図; 第5図は、第2図でTMAとして示されているブロック
の並列インタフェースの図; 第6図は、第2図でTMAとして示されている伝送区間
の図; 第7図は、第2図でARB 、 CON及びDISとし
て示されているブロックの図である。 1:マルチプレクス、2:NWDの入力ハス、3゜4.
7:バス、5,6;接続、8:、・NWDの出力バス、
門A ニブロック、ARB :裁定回路、NWD
:多重スイッチング回路網、DIS :分配回路網、
C0N=共通制御回路。
の挿入方式を示している図; 第2図は内部インタフェース構成のブロック図;第3図
は、第2図でTMAとして示されているブロックの入力
区間の図; 第4図は、第3図でLMPとして示されているマイクロ
プログラム・ロジックの図; 第5図は、第2図でTMAとして示されているブロック
の並列インタフェースの図; 第6図は、第2図でTMAとして示されている伝送区間
の図; 第7図は、第2図でARB 、 CON及びDISとし
て示されているブロックの図である。 1:マルチプレクス、2:NWDの入力ハス、3゜4.
7:バス、5,6;接続、8:、・NWDの出力バス、
門A ニブロック、ARB :裁定回路、NWD
:多重スイッチング回路網、DIS :分配回路網、
C0N=共通制御回路。
Claims (6)
- (1)異なるセルに関連したパケットすなわちセルは、
それらが双方向非同期マルチプレクス(1)上で利用で
きるようになるにつれて、進められるようになっている
非同期高速パケットスイッチングのためのラベル・スイ
ッチング及び制御インタフェースにおいて、複数の前記
双方向非同期マルチプレクスは、高速セル処理を実行す
る同じ数のブロック(TMA)に接続され、裁定回路(
ARB)の及び第1のバス(7)の制御の下で多重スイ
ッチング回路網(NWD)の入力バス(2)に、そして
分配回路網(DIS)及び第2のバス(4)を通して前
記回路網の出力バス(8)に接続され、共通制御回路(
CON)は、第1の接続(5)及び前記裁定回路(AR
B)を通してそのスイッチング回路網をアクセスする各
ブロック(TMA)に、第3のバス(3)を通して接続
され、そしてその逆に、前記回路網は、前記分配回路網
(DIS)及び第2の接続(6)を通して前記共通制御
回路(CON)をアクセスすることを特徴とするラベル
・スイッチング及び制御インタフェース。 - (2)前記ブロック(TMA)は着信区間を含み、該着
信区間は: データ流(1)でのセル位置を検出する回路(SH1、
RG1、RG2、CR1、FSM4、CT1)と;デー
タ・セルを信号、管理、スタッフイング及び補助流セル
から分離し、ラベル・スイッチングを実行し、そして前
記スイッチング回路網(NWD)に対する自己経路指示
コードを加える回路(RG3、MEM、LUM)と; 前記スイッチング回路網へのセル・オクテットの前進を
制御し、そしてサービス・クラスの機能において一時的
に記憶するための回路(FSM8、MUI、FI1、C
F1、FI2、CF2)と;多点接続部に対するセルを
記憶し、その同じセルを要請された回数にわたって再伝
送するための回路(LMP、MEM、CAB、FI3、
CF3)と; 前記スイッチング回路網へと送られる予定のセル源(F
I1、FI2、FI3)間における裁定回路(ARU)
と; プロセッサ(TSP)に対するセル及び前記プロセッサ
によるメモリ(MEM)へとアクセスに対するインタフ
ェース(CM1、RG4、ABM、TR1)のための一
時的メモリ(FI4、CF4)と; その補助流のセルの放出に対する補助出力のインタフェ
ース(CUA、RG5)とから成っていることを特徴と
する請求項1記載のラベル・スイッチング及び制御イン
タフェース。 - (3)前記ブロック(TMA)はマイクロプログラム・
ロジックを含み、前記ロジックは: マルチプレクス及びデマルチプレクス回路(MXA、M
XB、DR3、DR4、DR5、DR6)を通して内部
バス(22)に接続された入力及び出力レジスタ(RG
A、RGB、ACC)を持つ演算論理ユニット(ALU
8)と; 前記メモリ(MEM)の出力バス(21)に接続される
特定のオペランドに対するレジスタ(RGC、RGD、
RGE)と; マイクロプログラム・メモリ(ROM)と、関連レジス
タ(RPL)と、そして調整ジャンプ(MXS)に対す
るマルチプレクサ及び試験中ビット(MXT)に対する
マルチプレクサを持つ順序付け回路(SEQ)と; 処理されたセルのラベルを一時的に記憶するためのレジ
スタ(RAD)とから成っていることを特徴とする請求
項1記載のラベル・スイッチング及び制御インタフェー
ス。 - (4)前記ブロック(TMA)は、入力セルをプロセッ
サに対するメッセージに変換し、またその逆に、プロセ
ッサ・メッセージをそのライン上に送出するセルに変換
するための並列インタフェースを含み、該インタフェー
スは; 前記プロセッサに信号を与えるための制御回路(FSM
A)と: データ・レジスタ(RG6、RG7、RG8、RG9)
と; 状態レジスタ(FF3、FF4、FF5、FF6、FF
7、FF8)と; 前記プロセッサから来る流れを制御するための回路(F
SMB)と; 前記プロセッサに対するデータレジスタ(RG11、R
G12、RG13、RG14)と、 前記プロセッサにより制御されるアドレス指定回路(C
M2、RG10)とから成っていることを特徴とする請
求項1記載のラベル・スイッチング及び制御インタフェ
ース。 - (5)前記ブロック(TMA)は伝送区間を含み、前記
伝送区間は: 前記プロセッサ・レジスタ(RG11、RG12、RG
13、RG14)から到着するセルに対する一時メモリ
(FI6、CF6、)と: ブロック自体(TMA)に対するセルを選択し且つラベ
ル冗長性を計算する回路(MXR、RG19、RG20
、PG1、LIN、CM3)により先導され、そのライ
ン上で進められる予定のスイッチング回路網から到着す
るセルに対する一時メモリ(FI5、CF5)と; スタッフイング・セル及び管理セルの発生器(ROM1
、CTB、CRC、MXCV)と;伝送及び裁定につい
ての制御回路(FSMU、CTSUP、CTX、FF9
、FF10)と; 補助流のセルのオクテットを受信するためのレジスタ(
RG15)、前記一時メモリ(FI6、CF6)を通し
てプロセッサから到着するセルのオクテットを受信する
ためのレジスタ(RG16)、前記発生器(MXCV)
から到着する管理及びスタッフイング・セルを受信する
ためのレジスタ(RG17)、前記一時メモリ(FI5
、CF5)を通して前記スイッチング回路網から到着す
るデータ・セルを受信するためのレジスタ(RG18)
、前記レジスタの出力を受信するためのマルチプレクサ
(MXO)、そしてそのライン上で前記オクテットを伝
送するためのシフトレジスタ(SH2)を含む伝送回路
とから成っていることを特徴とする請求項1記載のラベ
ル・スイッチング及び制御インタフェース。 - (6)前記裁定回路(ARB)は: 前記ブロック(TMA)及びプロセッサにより前記スイ
ッチング回路網へとセルを前進させることについての要
請と、裁定アルゴリズムに従っての対応する可能化信号
の放出とを受信するための論理回路(RMR1、RMR
2、RG25)と:プロセッサとスイッチング回路網と
の間でのインタフェース機能を持つ一時メモリ回路(F
I7、CF2、RG21)と; 前記スイッチング回路網とプロセッサとの間でのインタ
フェース機能及び該回路網から出る流れの制御機能を持
ち、現在のブロック(TMA)によるか又は前記プロセ
ッサにより受け入れられないセルを前記スイッチング回
路網からアンロードする一時メモリ回路(FI8、CF
8、RG22、RG23、RG24)と; 入り来る及び出て行く流れを並列から直列に及び直列か
ら並列に変換するための変換器(LAD)とを含んでい
ることを特徴とする請求項1記載のラベル・スイッチン
グ及び制御インタフェース。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT67924/88A IT1224493B (it) | 1988-10-17 | 1988-10-17 | Interfaccia di controllo e commutazione di etichetta per commutazione veloce di pacchetto asincrona |
IT67924-A/88 | 1988-10-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02150140A true JPH02150140A (ja) | 1990-06-08 |
Family
ID=11306404
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1258014A Pending JPH02150140A (ja) | 1988-10-17 | 1989-10-04 | 非同期高速パケツト・スイツチングのためのラベル・スイツチング及び制御インタフエース |
Country Status (6)
Country | Link |
---|---|
US (1) | US4995032A (ja) |
EP (1) | EP0364955A3 (ja) |
JP (1) | JPH02150140A (ja) |
CA (1) | CA2000811A1 (ja) |
DE (1) | DE364955T1 (ja) |
IT (1) | IT1224493B (ja) |
Cited By (1)
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