JPH02105725A - Pll circuit - Google Patents
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- JPH02105725A JPH02105725A JP63258887A JP25888788A JPH02105725A JP H02105725 A JPH02105725 A JP H02105725A JP 63258887 A JP63258887 A JP 63258887A JP 25888788 A JP25888788 A JP 25888788A JP H02105725 A JPH02105725 A JP H02105725A
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Abstract
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、可変速再生が可能なディジタルビデオテープ
レコーダ（ＶＴＲ）等に用いて好適なＰＬＬ回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION A. Field of Industrial Application The present invention relates to a PLL circuit suitable for use in a digital video tape recorder (VTR) or the like capable of variable speed playback.
Ｂ０発明の概要
本発明は、電圧制御発振器（ＶＣＯ）とチャージポンプ
型位相比較器とを備えたＰＬＬ回路において、上記位相
比較器の出力端に電流出力型演算増幅器から電流を供給
することにより上記ｖＣＯの中心周波数を設定するとと
もに、上記位相比較器へ供給される入力信号が有るとき
には上記電流出力型演算増幅器の出力端が上記位相比較
器の出力端から切り離なされるようにすることによって
、ディジタルＶＴＲの可変速再生時のように間欠的な入
力信号が供給されるときにも位相誤差のない出力信号を
得ることができるようにしたものである。B0 Summary of the Invention The present invention provides a PLL circuit equipped with a voltage controlled oscillator (VCO) and a charge pump type phase comparator, by supplying current from a current output type operational amplifier to the output terminal of the phase comparator. By setting the center frequency of vCO and disconnecting the output end of the current output type operational amplifier from the output end of the phase comparator when there is an input signal supplied to the phase comparator, This makes it possible to obtain an output signal without phase error even when an intermittent input signal is supplied, such as during variable speed playback of a digital VTR.
Ｃ４従来の技術
従来、ディジタルＶＴＲ等で使用されるビットクロック
再生用のＰＬＬ回路は、位相比較器としてチャージポン
プ型のものを用いたものが一般的である。すなわち、チ
ャージポンプ型位相比較器は、高い変換利得を得ること
ができるとともに、構成上極めて容易に出力電圧をホー
ルドすることができるという特長を有しており、入力さ
れるディジタルデータが同一符号で連続する場合や、ド
ロップアウト等により長時間にわたってタイミング成分
が抽出できない場合においても有効に機能するからであ
る。C4 Prior Art Conventionally, PLL circuits for reproducing bit clocks used in digital VTRs and the like generally use a charge pump type as a phase comparator. In other words, the charge pump type phase comparator has the feature that it can obtain a high conversion gain and that it can hold the output voltage extremely easily due to its structure, and the input digital data has the same sign. This is because it functions effectively even when the timing components are continuous or when the timing components cannot be extracted for a long time due to dropouts or the like.
このチャージポンプ型位相比較器を用いた従来のＰＬＬ
回路の構成を第４図に示す。Conventional PLL using this charge pump type phase comparator
The configuration of the circuit is shown in FIG.
この第４図において、従来のＰＬＬ回路４０は、パルス
整形回路４２．チャージポンプ型位相比較器４３．制御
電圧形成用のコンデンサ４４．中心周波数設定用の可変
電圧ａ５０および抵抗４５゜バッファ回路４６．ループ
フィルタ４７．電圧制御発振器（ＶＣＯ）４８等により
構成されている。In FIG. 4, a conventional PLL circuit 40 includes a pulse shaping circuit 42. Charge pump type phase comparator 43. Capacitor 44 for forming control voltage. Variable voltage a50 and resistor 45° buffer circuit 46 for center frequency setting. Loop filter 47. It is composed of a voltage controlled oscillator (VCO) 48 and the like.
上記第４図において、入力端子４１には、例えばディジ
タルビデオ信号等のデータが入力信号として供給される
。この入力１３号は上記パルス整形回路４２を介してチ
ャージポンプ型位相比較器４３の一方の入力端ｔこ供給
される。また、この位相比較器４３の他方の入力端子に
は上記ＶＣ０４８の出力信号が供給される。上記位相比
較器４３の出力端は、上記コンデンサ４４を介して接地
されているとともに、上記バッファ回路４６と上記ルー
プフィルタ４７とを介して上記ＶＣＯ４８に接続されて
いる。また、上記コンデンサ４４と上記バッファ回路４
６との接続Ｉ飄には、上記可変電圧源５０から上記抵抗
４５を介して所定の直流電圧が印加されるようになって
いる。In FIG. 4, data such as, for example, a digital video signal is supplied to the input terminal 41 as an input signal. This input No. 13 is supplied to one input terminal of a charge pump type phase comparator 43 via the pulse shaping circuit 42. Further, the output signal of the VC048 is supplied to the other input terminal of the phase comparator 43. The output end of the phase comparator 43 is grounded via the capacitor 44 and connected to the VCO 48 via the buffer circuit 46 and the loop filter 47. Further, the capacitor 44 and the buffer circuit 4
A predetermined DC voltage is applied from the variable voltage source 50 through the resistor 45 to the connection I with the resistor 6.
このような構成の上記Ｐ Ｌ Ｌ回路４０では、上記位
相比較器４３において、上記パルス整形回路４２を介し
て供給される入力信号と上記ＶＣ○４８の出力信号との
位相が比較され、その位相差に応した誤差電流が形成さ
れる。この誤差電流により上記コンデンサ４４が充放電
され、上記ｖｃ。In the PLL circuit 40 having such a configuration, the phase comparator 43 compares the phase of the input signal supplied via the pulse shaping circuit 42 and the output signal of the VC○48, and determines the phase of the output signal of the VC○48. An error current corresponding to the phase difference is formed. This error current charges and discharges the capacitor 44, and the VC.
４日を上記入力信号の周波数および位相に追従させるよ
うな制御電圧が形成される。この制’＋８電圧は上記可
変電圧ａ５０にて与えられる直流電圧を中心として上記
バッファ回路４６に与えられ、上記ループフィルタ４７
を介して上記ＶＣ０４Ｂに供給される。上記ＶＣＯ４８
は、上記制御電圧に応じた周波数および位相で発振し、
上記入力信号の周波数および位相と一致した出力信号を
形成して出力端子４９から出力する。A control voltage is generated that causes the frequency and phase of the input signal to follow the frequency and phase of the input signal. This limit +8 voltage is applied to the buffer circuit 46 centered around the DC voltage provided by the variable voltage a50, and is applied to the loop filter 47.
It is supplied to the above VC04B via. Above VCO48
oscillates at a frequency and phase according to the above control voltage,
An output signal matching the frequency and phase of the input signal is formed and output from the output terminal 49.
このＰＬＬ回路４０におイテ、上記ＶＣ０４Ｂの中心周
波数は、上述のように上記可変電圧源５０の電圧により
設定される。そして、例えばディジタルＶＴＲの可変速
再生時などにおいて、再生ヘッドがガートバンドや逆ア
ジマストラックを横切るときに入力信号が無くなるため
に、途切れ途切れの間欠的な入力信号が上記位相比較器
４３に供給されるようなときでも、上記可変電圧源５０
の電圧が再生スピードに応じて適宜可変されて上記ＶＣ
０４Ｂに供給されることによって、上記■Ｃ０４８の発
振周波数が不定となるのが防止される。In this PLL circuit 40, the center frequency of the VC04B is set by the voltage of the variable voltage source 50 as described above. For example, during variable speed playback of a digital VTR, the input signal is lost when the playback head crosses a guard band or a reverse azimuth track, so an intermittent input signal is supplied to the phase comparator 43. Even when the variable voltage source 50
The voltage of the VC is changed as appropriate depending on the playback speed.
By supplying the signal to C04B, the oscillation frequency of C048 is prevented from becoming unstable.
Ｄ０発明が解決しようとする課題
しかし、このような従来のＰＬＬ回路４０は、上述のデ
ィジタルＶＴＲの可変速再生時のように間欠的な人力信
号が供給されるときには出力信号に位相誤差を生じ易い
という問題点がある。D0 Problems to be Solved by the Invention However, such a conventional PLL circuit 40 tends to cause a phase error in the output signal when an intermittent human input signal is supplied, such as during variable speed playback of the above-mentioned digital VTR. There is a problem.
すなわち、上記ＰＬＬ回路４０では、上述のように可変
速再生時における上記ＶＣ０４Ｂの発振周波数の中心が
上記可変電圧ａ５０の電圧により設定されるので、上記
ＶＣ０４８の温度特性等によって上記可変電圧源５０の
電圧に対する上記ＶＣ０４８の発振周波数の関係が変化
すると、上記ＶＣ０４Ｂからの出力信号に位相誤差を生
じてしまい、大幅なエラーの増大を招くことになってし
まった。That is, in the PLL circuit 40, the center of the oscillation frequency of the VC04B during variable speed reproduction is set by the voltage of the variable voltage a50 as described above, so the temperature characteristics of the variable voltage source 50 are determined by the temperature characteristics of the VC048, etc. When the relationship between the oscillation frequency of the VC048 and the voltage changes, a phase error occurs in the output signal from the VC04B, resulting in a significant increase in errors.
そこで、本発明は、上述の如き実情に鑑みて、上記可変
速再生時のように間欠的な入力信号が供給されるときに
位相誤差のない出力信号を得ることができるようにした
新規な構成のＰＬＬ回路の提供を目的としている。Therefore, in view of the above-mentioned actual situation, the present invention provides a novel configuration that allows an output signal without phase error to be obtained when an intermittent input signal is supplied as in the case of variable speed playback. The purpose is to provide a PLL circuit.
Ｅ１課題を解決するための手段
本発明に係るＰＬＬ回路は、上述の目的を達成するため
に、電圧制御発振器と、入力信号と上記電圧制御発振器
の出力信号との位相を比較するチャージポンプ型位相比
較器とを備え、上記位相比較器の出力信号に応じて上記
電圧制御発振器から出力信号を出力するＰＬＬ回路にお
いて、上記位相比較器の出力端が一方の入力端および出
力端に接続されるとともに所定電圧が他方の入力端に与
えられる電流出力型演算増幅器と、上記位相比較器へ供
給される入力信号の有無を検出する検出回路と、上記検
出回路の出力に応じて上記電流出力型演算増幅器の出力
端を上記位相比較器の出力端から切り離す制御回路とを
設け、上記位相比較器へ供給される入力信号が有るとき
には上記制御回路の制御により上記電流出力型演算増幅
器の出力端が上記位相比較器の出力端から切り離なされ
ることを特徴とする。E1 Means for Solving Problems In order to achieve the above-mentioned object, the PLL circuit according to the present invention includes a voltage controlled oscillator and a charge pump type phase that compares the phases of an input signal and an output signal of the voltage controlled oscillator. a PLL circuit that outputs an output signal from the voltage controlled oscillator according to an output signal of the phase comparator, the output end of the phase comparator being connected to one input end and the output end, a current output type operational amplifier to which a predetermined voltage is applied to the other input terminal; a detection circuit for detecting the presence or absence of an input signal supplied to the phase comparator; and a current output type operational amplifier according to the output of the detection circuit. and a control circuit that separates the output terminal of the current output type operational amplifier from the output terminal of the phase comparator, and when there is an input signal supplied to the phase comparator, the output terminal of the current output type operational amplifier is controlled by the control circuit so that the output terminal of the current output type operational amplifier is separated from the phase comparator. It is characterized by being separated from the output end of the comparator.
Ｆ１作用
本発明に係るＰＬＬ回路では、ｖＣＯの発振周波数の中
心を定める手段として電流出力型演算増幅器を用いて、
チャージポンプ型位相比較器の出力端の電圧と所定電圧
との差に応じた電流を上記演算増幅器から上記位相比較
器の出力端に供給する。このため、上記所定電圧によっ
て設定される中心周波数で上記■ＣＯが発振して、上記
位相比較器に供給される入力信号が無いときに上記■Ｃ
Ｏの発振周波数が不定となるのが防止される。F1 action In the PLL circuit according to the present invention, a current output type operational amplifier is used as a means for determining the center of the oscillation frequency of vCO,
A current corresponding to the difference between the voltage at the output end of the charge pump type phase comparator and a predetermined voltage is supplied from the operational amplifier to the output end of the phase comparator. Therefore, the ■CO oscillates at the center frequency set by the predetermined voltage, and when there is no input signal supplied to the phase comparator, the ■C
This prevents the oscillation frequency of O from becoming unstable.
そして、上記位相比較器へ供給される入力信号が有るこ
とが検出回路にて検出されると、制御回路が上記演算増
幅器の出力端を上記位相比較器の出力端から切り離す。When the detection circuit detects that there is an input signal supplied to the phase comparator, the control circuit disconnects the output end of the operational amplifier from the output end of the phase comparator.
このため、上記入力信号と上記ｖＣＯの出力信号との位
相誤差に応じた上記位相比較器の出力により上記■ＣＯ
の発振周波数が制御され、上記入力信号の周波数および
位相に正確に追従した出力信号が得られる。Therefore, the output of the phase comparator corresponding to the phase error between the input signal and the output signal of the vCO causes the
The oscillation frequency of the input signal is controlled, and an output signal that accurately follows the frequency and phase of the input signal is obtained.
Ｇ、実施例
以下、本発明の一実施例として、可変速再生が可能なデ
ィジタルＶＴＲのビットクロック生成に用いられるＰＬ
Ｌ回路に本発明を適用したものについて図面を参照なが
ら詳細に説明する。G. Example Hereinafter, as an example of the present invention, a PL used for bit clock generation of a digital VTR capable of variable speed playback will be described.
An L circuit to which the present invention is applied will be described in detail with reference to the drawings.
第１図は、本発明を適用したＰＬＬ回路１の構成を示す
ブロック図である。この第１図において、上記ＰＬＵ回
路１は、前記第４図を用いて説明した従来のＰＬＬ回路
４０におけるパルス整形回路４２、チャージポンプ型位
相比較器４３．制御電圧形成用のコンデンサ４４．バッ
ファ回路４６゜ループフィルタ４７およびＶＣ０４Ｂに
それぞれ対応する、パルス整形回路１２．チャージポン
プ型位相比較器１３．制御電圧形成用のコンデンサ１４
、バッファ回路１６．ループフィルタ１７およびＶＣＯ
１８を有している。FIG. 1 is a block diagram showing the configuration of a PLL circuit 1 to which the present invention is applied. In FIG. 1, the PLU circuit 1 includes a pulse shaping circuit 42, a charge pump phase comparator 43. Capacitor 44 for forming control voltage. Buffer circuit 46. Pulse shaping circuit 12 corresponding to loop filter 47 and VC04B, respectively. Charge pump type phase comparator 13. Capacitor 14 for forming control voltage
, buffer circuit 16. Loop filter 17 and VCO
It has 18.
上記第１図において２で示されるのが入力端子であり、
この入力端子２にはディジタルビデオ信号が入力信号と
して供給される。このディジタルビデオ信号がイコライ
ザ回路３により最適波形化された後、コンパレータ回路
４によりハイ（Ｈ）レベルおよびロー（Ｌ）レベルにて
示される２値化データに変換されて上記パルス整形回路
１２に供給される。また、この２値化データは再生デー
タとしてデータ出力端子５から出力される。In FIG. 1 above, 2 is the input terminal,
A digital video signal is supplied to this input terminal 2 as an input signal. After this digital video signal is converted into an optimal waveform by the equalizer circuit 3, it is converted into binary data represented by high (H) level and low (L) level by the comparator circuit 4, and is supplied to the pulse shaping circuit 12. be done. Further, this binarized data is outputted from the data output terminal 5 as reproduced data.
上記従来のＰＬＬ回路４０と同様に、上記位相比較器１
３では上記パルス整形回路１２を介して供給された入力
信号と上記ＶＣＯ１８の出力信号との位相が比較され、
その位相誤差に応じて形成された誤差電流により上記コ
ンデンサ１４が充放電されて制御電圧が形成される。上
記ＶＣ０１Ｂは上記制御電圧に応じて上記入力信号の周
波数および位相と一致した出力信号を形成し、上記デー
タ出力端子５から出力される再生データのピットクロッ
クとして出力端子６から出力する。Similar to the conventional PLL circuit 40, the phase comparator 1
3, the phases of the input signal supplied via the pulse shaping circuit 12 and the output signal of the VCO 18 are compared;
The capacitor 14 is charged and discharged by an error current formed according to the phase error, and a control voltage is formed. The VC01B forms an output signal matching the frequency and phase of the input signal in accordance with the control voltage, and outputs it from the output terminal 6 as a pit clock for the reproduced data output from the data output terminal 5.
さらに、上記ＰＬＬ回路１においては、上記位相比較器
１３の出力端に、所定の利得Ａを有する演算回路２１と
この演算回路２１の出力が供給される電圧電流変換回路
２２とからなる電流出力型演算増幅器２０の出力端子２
４が接続されている。Furthermore, in the PLL circuit 1, the output terminal of the phase comparator 13 is a current output type comprising an arithmetic circuit 21 having a predetermined gain A and a voltage-current conversion circuit 22 to which the output of the arithmetic circuit 21 is supplied. Output terminal 2 of operational amplifier 20
4 are connected.
上記演算増幅、？５２０の演算回路２１は、一方の入力
端子２５に上記バッファ回路１６の出力端が接続され、
他方の入力端子２６に可変電圧源２７からディジタルＶ
ＴＲの再生スピードに応じて可変される所定の直流電圧
が印加されるようになっている。上記電圧電流変換回路
２２は制御端子２８に接続され、この制御端子２８がス
イッチ回路Ｓ２．抵抗Ｒ１およびスイッチ回路Ｓ２から
なる直列接続回路と、抵抗Ｒ２およびスイッチ回路Ｓ３
からなる直列接続回路とをそれぞれ介して接地されてい
る。The above operational amplification? The arithmetic circuit 21 of 520 has one input terminal 25 connected to the output end of the buffer circuit 16,
The other input terminal 26 receives a digital V from a variable voltage source 27.
A predetermined DC voltage that is varied depending on the reproduction speed of the TR is applied. The voltage-current conversion circuit 22 is connected to a control terminal 28, which is connected to the switch circuit S2. A series connection circuit consisting of a resistor R1 and a switch circuit S2, and a resistor R2 and a switch circuit S3.
are grounded through series connected circuits consisting of the following.
上記各スイッチ回路Ｓ＋、Ｓｚ、Ｓａのうち、第１のス
イッチ回路Ｓ１には、上記イコライザ回路３の出力端に
入力端が接続されたエンベロープ検波回路３１の出力端
からコンパレータ３２とインバータ回路３３とを介して
オン／オフの制御信号が供給される。また、上記第２の
スイッチ回路Ｓ２には、各端子３４．３５に各否定入力
端が接続されているＯＲ回路３６の出力端からオン／オ
フの制御信号が供給される。さらにまた、上記第３のス
イッチ回路Ｓ、には、端子３７に入力端が接続されたイ
ンバータ回路３８の出力端からオン／オフの制御信号が
供給される。これらスイッチ回路Ｓ、、Ｓ２．Ｓ、は、
上記制御信号がハイ（Ｈ）レベルのときにオンし、ロー
（Ｌ）レベルのときにオフするようになっている。Among the switch circuits S+, Sz, and Sa, the first switch circuit S1 is connected to a comparator 32 and an inverter circuit 33 from the output end of an envelope detection circuit 31 whose input end is connected to the output end of the equalizer circuit 3. An on/off control signal is supplied via the . Further, an on/off control signal is supplied to the second switch circuit S2 from the output terminal of the OR circuit 36 whose negative input terminals are connected to the respective terminals 34 and 35. Furthermore, an on/off control signal is supplied to the third switch circuit S from the output end of an inverter circuit 38 whose input end is connected to the terminal 37. These switch circuits S, , S2 . S, ha...
It is turned on when the control signal is at high (H) level and turned off when it is at low (L) level.
このような構成のＰＬＬ回路１において、所定の利得Ａ
を有する上記ｆＡ算増幅器２０は、上記演算回路２１に
より上記バッファ回路１６の出力電圧と上記可変電圧源
２７の電圧との差に応した出力電圧を形成する。この出
力電圧は、上記電圧電流変換回路２２により電流に変換
され上記出力端子２４から出力される。このときの上記
電圧電流変換回路２２の変換利得ｇｍは、上記制御端子
２８に与えられる信号のレベルに応じて例えば逆比例す
るように制御される。このため、上記演算増幅器２０全
体としての利得Ｃｍは、上記制御端子２８に与えられる
信号のレベルに応じてＣＧｍ＝ＡＸｇｍ）とされる。In the PLL circuit 1 having such a configuration, a predetermined gain A
The fA calculating amplifier 20 having the above-mentioned arithmetic circuit 21 forms an output voltage corresponding to the difference between the output voltage of the buffer circuit 16 and the voltage of the variable voltage source 27. This output voltage is converted into a current by the voltage-current conversion circuit 22 and output from the output terminal 24. At this time, the conversion gain gm of the voltage-current conversion circuit 22 is controlled to be inversely proportional to the level of the signal applied to the control terminal 28, for example. Therefore, the gain Cm of the operational amplifier 20 as a whole is set to CGm=AXgm) depending on the level of the signal applied to the control terminal 28.
すなわち、上記演算増幅器２ｏは、上記制御入力端子２
８に接続された上記スイッチ回路ｓ１並びに上記スイッ
チ回路Ｓ２、あるいは上記スイッチ回路Ｓ３がオンのと
きには、上記制御入力端子２８が上記抵抗Ｒ５あるいは
上記抵抗Ｒ２を介して接地されて、それぞれ上記各抵抗
ＲＩ、Ｒｔの値により定まる所定の利得Ｇ ｍ ｌ、
Ｇ ｍ ｚで動作する。That is, the operational amplifier 2o has the control input terminal 2
When the switch circuit s1, the switch circuit S2, or the switch circuit S3 connected to the switch circuit 8 is on, the control input terminal 28 is grounded via the resistor R5 or the resistor R2, and the respective resistors RI , a predetermined gain G m l determined by the value of Rt,
Works in G m z.
また、この演算増幅器２ｏは、上記スイッチ回路Ｓ、あ
るいは上記スイッチ回路Ｓ’ｓ並びに上記スイッチ回路
Ｓ、がオフのときには、上記制御入力端子２８が開放さ
れ、前述したように上記制御入力端子２８に与えられる
信号のレベルに逆比例するように上記電圧電流変換回路
２２の利得ｇｍが制御されて（ｇｍ＝ｏ）となり、これ
により、全体の利得Ｇｍも［Ｇｍ−０３となる。Further, in this operational amplifier 2o, when the switch circuit S or the switch circuit S's and the switch circuit S are off, the control input terminal 28 is opened, and as described above, the control input terminal 28 is connected to the control input terminal 28. The gain gm of the voltage-current conversion circuit 22 is controlled so as to be inversely proportional to the level of the applied signal (gm=o), so that the overall gain Gm also becomes [Gm-03].
つまり、上記演算増幅器２ｏは、第３図に示すように上
記電圧電流変換回路２２を等価的にＮＰＮ型トランジス
タ２３として表現しても良く、この第３図に示す等価回
路から容易に理解できるように、上記制御入力端子２８
が開放されているときには、上記電圧電流変換回路２２
と等価なトランジスタ２３がヘースに供給される電圧に
無関係にオフとなるので、上記コンデンサ１４からの抵
抗が等価的に無限大となり、上記出力端子２４が上記位
相比較器１３の出力端から切り離された状態となる。In other words, in the operational amplifier 2o, the voltage-current conversion circuit 22 may be equivalently expressed as an NPN transistor 23 as shown in FIG. 3, and as can be easily understood from the equivalent circuit shown in FIG. , the control input terminal 28
When the voltage-current conversion circuit 22 is open, the voltage-current conversion circuit 22
Since the transistor 23 equivalent to 23 is turned off regardless of the voltage supplied to the capacitor 14, the resistance from the capacitor 14 becomes equivalently infinite, and the output terminal 24 is separated from the output terminal of the phase comparator 13. The state will be as follows.
次に、ディジタルＶＴＲの各状態における上記ＰＬＬ回
路１の動作を説明する。上記端子３４には、通常速度再
生時にハイ（Ｈ）レベルとなり、可変速再生時にロー（
Ｌ）レベルとなる信号が供給される。上記端子３５には
、電源電圧投入時から所定期間ロー（Ｌ）レベルとなる
信号が供給される。上記端子３７には、例えば急、激な
符号誤りの増加等により検出されるこのＰＬＬ回路１の
凝似ロック状態に対応してロー（Ｌ）レベルとなる信号
が供給される。Next, the operation of the PLL circuit 1 in each state of the digital VTR will be explained. The terminal 34 has a high (H) level during normal speed playback and a low (H) level during variable speed playback.
L) level signal is supplied. The terminal 35 is supplied with a signal that is at a low (L) level for a predetermined period from when the power supply voltage is turned on. A signal that goes low (L) level is supplied to the terminal 37 in response to a pseudo-locked state of the PLL circuit 1 detected due to, for example, a sudden and severe increase in code errors.
通常速度再生時においては、上記各端子３４３７に供給
されるハイ（Ｈ）レベルの信号により上記ＯＲ回路３６
やインバータ回路３８を介して上記各スイッチ回路Ｓｚ
、Ｓｓにロー（Ｌ）レベルの制御信号が供給されるため
、これらスイッチ回路Ｓｔ、Ｓｓがオフとなる。このた
め、上記演算増幅器２０の制御入力端子２８が開放され
て、上記演算増幅器２０の出力端子２４が上記位相比較
器１３の出力端から切り離された状態となる。During normal speed playback, a high (H) level signal supplied to each terminal 3437 causes the OR circuit 34 to
and each of the above-mentioned switch circuits Sz via the inverter circuit 38
, Ss are supplied with a low (L) level control signal, these switch circuits St and Ss are turned off. Therefore, the control input terminal 28 of the operational amplifier 20 is opened, and the output terminal 24 of the operational amplifier 20 is separated from the output terminal of the phase comparator 13.
これにより、上記ｖｃｏｉａは、上記入力信号と上記Ｖ
ＣＯ１Ｂの出力信号との位相誤差に応じて上記位相比較
器１３から出力される誤差電流が上記コンデンサ１４に
充放電されて形成される制御電圧に応じて発振し、上記
入力信号の周波数および位相に正確に追従した出力信号
を生成する。その上、上記演算増幅器２０が上記位相比
較器１３の出力端から切り離された状態となるために、
上記コンデンサ１４から上記演算増幅器２０への放電が
ないので、このＰＬＬ回路１のホールド特性が充分に確
保されるとともに、ループゲインを大きくすることがで
きる。As a result, the above vcoia is connected to the above input signal and the above Vcoia.
The error current output from the phase comparator 13 according to the phase error with the output signal of CO1B is charged and discharged in the capacitor 14, and oscillates according to the control voltage formed, and the frequency and phase of the input signal are changed. Generates accurately tracked output signals. Moreover, since the operational amplifier 20 is separated from the output terminal of the phase comparator 13,
Since there is no discharge from the capacitor 14 to the operational amplifier 20, the hold characteristics of the PLL circuit 1 can be sufficiently ensured, and the loop gain can be increased.
可変速再生時においては、上記端子３４に供給されるロ
ー（Ｌ）レベルの信号により上記ＯＲ回路３６を介して
上記スイッチ回路Ｓ２にハイ（Ｈ）レベルの制御信号が
供給されるため、このスイッチ回路Ｓｔはオンとなる。During variable speed playback, a low (L) level signal supplied to the terminal 34 supplies a high (H) level control signal to the switch circuit S2 via the OR circuit 36, so this switch The circuit St is turned on.
また、上記端子３７に供給されるハイ（Ｈ）レベルの信
号により、上記スイッチ回路Ｓ、はオフである。そして
、この可変速再生時においては、ディジタルＶＴＲの再
生スピードに応じて上記入力端子２に与えられる間欠的
な入力信号と同様の第２図に（ａ）にて示すような信号
が上記イコライザ回路３から出力される。このイコライ
ザ回路３の出力信号は、上記エンベロープ検波回路３１
によりエンベロープ検出が行われて上記入力信号の有無
に応じた第２図に（ｂ）にて示すような信号となる。上
記コンパレータ３２は、所定のレベル（ｌｅｖＡ）で上
記エンベロープ検波回路３１の出力信号のレベル検出を
行うことにより、第２図に（Ｃ）にて示すように上記入
力信号が有るときにはハイ（Ｈ）レベルとなりそれが無
いときにはロー（Ｌ）レベルとなる信号を形成する。こ
のコンパレータ３２の出力信号は、上記インバータ回路
３３により第２図に（ｄ）にて示すように反転され上記
スイッチ回路Ｓｌに制御信号として供給される。この制
御信号により、上記スイッチ回路Ｓ１は、上記入力信号
が有るときにはオフとなり、それが無いときにはオンと
なる。Further, the switch circuit S is turned off by a high (H) level signal supplied to the terminal 37. During variable speed playback, a signal as shown in FIG. 2(a) similar to the intermittent input signal applied to the input terminal 2 according to the playback speed of the digital VTR is sent to the equalizer circuit. Output from 3. The output signal of this equalizer circuit 3 is transmitted to the envelope detection circuit 31.
As a result, envelope detection is performed and a signal as shown in FIG. 2(b) is obtained depending on the presence or absence of the input signal. By detecting the level of the output signal of the envelope detection circuit 31 at a predetermined level (levA), the comparator 32 becomes high (H) when the input signal is present, as shown in (C) in FIG. When there is no such level, a signal that becomes low (L) level is formed. The output signal of the comparator 32 is inverted by the inverter circuit 33 as shown in FIG. 2(d) and is supplied to the switch circuit Sl as a control signal. With this control signal, the switch circuit S1 is turned off when the input signal is present, and turned on when it is absent.
したがって、この可変速再生時においては、上記入力端
子２に供給される入力信号が有るときには、上記スイッ
チ回路ＳＩがオフとなるので、上記演算増幅器２０の制
御入力端子２８が開放され、上述した通常速度再生時と
同様に、上記演算増幅器２０の出力端子２４が上記位相
比較器１３の出力端から切り離された状態となる。この
ため、上述のように上記ＶＣ０１Ｂからは、上記入力信
号の周波数および位相に正確に追従した出力信号が出力
される。Therefore, during variable speed playback, when there is an input signal supplied to the input terminal 2, the switch circuit SI is turned off, so the control input terminal 28 of the operational amplifier 20 is opened, and the above-mentioned normal As in the case of speed reproduction, the output terminal 24 of the operational amplifier 20 is separated from the output terminal of the phase comparator 13. Therefore, as described above, the VC01B outputs an output signal that accurately follows the frequency and phase of the input signal.
また、この可変速再生時において上記入力信号が無いと
きには、上記各スイッチ回路Ｓｌ、３ｇがオンとなるの
で、上記演算増幅器２０の制御入力端子２８が上記抵抗
Ｒ，を介して接地される。Furthermore, when there is no input signal during variable speed reproduction, each of the switch circuits Sl and 3g is turned on, so that the control input terminal 28 of the operational amplifier 20 is grounded via the resistor R.
このため、上記演算増幅器２０は、上記抵抗Ｒ。Therefore, the operational amplifier 20 is connected to the resistor R.
の値で定まる所定の利得Ｇｍ＋で動作して、上記バッフ
ァ回路１６の出力電圧が上記可変電圧ａ２７の電圧と等
しくなるまで上記位相比較器１３の出力段に設けられた
コンデンサＩ４に上記出力端子２４から電流を供給する
。なお、このときの可変電圧源２７の電圧は上述のよう
に再生スピードに応じた所定のものとされている。この
ため、上記バッファ回路１６の出力電圧すなわち上記Ｖ
Ｃ０１Ｂに供給される制御電圧が上記可変電圧源２７の
電圧と等しくなるように上記コンデンサ１４の電圧が強
制的に引き込まれ、上記可変電圧源２７の電圧によって
設定される中心周波数で上記ＶＣＯ１Ｂが発振して、上
記位相比較器１３に供給される入力信号が無いときに上
記ＶＣ０１８の発振周波数が不定となるのが防止される
。The output terminal 24 is connected to the capacitor I4 provided at the output stage of the phase comparator 13 until the output voltage of the buffer circuit 16 becomes equal to the voltage of the variable voltage a27. Supplies current from Note that the voltage of the variable voltage source 27 at this time is set to a predetermined value depending on the reproduction speed as described above. Therefore, the output voltage of the buffer circuit 16, that is, the V
The voltage of the capacitor 14 is forcibly drawn in so that the control voltage supplied to C01B becomes equal to the voltage of the variable voltage source 27, and the VCO1B oscillates at the center frequency set by the voltage of the variable voltage source 27. This prevents the oscillation frequency of the VC018 from becoming unstable when no input signal is supplied to the phase comparator 13.
なお、このＰＬＬ回路１において、例えば上記ＯＲ回路
３６を３人力ものとして上記インバータ回路３３からの
制御信号が供給されるようにすることにより、上記スイ
ッチ回路Ｓ！に上記スイッチ回路Ｓ１の動作を含ませる
ことができる。In this PLL circuit 1, for example, by making the OR circuit 36 a three-man operation and supplying the control signal from the inverter circuit 33, the switch circuit S! can include the operation of the switch circuit S1.
このように、可変速再生時のように間欠的な入力信号が
供給されるときにおいても、上記入力信号が有るときに
は上記位相比較器１３の出力端から上記演算増幅器２０
の出力端子２４を切り離すことによって、例えば上記Ｖ
Ｃ０１Ｂの温度特性等によって上記可変電圧源２７の電
圧に対する上記ｖｃｏｉｓの発振周波数の関係が変化し
ていたとしても、上記ＶＣ０１８から位相誤差のない出
力信号を得ることができる。すなわち、このようなとき
には、例えば第２図に（ｅ）にて示すように、上記入力
信号が無いときには上記可変電圧源２７の電圧により設
定されるために位相誤差のない出力信号の得られる正し
いレベル（ｌｅｖＢ）と異なる所定のレベル（ＩｅｖＣ
）の制御電圧が上記ＶＣ０１Ｂに与えられるが、上記入
力信号が有るときには入力信号と出力信号との位相誤差
に応じた上記正しいレベル（ＩｅｖＢ）の制御電圧が上
記■Ｃ０１８に与えられるので、上記ＶＣ０１Ｂからは
位相誤差のない出力信号が出力される。In this way, even when an intermittent input signal is supplied such as during variable speed reproduction, when the input signal is present, the output terminal of the phase comparator 13 is connected to the operational amplifier 20.
For example, by disconnecting the output terminal 24 of
Even if the relationship between the oscillation frequency of the vcois and the voltage of the variable voltage source 27 changes due to the temperature characteristics of C01B, an output signal without phase error can be obtained from the VC018. That is, in such a case, for example, as shown in FIG. 2 (e), when there is no input signal, the voltage of the variable voltage source 27 is used to set the correct output signal without phase error. A predetermined level (IevC) different from the level (levB)
) is applied to the VC01B, but when the input signal is present, the control voltage at the correct level (IevB) according to the phase error between the input signal and the output signal is applied to the C018, so the VC01B outputs an output signal with no phase error.
ところが、上記入力信号が有るときに上記位相比較器１
３の出力端から上記演算増幅器２０の出力端子２４を切
り離す動作を行わないならば、例えば第２図に（ｆ）に
て示すように、上記入力信号が有るときに上記上記可変
電圧１ｆＩ２７の電圧により設定される所定のレベル（
Ｉｅｖ Ｃ）から上記正しいレベル（１ｅｖＢ）となる
ように上記制御電圧がやや修正されるが、上記演算増幅
器２０からの電流が上記コンデンサ１４に供給されるた
めに上記正しいレベル（Ｉｅｖ Ｂ ）と異なる制御電
圧で上記ＶＣ０１Ｂが発振してしまい出力信号に位相誤
差を生じてしまう。However, when the input signal is present, the phase comparator 1
If the output terminal 24 of the operational amplifier 20 is not disconnected from the output terminal of the output terminal 3, for example, as shown in FIG. A predetermined level set by (
The control voltage is slightly modified so that it becomes the correct level (1evB) from IevC), but it differs from the correct level (IevB) because the current from the operational amplifier 20 is supplied to the capacitor 14. The control voltage causes the VC01B to oscillate, resulting in a phase error in the output signal.
なお、上記第２図においてＴにて示す再生ヘッドの切り
換え期間には入力信号が得られないので、上記ＰＬＬ回
路１では上述の入力信号が無いときの動作がなされる。Note that since no input signal is obtained during the reproducing head switching period indicated by T in FIG. 2, the PLL circuit 1 operates as described above when there is no input signal.
電源電圧投入時においては、上記端子３４に所定期間供
給されるロー（Ｌ）レベルの信号により上記ＯＲ回路３
６を介して上記スイッチ回路Ｓ２にハイ（Ｈ）レベルの
制御信号が供給されるため、上記スイッチ回路Ｓ２がオ
ンとなる。このため、上記演算増幅器２０が上述した可
変速再生時と同様に動作するので、上記コンデンサ１４
にて形成される制御電圧が上記可変電圧源２７の電圧と
等しくなるように上記ＰＬＬ回路１が強制的に引き込ま
れ、迅速に上記ＶＣ０１Ｂ、の発振周波数の中心が上記
可変電圧源２７の電圧で定まる所定のものに設定される
。When the power supply voltage is turned on, the OR circuit 3 is activated by a low (L) level signal supplied to the terminal 34 for a predetermined period.
Since a high (H) level control signal is supplied to the switch circuit S2 through the switch circuit S2, the switch circuit S2 is turned on. Therefore, since the operational amplifier 20 operates in the same manner as in the variable speed reproduction described above, the capacitor 14
The PLL circuit 1 is forcibly pulled in so that the control voltage formed by the voltage source 27 becomes equal to the voltage of the variable voltage source 27, and the center of the oscillation frequency of the VC01B quickly becomes equal to the voltage of the variable voltage source 27. It is set to a predetermined value.
このＰＬＬ回路１の疑偵ロツタ状態においては、上記端
子３７に供給されるロー（Ｌ）レベルの信号により上記
インバータ回路３８を介して上記スイッチ回路Ｓ３にハ
イ（Ｈ）レベルの制御信号が供給されるため、このスイ
ッチ回路Ｓ、がオンされて、上記抵抗Ｒ１の値により定
まる利得Ｇｍ。In this suspicious state of the PLL circuit 1, a low (L) level signal supplied to the terminal 37 causes a high (H) level control signal to be supplied to the switch circuit S3 via the inverter circuit 38. Therefore, this switch circuit S is turned on, and the gain Gm is determined by the value of the resistor R1.
で上記演算増幅器２０が動作する。このときの利得Ｇｍ
、は上記抵抗Ｒ１の値により定まる利得Ｇｍ１よりも大
きい。このため、上述の可変速再生時および電源電圧投
入時以上の利得Ｇｍ意で上記演算増幅器２０が動作する
ことによって、上記位相比較器１３の引き込みよりも大
きな強制力で上記コンデンサ１４の電圧が変化するので
、上記■Ｃ０１８の発振周波数が擬像ロツタ状態から脱
して正規の周波数に復帰する。The operational amplifier 20 operates. Gain Gm at this time
, is larger than the gain Gm1 determined by the value of the resistor R1. For this reason, the operational amplifier 20 operates with a gain Gm higher than that at the time of variable speed reproduction and when the power supply voltage is turned on, so that the voltage of the capacitor 14 changes with a force larger than the pulling force of the phase comparator 13. Therefore, the oscillation frequency of C018 mentioned above escapes from the pseudo-image rotor state and returns to the normal frequency.
Ｈ０発明の効果
本発明に係るＰＬＬ回路では、■ＣＯの発振周波数の中
心を定める手段として電流出力型演算増幅器を用いて、
チャージポンプ型位相比較器の出力端の電圧と所定電圧
との差に応じた電流を上記演算増幅器から上記位相比較
器の出力端に供給する。このため、上記所定電圧によっ
て設定される中心周波数で上記ｖＣＯが発振して、上記
位相比較器に供給される入力信号が無いときに上記■Ｃ
Ｏの発振周波数が不定となるのが防止される。H0 Effects of the Invention In the PLL circuit according to the present invention, ■ A current output type operational amplifier is used as a means for determining the center of the oscillation frequency of CO.
A current corresponding to the difference between the voltage at the output end of the charge pump type phase comparator and a predetermined voltage is supplied from the operational amplifier to the output end of the phase comparator. Therefore, the vCO oscillates at the center frequency set by the predetermined voltage, and when there is no input signal supplied to the phase comparator, the
This prevents the oscillation frequency of O from becoming unstable.
そして、上記位相比較器へ供給される入力信号が有るこ
とが検出回路にて検出されると、制御回路が上記演算増
幅器の出力端を上記位相比較器の出力端から切り離す。When the detection circuit detects that there is an input signal supplied to the phase comparator, the control circuit disconnects the output end of the operational amplifier from the output end of the phase comparator.
このため、上記入力信号と上記ｖＣＯの出力信号との位
相誤差に応じた上記位相比較器の出力により上記■ＣＯ
の発振周波数が制御され、上記人力信号の周波数および
位相に正確に追従した出力信号が得られる。Therefore, the output of the phase comparator corresponding to the phase error between the input signal and the output signal of the vCO causes the
The oscillation frequency of is controlled, and an output signal that accurately follows the frequency and phase of the human input signal is obtained.
したがって、本発明に係るＰＬＬ回路を用いることによ
り、例えばディジタルＶＴＲの可変速再生時のように間
欠的な入力信号が供給されるようなときにおいても、上
記ｖＣＯの発振周波数が不定となることなく、上記■Ｃ
Ｏの温度特性等の影響を受けずに位相誤差のない出力信
号を生成することができる。Therefore, by using the PLL circuit according to the present invention, even when an intermittent input signal is supplied, such as during variable speed playback of a digital VTR, the oscillation frequency of the vCO does not become unstable. , above ■C
It is possible to generate an output signal without phase error without being affected by the temperature characteristics of O, etc.
第１図は本発明を適用したＰＬＬ回路の構成を示すブロ
ンク図、第２図は上記ＰＬＬ回路の動作を説明するため
の波形図、第３図は上記ＰＬＬ回路に用いた電流出力型
演算増幅器の動作を説明するための等価回路図である。
第４図は従来のＰＬＬ回路の構成を示すブロック図であ
る。
１・・・ＰＬＬ回路
１３・・・チャージポンプ型位相比較器ｌ ４ ・
１８ ・
２０ ・
２７ ・
３１ ・
３２ ・
Ｓ、 ・
制御電圧形成用のコンデンサ
電圧制御発振器（ＶＣＯ）
電流出力型演算増幅器
可変電圧源
エンベロープ検波回路
コンパレータ
スイッチ回路Fig. 1 is a block diagram showing the configuration of a PLL circuit to which the present invention is applied, Fig. 2 is a waveform diagram for explaining the operation of the above PLL circuit, and Fig. 3 is a current output type operational amplifier used in the above PLL circuit. FIG. 2 is an equivalent circuit diagram for explaining the operation of FIG. FIG. 4 is a block diagram showing the configuration of a conventional PLL circuit. 1... PLL circuit 13... Charge pump type phase comparator l 4 ・ 18 ・ 20 ・ 27 ・ 31 ・ 32 ・ S, ・ Capacitor voltage controlled oscillator (VCO) for control voltage formation Current output type operational amplifier variable Voltage source envelope detection circuit comparator switch circuit
Claims (1)
力信号との位相を比較するチャージポンプ型位相比較器
とを備え、上記位相比較器の出力信号に応じて上記電圧
制御発振器から出力信号を出力するＰＬＬ回路において
、 上記位相比較器の出力端が一方の入力端および出力端に
接続されるとともに所定電圧が他方の入力端に与えられ
る電流出力型演算増幅器と、上記位相比較器へ供給され
る入力信号の有無を検出する検出回路と、 上記検出回路の出力に応じて上記電流出力型演算増幅器
の出力端を上記位相比較器の出力端から切り離す制御回
路とを設け、 上記位相比較器へ供給される入力信号が有るときには上
記制御回路の制御により上記電流出力型演算増幅器の出
力端が上記位相比較器の出力端から切り離なされること
を特徴とするＰＬＬ回路。[Claims] A voltage controlled oscillator and a charge pump type phase comparator that compares the phase of an input signal and an output signal of the voltage controlled oscillator, the voltage controlled according to the output signal of the phase comparator. In a PLL circuit that outputs an output signal from an oscillator, the output terminal of the phase comparator is connected to one input terminal and the output terminal, and a current output type operational amplifier in which a predetermined voltage is applied to the other input terminal; a detection circuit that detects the presence or absence of an input signal supplied to the comparator; and a control circuit that disconnects the output end of the current output type operational amplifier from the output end of the phase comparator in accordance with the output of the detection circuit; A PLL circuit characterized in that when there is an input signal supplied to the phase comparator, the output terminal of the current output type operational amplifier is separated from the output terminal of the phase comparator under the control of the control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258887A JPH02105725A (en) | 1988-10-14 | 1988-10-14 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258887A JPH02105725A (en) | 1988-10-14 | 1988-10-14 | Pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105725A true JPH02105725A (en) | 1990-04-18 |
Family
ID=17326411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258887A Pending JPH02105725A (en) | 1988-10-14 | 1988-10-14 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105725A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58131820A (en) * | 1982-01-29 | 1983-08-05 | Nec Corp | Phase locked loop circuit |
| JPS6348928A (en) * | 1986-08-18 | 1988-03-01 | Fujitsu Ltd | Clock control system for network synchronization |
-
1988
- 1988-10-14 JP JP63258887A patent/JPH02105725A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58131820A (en) * | 1982-01-29 | 1983-08-05 | Nec Corp | Phase locked loop circuit |
| JPS6348928A (en) * | 1986-08-18 | 1988-03-01 | Fujitsu Ltd | Clock control system for network synchronization |
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