JPH07202688A - Pll circuit - Google Patents
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- JPH07202688A JPH07202688A JP5351170A JP35117093A JPH07202688A JP H07202688 A JPH07202688 A JP H07202688A JP 5351170 A JP5351170 A JP 5351170A JP 35117093 A JP35117093 A JP 35117093A JP H07202688 A JPH07202688 A JP H07202688A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えば磁気ディスク装
置のデータ再生回路等に使用されるＰＬＬ回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL circuit used in, for example, a data reproducing circuit of a magnetic disk device.
【０００２】[0002]
【従来の技術】従来、例えばハードディスク装置（ＨＤ
Ｄ）等の磁気ディスク装置には、ヘッドによりディスク
からリードしたリード信号をリードデータに再生するデ
ータ再生回路が設けられている。データ再生回路では、
リード信号を２値化した再生信号の周波数，位相を安定
化させるためにＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌ
ｏｏｐ）回路が使用されている。2. Description of the Related Art Conventionally, for example, a hard disk drive (HD
A magnetic disk device such as D) is provided with a data reproducing circuit that reproduces a read signal read from a disk by a head into read data. In the data reproduction circuit,
A PLL (Phase Locked L) is provided in order to stabilize the frequency and phase of the reproduction signal obtained by binarizing the read signal.
loop) circuit is used.
【０００３】このようなＰＬＬ回路は、データ再生回路
等に組み込まれた場合に、そのデータ再生回路等の動作
特性に適応する性能が要求される。例えば、ＨＤＤで
は、装置の小型化、低消費電力化、高速化、大容量化と
共に、低電圧，低電流で動作するデータ再生回路を使用
して、記録媒体（ディスク）の利用効率を向上すること
ができるＣＤＲ（ｃｏｎｓｔａｎｔ ｄｅｎｓｉｔｙ
ｒｅｃｏｒｄｉｎｇ）方式の装置が開発されている。When such a PLL circuit is incorporated in a data reproducing circuit or the like, it is required to have a performance adapted to the operating characteristics of the data reproducing circuit or the like. For example, in an HDD, the efficiency of use of a recording medium (disk) is improved by using a data reproducing circuit that operates at a low voltage and a low current as well as downsizing, low power consumption, high speed, and large capacity of the device. CDR (constant density)
A recording-type device has been developed.
【０００４】ＣＤＲ方式のＨＤＤは、ディスク上を複数
のゾーンに分割し、各ゾーン毎のトラックのセクタ数を
変化させて、ディスクの線記録密度の変化幅を押さえ、
ディスクの利用効率を高めた装置である。ＣＤＲ方式で
は、ゾーン毎のデータ転送レートが異なっている。この
ため、ＣＤＲ方式のＨＤＤでは、転送レートの変化に応
じて使用する周波数レンジがプログラマブルに設定でき
るデータ再生回路が必要となる。In a CDR type HDD, the disk is divided into a plurality of zones and the number of track sectors in each zone is changed to suppress the change width of the linear recording density of the disk.
This is a device with improved disk utilization efficiency. In the CDR method, the data transfer rate differs for each zone. For this reason, the CDR type HDD requires a data reproducing circuit that can programmatically set the frequency range to be used according to the change in the transfer rate.
【０００５】このようなデータ再生回路に使用されるＰ
ＬＬ回路は、転送レートの変化に応じた周波数帯域内を
高速に動作し、かつ低消費電力で動作する回路構成の開
発が求められている。さらに、データ再生回路の集積化
を推進するために、ＰＬＬ回路を組み込んだ集積回路が
開発されている。このような集積回路は、機能の増大に
伴って論理回路やアナログ回路が混在する場合が多く、
かつその動作周波数も高くなる傾向にある。P used in such a data reproducing circuit
The LL circuit is required to develop a circuit configuration that operates at high speed in a frequency band according to a change in transfer rate and operates with low power consumption. Furthermore, in order to promote the integration of the data reproduction circuit, an integrated circuit incorporating a PLL circuit has been developed. Such integrated circuits often have a mixture of logic circuits and analog circuits as their functions increase.
Moreover, its operating frequency tends to increase.
【０００６】従来のＰＬＬ回路には、図６に示すよう
に、電流制御発振回路６を使用した方式がある。この方
式のＰＬＬ回路は、位相比較器１、位相差電流変換回路
２、ループフィルタ（ＬＰＦ）３、電圧電流変換回路
４、電流演算回路５、電流制御発振回路６および分周回
路７を備えている。As a conventional PLL circuit, there is a system using a current controlled oscillator circuit 6 as shown in FIG. This type of PLL circuit includes a phase comparator 1, a phase difference current conversion circuit 2, a loop filter (LPF) 3, a voltage / current conversion circuit 4, a current calculation circuit 5, a current control oscillation circuit 6 and a frequency dividing circuit 7. There is.
【０００７】位相比較器１は、入力信号である再生信号
（２値化信号）ＲＳと分周回路７から出力される帰還信
号との位相差（立上がり位相差）を検出し、その位相差
に応じたパルス幅と正負のパルス信号Ｐｉｎを出力す
る。位相差電流変換回路（Ｋｐ回路）２はチャージポン
プ回路を有し、パルス信号Ｐｉｎのパルス幅に応じた電
流をループフィルタ３に供給する。Ｋｐ回路２は、ルー
プゲインの一つである位相差電流変換係数（係数Ｋｐ）
に応じた大きさの電流を出力する。The phase comparator 1 detects a phase difference (rising phase difference) between a reproduction signal (binarized signal) RS which is an input signal and a feedback signal which is output from the frequency dividing circuit 7, and detects the phase difference. The corresponding pulse width and the positive / negative pulse signal Pin are output. The phase difference current conversion circuit (Kp circuit) 2 has a charge pump circuit, and supplies a current according to the pulse width of the pulse signal Pin to the loop filter 3. The Kp circuit 2 has a phase difference current conversion coefficient (coefficient Kp) which is one of loop gains.
It outputs a current of a magnitude corresponding to.
【０００８】ループフィルタ３はコンデンサと抵抗を有
するローパスフィルタ（ＬＰＦ）であり、コンデンサに
チャージ／ディスチャージされる電流に応じた電圧Ｖｉ
ｎを出力する。ループフィルタ３は一種の積分回路であ
り、ＰＬＬ回路の動作定数（自然角周波数とダンピン
グ）を決定する。電圧電流変換回路４は、ループフィル
タ３からの入力電圧Ｖｉｎを電流Ｉに変換して電流演算
回路５に出力する。The loop filter 3 is a low pass filter (LPF) having a capacitor and a resistor, and has a voltage Vi corresponding to a current charged / discharged in the capacitor.
Output n. The loop filter 3 is a kind of integrating circuit and determines the operation constant (natural angular frequency and damping) of the PLL circuit. The voltage-current conversion circuit 4 converts the input voltage Vin from the loop filter 3 into a current I and outputs the current I to the current calculation circuit 5.
【０００９】電流演算回路５は、入力電圧Ｖｉｎの変化
に対して出力電流Ｉｃｏの変化の比率を制御するための
制御電流Ｉｒを電流制御発振回路６に出力する。入力電
圧Ｖｉｎは例えばＨＤＤの転送レートの大きさに応じて
決定されている。この比率は電圧波数変換係数（係数Ｋ
ｖ）と呼ばれている。即ち、係数Ｋｖは、ＰＬＬ回路の
発振周波数（Ｆｔ）を決定する制御電流Ｉｒの大きさに
対する入力電圧Ｖｉｎの比率である。The current calculation circuit 5 outputs a control current Ir for controlling the ratio of the change in the output current Ico to the change in the input voltage Vin to the current controlled oscillator circuit 6. The input voltage Vin is determined according to the magnitude of the transfer rate of the HDD, for example. This ratio is the voltage wave number conversion coefficient (coefficient K
v). That is, the coefficient Kv is the ratio of the input voltage Vin to the magnitude of the control current Ir that determines the oscillation frequency (Ft) of the PLL circuit.
【００１０】電流制御発振回路６は、制御電流Ｉｒに応
じた発振周波数（Ｆｔ）のパルス信号Ｉｃｏを出力す
る。分周回路７は、電流制御発振回路６の出力周波数を
分周し、Ｎ分周したビットレートクロックを生成する。The current control oscillator circuit 6 outputs a pulse signal Ico having an oscillation frequency (Ft) corresponding to the control current Ir. The frequency divider circuit 7 divides the output frequency of the current control oscillator circuit 6 to generate a bit rate clock divided by N.
【００１１】このようなＰＬＬ回路は、図７乃至図９に
示すような動作特性を有する。各図共、第１象限は発振
周波数Ｆｔ対発振電流Ｉｃｏ特性を示し、第２象限は入
力電圧Ｖｉｎ対発振周波数Ｆｔ特性を示し、第３象限は
制御電流Ｉｒ対入力電圧Ｖｉｎ特性を示し、第４象限は
発振電流Ｉｃｏ対制御電流Ｉｒ特性を示す。Such a PLL circuit has operating characteristics as shown in FIGS. In each figure, the first quadrant shows the oscillation frequency Ft-oscillation current Ico characteristic, the second quadrant shows the input voltage Vin-oscillation frequency Ft characteristic, the third quadrant shows the control current Ir-input voltage Vin characteristic, Quadrant 4 shows the characteristics of oscillation current Ico vs. control current Ir.
【００１２】図７の第３象限では、制御電流Ｉｒ対入力
電圧Ｖｉｎの変換係数（係数Ｋｖ）が、転送レートの大
きさ（Ｆｔ×１，Ｆｔ×２）によって変化する様子を示
し、Ｆｔ×２はＦｔ×１の２倍の転送レートである場合
を示す。また、同図中、同じ入力電圧であっても、Ｆｔ
×１とＦｔ×２の場合とでは出力される制御電流Ｉｒの
大きさが２倍異なり、Ｆｔ×２の方がＦｔ×１より２倍
大きな値になる結果、第１象限の発振周波数Ｆｔも２倍
大きくなる。In the third quadrant of FIG. 7, the conversion coefficient (coefficient Kv) between the control current Ir and the input voltage Vin changes depending on the size of the transfer rate (Ft × 1, Ft × 2), and Ft × 2 indicates a case where the transfer rate is twice as high as Ft × 1. Further, in the figure, even if the input voltage is the same, Ft
The magnitude of the output control current Ir is twice different between the case of × 1 and the case of Ft × 2, and the value of Ft × 2 is twice as large as that of Ft × 1. As a result, the oscillation frequency Ft of the first quadrant is also increased. Doubled.
【００１３】図７の第２象限に示す入力電圧Ｖｉｎは、
ＰＬＬ回路の入力信号ＲＳの位相差、位相差変換係数Ｋ
ｐおよびループフィルタ３から求められる。ここで、入
力信号ＲＳの単位時間当たりに位相比較する回数を、転
送レートの大きさに反比例して設定することで、結果的
には転送レートの大きさの変化によらずに、一定の直流
電圧の値に制御される。The input voltage Vin shown in the second quadrant of FIG. 7 is
Phase difference of the input signal RS of the PLL circuit, phase difference conversion coefficient K
p and the loop filter 3. Here, by setting the number of phase comparisons of the input signal RS per unit time in inverse proportion to the magnitude of the transfer rate, as a result, a constant DC voltage is obtained irrespective of the change in the magnitude of the transfer rate. Controlled by the value of voltage.
【００１４】入力信号ＲＳの入力電圧Ｖｉｎ対発振周波
数Ｆｔの変換係数は、転送レートの設定値によって必要
とされる応答時間から求められ、ＰＬＬ回路のループゲ
インを決める自然角周波数の大きさから決定される。The conversion coefficient between the input voltage Vin of the input signal RS and the oscillation frequency Ft is obtained from the response time required by the set value of the transfer rate, and is determined from the magnitude of the natural angular frequency that determines the loop gain of the PLL circuit. To be done.
【００１５】次に、図８を参照して、実際に動作してい
るＰＬＬ回路が組み込まれたＩＣの動作環境の変化によ
って、発振周波数Ｆｔ対発振電流Ｉｃｏとの関係が電流
制御発振回路６に使われている容量の大きさのばらつき
により変化した場合のＰＬＬ回路の動作を説明する。Next, referring to FIG. 8, due to a change in the operating environment of the IC in which the actually operating PLL circuit is incorporated, the relationship between the oscillation frequency Ft and the oscillation current Ico is shown in the current control oscillation circuit 6. The operation of the PLL circuit when it changes due to the variation in the size of the used capacitor will be described.
【００１６】図８の第１象限では、電流制御発振回路６
に使用されている容量Ｃにおいて、Ｃ−は設計値より小
さくなった場合を示す。また、Ｃ０は設計値と等しい場
合であり、Ｃ＋は設計値より大きくなった場合を示して
いる。図８の発振電流Ｉｃｏが一定値である場合に、容
量ＣがＣ−、Ｃ０、Ｃ＋に変化すると、発振周波数Ｆｔ
が変化する。即ち、Ｃ−に変化すると、Ｆｔは設計値よ
り大きいＦ−に変化する。また、Ｃ０に変化すると、Ｆ
ｔは設計値と等しいＦ０に変化する。Ｃ＋に変化する
と、Ｆｔは設計値より小さいＦ＋に変化する。In the first quadrant of FIG. 8, the current control oscillator circuit 6 is used.
In the capacitance C used in the above, C- shows the case where it becomes smaller than the design value. C0 is the case where it is equal to the design value, and C + is the case where it is larger than the design value. When the capacitance C changes to C−, C0, and C + when the oscillation current Ico in FIG. 8 has a constant value, the oscillation frequency Ft.
Changes. That is, when changing to C-, Ft changes to F- larger than the design value. If it changes to C0, F
t changes to F0 which is equal to the design value. When changing to C +, Ft changes to F + smaller than the design value.
【００１７】ここで、Ｆ−の場合はＰＬＬ回路の負帰還
動作により、図８の第２象限に示すように、入力電圧Ｖ
ｉｎ対発振周波数Ｆｔ特性の傾きが緩やかになり、Ｄ０
からＤ−に変化する。また、入力電圧Ｖｉｎの値はＶか
らＶ−まで小さくなる。この結果により、制御電流Ｉｒ
と発振電流Ｉｃｏは双方とも、Ｉ０からＩ０−に小さく
なり、またＩｗからＩｗ−に小さく変化する。結果的
に、発振周波数ＦｔはＦ−からＦ０になり、図８の第２
象限に示すように、入力電圧Ｖｉｎ対発振周波数Ｆｔの
関係もＤ−から、最終的にはＤに落ち着く。Here, in the case of F-, due to the negative feedback operation of the PLL circuit, as shown in the second quadrant of FIG. 8, the input voltage V
The slope of the in-oscillation frequency Ft characteristic becomes gentle, and D0
To D-. The value of the input voltage Vin decreases from V to V-. Based on this result, the control current Ir
And the oscillation current Ico both decrease from I0 to I0− and change from Iw to Iw−. As a result, the oscillation frequency Ft changes from F- to F0, and the second frequency in FIG.
As shown in the quadrant, the relationship between the input voltage Vin and the oscillation frequency Ft also settles from D- to D.
【００１８】即ち、容量ＣがＣ−になった場合、電流制
御発振回路６は発振周波数ＦｔがＦ−になり、設計値の
周波数Ｆ０に比べて高い周波数を出力することになる。
そこで、ＰＬＬ回路の負帰還動作により、位相比較器１
は発振周波数を低くする方向に、ループフィルタ３に電
流を出力する。この結果、入力電圧Ｖｉｎは電圧値が下
がり、自然角周波数とダンピング定数で決まる時定数
で、Ｖ−側に徐々に近ずく。最終的には、電流制御発振
回路６の発振周波数ＦｔはＦ０になる。また、容量Ｃが
Ｃ＋であった場合にも、同様に、発振周波数ＦｔはＦ−
からＦ０に周波数が変化するように動作する。That is, when the capacity C becomes C-, the oscillation frequency Ft of the current control oscillation circuit 6 becomes F-, and a frequency higher than the designed value F0 is output.
Therefore, by the negative feedback operation of the PLL circuit, the phase comparator 1
Outputs a current to the loop filter 3 in the direction of lowering the oscillation frequency. As a result, the input voltage Vin has a reduced voltage value and is a time constant determined by the natural angular frequency and the damping constant, and gradually approaches the V− side. Finally, the oscillation frequency Ft of the current control oscillation circuit 6 becomes F0. Also, when the capacitance C is C +, similarly, the oscillation frequency Ft is F-.
It operates so that the frequency changes from F0 to F0.
【００１９】次に、図９を参照して、電流制御発振回路
６に使用されている容量の周波数特性がＩＣの動作環境
の変動により変化し、またＰＬＬ回路の動作する周波数
により発振周波数Ｆｔ対制御電流Ｉｒとの関係が非線形
な特性になった場合のＰＬＬ回路の動作を説明する。Next, referring to FIG. 9, the frequency characteristic of the capacitance used in the current control oscillator circuit 6 changes due to the fluctuation of the operating environment of the IC, and the oscillation frequency Ft vs. The operation of the PLL circuit when the relationship with the control current Ir has a non-linear characteristic will be described.
【００２０】図９の第１象限には動作環境の変化によっ
て、転送レートがＦ１以下とＦ１以上で発振周波数対制
御電流の関係が異なっている場合が示されている。転送
レートがＦ１以下の時の発振周波数Ｆｔ対制御電流Ｉｗ
ｖｃｏの関係が、設計段階での特性であった場合には、
図９の第２象限に示す入力電圧Ｖｉｎの動作点はＶ１と
なる。The first quadrant of FIG. 9 shows a case where the relationship between the oscillation frequency and the control current is different between the transfer rate of F1 or less and the transfer rate of F1 or more due to the change of the operating environment. Oscillation frequency Ft vs. control current Iw when transfer rate is F1 or less
If the relationship of vco is the characteristic at the design stage,
The operating point of the input voltage Vin shown in the second quadrant of FIG. 9 is V1.
【００２１】ここで、転送レートがＦ１以上の値になっ
たとき、例えば、設計段階で第１象限のＦであったもの
が、図９の第１象限に示す非線形な特性によって、Ｆ２
になった場合、ＰＬＬ回路の負帰還動作によって、第２
象限の入力電圧の動作点がＤ１からＤ２に移動する結
果、入力電圧ＶｉｎはＶからＶ２に変化し、制御電流は
Ｉ１からＩ２に変化し、発振電流はＩｗ１からＩｗ２に
変化し、結果的に発振周波数はＦになり、最終的には第
２象限の動作点もＤ２からＤ０に変化して安定動作に入
る。Here, when the transfer rate becomes a value of F1 or more, for example, what was F in the first quadrant at the design stage becomes F2 due to the non-linear characteristic shown in the first quadrant in FIG.
If it becomes, the negative feedback operation of the PLL circuit causes the second
As a result of the operating point of the input voltage in the quadrant moving from D1 to D2, the input voltage Vin changes from V to V2, the control current changes from I1 to I2, and the oscillation current changes from Iw1 to Iw2. The oscillation frequency becomes F, and finally the operating point in the second quadrant also changes from D2 to D0, and stable operation starts.
【００２２】このように、ＩＣを使う環境によって、設
計段階で設定した動作範囲以外に、ＰＬＬ回路を構成す
る制御定数が変化した場合には、図９の第２象限に示す
入力電圧の動作点を決める特性が変動することによっ
て、ＰＬＬ回路の動作の安定が保たれる。従って、この
変動領域を広くとれることで、ＰＬＬ回路の動作を不安
定にする要因からの影響を軽減することができるが、外
部から混入する雑音によって影響を受ける度合いが、か
えって増加する。As described above, when the control constants constituting the PLL circuit change in addition to the operating range set at the design stage depending on the environment in which the IC is used, the operating point of the input voltage shown in the second quadrant of FIG. 9 is used. The stability of the operation of the PLL circuit is maintained by changing the characteristic that determines Therefore, by making this fluctuation region wide, it is possible to reduce the influence of factors that make the operation of the PLL circuit unstable, but the degree of influence of noise mixed from the outside increases.
【００２３】すなわち、ロックレンジを転送レートの可
変幅全域に渡ってカバーする方式では、この領域全域に
渡って、ＰＬＬ回路の安定性を左右するゲイン余裕と位
相余裕が所定の値以上に確保できるだけの線形性が必要
になる。しかし、実際の回路の特性を合わせ込むこと
は、素子の特性と回路構成上に生じる実装品質のばらつ
きから歩留まりが低下する要因となり、ＰＬＬ回路に必
要とされる安定性を確保することが難しくなる。従っ
て、この方式だと、雑音等による外部からの外乱を除去
する能力が、低下する場合が生じることになる。That is, in the system in which the lock range is covered over the entire variable width of the transfer rate, the gain margin and the phase margin that influence the stability of the PLL circuit can be ensured to be equal to or more than a predetermined value over the entire range. Linearity is required. However, matching the actual circuit characteristics causes the yield to decrease due to variations in the element characteristics and the mounting quality that occurs in the circuit configuration, making it difficult to ensure the stability required for the PLL circuit. . Therefore, with this method, the ability to remove external disturbances due to noise or the like may decrease.
【００２４】また、外乱の大きさによっては、不安定に
動作した場合の誤動作の影響が、注目する転送レートで
必要とされるロックレンジ以外の周波数領域まで広がる
可能性がある。結果的に、正常な目標値に収まるまでの
応答時間が設計値より大きくなり、記録再生フォーマッ
トで決まる時間内に、所定の精度で整定することができ
ずに、再生信号を検出する信頼性の低下となり、最終的
には、装置のシステムとしての信頼性を低下させる要因
となる。Further, depending on the magnitude of the disturbance, the influence of the malfunction in the case of unstable operation may spread to a frequency region other than the lock range required at the transfer rate of interest. As a result, the response time until it falls within the normal target value becomes longer than the design value, and it is not possible to settle with the prescribed accuracy within the time determined by the recording / reproducing format, and the reliability of detecting the reproduced signal is reduced. This eventually causes a decrease in the reliability of the device as a system.
【００２５】[0025]
【発明が解決しようとする課題】従来、ＣＤＲ方式のＨ
ＤＤに使用されるＰＬＬ回路において、低電圧、低電流
で動作するＩＣ内に組み込まれたＰＬＬ回路は、特定の
転送レートで動作している場合でも、転送レートの変化
幅に応じた広範囲の動作レンジをカバーできる状態で動
作している。さらに、低電圧、低電流で制御されている
ＰＬＬ回路では、ＣＤＲ方式に対応するために、個々の
動作レンジ内で制御に使うことのできる電圧値、及び電
流値は小さくならざるをえない状況にあり、ＰＬＬ回路
を構成する回路の感度は必然的に高く設計することにな
る。Conventionally, CDR-based H
In the PLL circuit used for DD, the PLL circuit incorporated in the IC that operates at low voltage and low current operates in a wide range according to the change width of the transfer rate even when operating at a specific transfer rate. It is operating with the range covered. Furthermore, in a PLL circuit controlled by a low voltage and a low current, the voltage value and current value that can be used for control within each operation range must be small in order to support the CDR method. Therefore, the sensitivity of the circuit that constitutes the PLL circuit is inevitably designed to be high.
【００２６】また、近年の装置の小形化のために、回路
の集積化が進む中、ＰＬＬ回路を組み込んだＩＣも数多
く開発されているが、ＩＣ内で処理する機能の増大に伴
って論理回路やアナログ回路と混在される場合が多く、
かつその動作周波数も高くなる傾向にある。このため、
ＩＣ内の各回路ブロックのレイアウトによっては、回路
ブロック間、信号線間、電源配線間からのスパイクノイ
ズ状のクロストークノイズ等の外部雑音がＰＬＬ回路の
動作に悪影響を与えて、ロック状態が保てず誤動作を招
く結果となる。In addition, in order to miniaturize the device in recent years, a lot of ICs incorporating a PLL circuit have been developed while the circuit is being integrated. However, with the increase of the function of processing in the IC, the logic circuit is increased. Often mixed with analog circuits,
Moreover, its operating frequency tends to increase. For this reason,
Depending on the layout of each circuit block in the IC, external noise such as crosstalk noise like spike noise from between circuit blocks, between signal lines, and between power supply lines adversely affects the operation of the PLL circuit, and the locked state is maintained. This results in malfunction.
【００２７】特に、転送レートの変化幅全域に渡って常
時、カバーする方式のＰＬＬ回路では、外部雑音が混入
した場合に、安定な動作に回復するまでの時間がＰＬＬ
回路の応答時間を制限する結果となり、高速動作を妨げ
る要因になるという問題が出てきた。In particular, in a PLL circuit of the type that constantly covers the entire range of change in the transfer rate, the time until the stable operation is recovered when external noise is mixed in the PLL circuit.
As a result, the response time of the circuit is limited, which becomes a factor that hinders high-speed operation.
【００２８】本発明の目的は、ＣＤＲ方式の磁気ディス
ク装置等に使用されて、ＩＣ化されたＰＬＬ回路におい
て、回路に混入するスパイク状の外部雑音によって誤動
作する範囲を制限することにより、誤動作の影響を軽減
すると共に、ループゲインの動作範囲内での変動を小さ
くして、動作の安定性を左右するゲイン余裕および位相
余裕の減少を軽減することにある。An object of the present invention is to use in a CDR type magnetic disk device or the like, and to limit the range of malfunction in a PLL circuit integrated into an IC by limiting the range of malfunction due to spike-like external noise mixed in the circuit. It is intended to reduce the influence and reduce the variation of the loop gain within the operation range to reduce the decrease of the gain margin and the phase margin that affect the stability of the operation.
【００２９】[0029]
【課題を解決するための手段と作用】本発明は、ＣＤＲ
方式の磁気記録再生装置等のセルフクロック機能を実現
するＰＬＬ回路において、転送レートの切替えに応じて
入力位相差を電流の大きさに変換する比率（位相差電流
変換係数Ｋｐ）および発振周波数を決める電流の大きさ
対入力電圧の比率（電圧周波数変換係数Ｋｖ）を制御す
る手段、転送レートの切替えまたはＫｐ，Ｋｖの大きさ
とは無関係に、ダイナミックレンジの中心バイアス電圧
およびダイナミックレンジをほぼ一定値に制御する手
段、転送レートの切替えまたはＫｐ，Ｋｖの大きさとは
無関係に、ダンピング係数をほぼ一定値に制御する手
段、およびＫｖとＫｐの入力対出力特性の非線形性を外
部からの信号によりそれぞれ別々に補正する手段を備え
たＰＬＬ回路である。[Means and Actions for Solving the Problems]
In a PLL circuit that realizes a self-clocking function of a magnetic recording / reproducing apparatus of a system, etc., a ratio (phase difference current conversion coefficient Kp) for converting an input phase difference into a magnitude of current and an oscillation frequency are determined according to switching of a transfer rate. Regardless of the means for controlling the ratio of the magnitude of the current to the input voltage (voltage-frequency conversion coefficient Kv), the switching of the transfer rate, or the magnitude of Kp, Kv, the center bias voltage of the dynamic range and the dynamic range are made substantially constant. Controlling means, switching of transfer rates or means for controlling the damping coefficient to a substantially constant value irrespective of the magnitudes of Kp and Kv, and non-linearity of the input-output characteristics of Kv and Kp are separately provided by external signals. It is a PLL circuit provided with a means for correcting.
【００３０】[0030]
【実施例】以下図面を参照して本発明の実施例を説明す
る。Embodiments of the present invention will be described below with reference to the drawings.
【００３１】図１は同実施例のＰＬＬ回路の構成を示す
ブロック図、図２は同実施例のＰＬＬ回路の構成要素で
ある電圧リミッタ回路の構成を示すブロック図、図３は
同実施例のＰＬＬ回路の構成要素である線形補正回路の
構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of the PLL circuit of the same embodiment, FIG. 2 is a block diagram showing the configuration of a voltage limiter circuit which is a constituent element of the PLL circuit of the same embodiment, and FIG. 3 is of the same embodiment. It is a block diagram which shows the structure of the linear correction circuit which is a component of a PLL circuit.
【００３２】同実施例のＰＬＬ回路は、図１に示すよう
に、電流制御発振回路６を使用した方式であり、位相比
較器１、位相差電流変換回路２、ループフィルタ（ＬＰ
Ｆ）３、電圧リミッタ回路１０、電圧電流変換回路４、
電流演算回路５、線形補正回路１１、電流制御発振回路
６および分周回路７を備えている。As shown in FIG. 1, the PLL circuit of the embodiment uses a current control oscillator circuit 6, and includes a phase comparator 1, a phase difference current conversion circuit 2, a loop filter (LP).
F) 3, voltage limiter circuit 10, voltage-current conversion circuit 4,
A current calculation circuit 5, a linear correction circuit 11, a current control oscillation circuit 6 and a frequency dividing circuit 7 are provided.
【００３３】位相比較器１は、入力信号である再生信号
（２値化信号）ＲＳと分周回路７から出力される帰還信
号との位相差（立上がり位相差）を検出し、その位相差
に応じたパルス幅と正負のパルス信号Ｐｉｎを出力す
る。位相差電流変換回路（Ｋｐ回路）２はチャージポン
プ回路を有し、パルス信号Ｐｉｎのパルス幅に応じた電
流をループフィルタ３に供給する。Ｋｐ回路２は、ルー
プゲインの一つである位相差電流変換係数（係数Ｋｐ）
に応じた大きさの電流を出力する。ループフィルタ３は
コンデンサと抵抗を有するローパスフィルタ（ＬＰＦ）
であり、コンデンサにチャージ／ディスチャージされる
電流に応じた電圧Ｖｉｎを出力する。ループフィルタ３
は一種の積分回路であり、ＰＬＬ回路の動作定数（自然
角周波数とダンピング）を決定する。The phase comparator 1 detects the phase difference (rising phase difference) between the reproduction signal (binarized signal) RS which is the input signal and the feedback signal output from the frequency dividing circuit 7, and uses this as the phase difference. The corresponding pulse width and the positive / negative pulse signal Pin are output. The phase difference current conversion circuit (Kp circuit) 2 has a charge pump circuit, and supplies a current according to the pulse width of the pulse signal Pin to the loop filter 3. The Kp circuit 2 has a phase difference current conversion coefficient (coefficient Kp) which is one of loop gains.
It outputs a current of a magnitude corresponding to. The loop filter 3 is a low pass filter (LPF) having a capacitor and a resistor.
That is, the voltage Vin corresponding to the current charged / discharged in the capacitor is output. Loop filter 3
Is a kind of integrating circuit and determines the operation constant (natural angular frequency and damping) of the PLL circuit.
【００３４】電圧リミッタ回路１０は、図２に示すよう
に、抵抗Ｒ１〜Ｒ４、トランジスタＴｒ１〜Ｔｒ４、お
よび可変抵抗Ｒｐ，Ｒｍを有する回路である。電圧リミ
ッタ回路１０は、ＰＬＬ回路のロックレンジを中心周波
数の±５０％程度に制限するための回路である。ロック
レンジは、ＨＤＤにおけるデータ再生動作のデータ転送
レートにより決定される中心周波数の大きさと、発振周
波数の可変幅との関係である。As shown in FIG. 2, the voltage limiter circuit 10 is a circuit having resistors R1 to R4, transistors Tr1 to Tr4, and variable resistors Rp and Rm. The voltage limiter circuit 10 is a circuit for limiting the lock range of the PLL circuit to about ± 50% of the center frequency. The lock range is a relationship between the magnitude of the center frequency determined by the data transfer rate of the data reproducing operation in the HDD and the variable width of the oscillation frequency.
【００３５】電圧リミッタ回路１０は、図４のＰＬＬ回
路の動作特性図に示すように、転送レートの値を中心と
して、±５０％以下の発振周波数に相当する入力電圧Ｖ
ｐ、Ｖｍをプラス、マイナスそれぞれ２組作成する。即
ち、図２に示すように、トランジスタＴｒ４のエミッタ
電流Ｉｅｐ対ベース・エミッタ間電圧Ｖｂｅｐ特性の関
係式、およびトランジスタＴｒ１のエミッタ電流Ｉｅｍ
対ベース・エミッタ間電圧Ｖｂｅｍ特性の関係式を使用
して、ＩＣの外部可変低坑Ｒｅｐ、Ｒｅｍの大きさを制
御することで、エミッタ電流Ｉｅｐ，Ｉｅｍを調整し
て、入力電圧Ｖｐ、Ｖｍをプラス、マイナスそれぞれ２
組作成する。As shown in the operation characteristic diagram of the PLL circuit of FIG. 4, the voltage limiter circuit 10 has an input voltage V corresponding to an oscillation frequency of ± 50% or less centered on the value of the transfer rate.
Create two sets of plus and minus for p and Vm. That is, as shown in FIG. 2, the relational expression of the emitter current Iep of the transistor Tr4 versus the base-emitter voltage Vbep characteristic, and the emitter current Iem of the transistor Tr1.
By using the relational expression of the voltage Vbem characteristic between the base and the emitter, by controlling the size of the external variable lowering Rep and Rem of the IC, the emitter currents Iep and Iem are adjusted, and the input voltages Vp and Vm are adjusted. Plus and minus 2 each
Create a pair.
【００３６】この電圧リミッタ回路１０のリミッタ特性
により、図４の第２象限に示すように、外部から混入し
た雑音Ｎが影響して、入力電圧Ｖｉｎがリミッタ電圧Ｖ
ｐ、Ｖｍの範囲以外Ｖｎに変動するような事態を抑制す
る。これにより、結果的に発振周波数Ｆｔの変動幅を、
転送レートにより決定される中心周波数の値の±５０％
（Ｆｔ＋からＦｔ−）以内に制限することができる。Due to the limiter characteristic of the voltage limiter circuit 10, as shown in the second quadrant of FIG. 4, the noise N mixed from the outside influences the input voltage Vin so that the limiter voltage V
A situation in which the voltage fluctuates to Vn outside the range of p and Vm is suppressed. As a result, the fluctuation range of the oscillation frequency Ft becomes
± 50% of center frequency value determined by transfer rate
It can be limited within (Ft + to Ft−).
【００３７】電圧電流変換回路４は、ループフィルタ３
からの入力電圧Ｖｉｎを電流Ｉに変換して電流演算回路
５に出力する。電流演算回路５は、入力電圧Ｖｉｎの変
化に対して出力電流Ｉｃｏの変化の比率を制御するため
の制御電流Ｉｒを電流制御発振回路６に出力する。入力
電圧Ｖｉｎは例えばＨＤＤの転送レートの大きさに応じ
て決定されている。この比率は電圧波数変換係数（係数
Ｋｖ）と呼ばれている。即ち、係数Ｋｖは、ＰＬＬ回路
の発振周波数（Ｆｔ）を決定する制御電流Ｉｒの大きさ
に対する入力電圧Ｖｉｎの比率である。The voltage / current conversion circuit 4 includes a loop filter 3
The input voltage Vin from is converted into a current I and output to the current calculation circuit 5. The current calculation circuit 5 outputs a control current Ir for controlling the ratio of the change in the output current Ico to the change in the input voltage Vin to the current controlled oscillator circuit 6. The input voltage Vin is determined according to the magnitude of the transfer rate of the HDD, for example. This ratio is called a voltage wave number conversion coefficient (coefficient Kv). That is, the coefficient Kv is the ratio of the input voltage Vin to the magnitude of the control current Ir that determines the oscillation frequency (Ft) of the PLL circuit.
【００３８】さらに、本発明では、電圧リミッタ回路１
０と共に、線形補正回路１１が設けられている。線形補
正回路１１は、ＰＬＬ回路の制御定数を線形特性に修正
するための回路である。即ち、図５のＰＬＬ回路の動作
特性図に示すように、電流演算回路５からの制御電流Ｉ
ｒ対電流制御発振回路６からのパルス信号Ｉｃｏの特性
を、ロックレンジの範囲内で線形特性に修正する。Further, in the present invention, the voltage limiter circuit 1
In addition to 0, a linear correction circuit 11 is provided. The linear correction circuit 11 is a circuit for correcting the control constant of the PLL circuit into a linear characteristic. That is, as shown in the operation characteristic diagram of the PLL circuit of FIG.
The characteristic of the pulse signal Ico from the r-to-current control oscillator circuit 6 is corrected to a linear characteristic within the lock range.
【００３９】ここで、電流制御発振回路６は、制御電流
Ｉｒに応じた発振周波数（Ｆｔ）のパルス信号Ｉｃｏを
出力する。分周回路７は、電流制御発振回路６の出力周
波数を分周し、Ｎ分周したビットレートクロックを生成
する。Here, the current control oscillation circuit 6 outputs a pulse signal Ico having an oscillation frequency (Ft) corresponding to the control current Ir. The frequency divider circuit 7 divides the output frequency of the current control oscillator circuit 6 to generate a bit rate clock divided by N.
【００４０】線形補正回路１１は、具体例として図３に
示すような回路であり、線形補正関数「Ｙ＝ａＸ2 ＋ｂ
Ｘ＋ｃ」を得る。ここで、各線形補正係数はそれぞれ、
Ｙ＝Ｉ４、Ｘ＝Ｉａ、ａ＝Ｉ１／（Ｉｅ＊Ｉｂ）、ｂ＝
Ｉ１／Ｉｅ、ｃ＝Ｉ１＊Ｉｅ／Ｉｃである。この各線形
補正係数を、線形補正回路１１を構成するＩＣの外部か
ら調整することにより、線形補正関数を求めることがで
きる。The linear correction circuit 11 is a circuit as shown in FIG. 3 as a concrete example, and the linear correction function “Y = aX 2 + b
X + c "is obtained. Here, each linear correction coefficient is
Y = I4, X = Ia, a = I1 / (Ie * Ib), b =
I1 / Ie, c = I1 * Ie / Ic. The linear correction function can be obtained by adjusting each of the linear correction coefficients from the outside of the IC forming the linear correction circuit 11.
【００４１】即ち、図３において、Ｉ１＊Ｉ２＝Ｉ３＊
Ｉ４の関係式からＩ４を求めると、Ｉ４＝（Ｉ１＊Ｉ
２）／Ｉ３となる。ここで、Ｉ１は「Ｖ＝（Ｒ＊Ｉ１）
＋（ＶＴ＊ｌｏｇ（Ｉ１／Ｉｃ）」傾きであり、数値計
算により求める。また、Ｉ３はＩｅと等しいとし、Ｉ２
＝Ｉ＋Ｉｅから求める。Ｉはエミッタ電流Ｉａが流れる
トランジスタＱ１とＱ２のベース・エミッタ電圧Ｖｂｅ
の２個分から、エミッタ電流Ｉｂが流れるトランジスタ
Ｑ３のベース・エミッタ電圧Ｖｂｅの１個分を減算した
トランジスタＱ４のベース・エミッタ電圧Ｖｂｅで流れ
るエミッタ電流から求める。That is, in FIG. 3, I1 * I2 = I3 *
When I4 is calculated from the relational expression of I4, I4 = (I1 * I
2) / I3. Here, I1 is “V = (R * I1)
+ (VT * log (I1 / Ic)) slope, which is obtained by numerical calculation. Further, assuming that I3 is equal to Ie, I2
= I + Ie I is the base-emitter voltage Vbe of the transistors Q1 and Q2 through which the emitter current Ia flows.
Is calculated from the emitter current flowing at the base-emitter voltage Vbe of the transistor Q4, which is obtained by subtracting one base-emitter voltage Vbe of the transistor Q3 through which the emitter current Ib flows.
【００４２】即ち、Ｉ＝（Ｉａ2 ／Ｉｂ）＋Ｉａを求
め、結果的にＩ４は以下の式（１）により求められる。 Ｉ４＝（Ｉ１／Ｉｅ）＊［（Ｉａ2 ／Ｉｂ）＋Ｉａ＋Ｉｃ］…（１） したがって、線形補正関数「Ｙ＝ａＸ2 ＋ｂＸ＋ｃ」に
おいて、Ｙ＝Ｉ４、Ｘ＝Ｉａとして、ａ＝Ｉ１／（Ｉｅ
＊Ｉｂ）、ｂ＝Ｉ１／Ｉｅ、ｃ＝Ｉ１＊Ｉｅ／Ｉｃとな
る各線形補正係数を求めることができる。That is, I = (Ia 2 / Ib) + Ia is obtained, and as a result, I4 is obtained by the following equation (1). I4 = (I1 / Ie) * [(Ia 2 / Ib) + Ia + Ic] ... (1) Thus, in the linear correction function "Y = aX 2 + bX + c", as Y = I4, X = Ia, a = I1 / (Ie
Each linear correction coefficient such that * Ib), b = I1 / Ie, and c = I1 * Ie / Ic can be obtained.
【００４３】このようにして、本発明では、電圧リミッ
タ回路１０を設けることにより、ＰＬＬ回路のロックレ
ンジを制限することにより、外部ノイズの外乱の大きさ
によっては、不安定に動作した場合の誤動作の影響が注
目する転送レートで必要とされるロックレンジ以外の周
波数領域まで広がることを防止することができる。即
ち、転送レートで決まる中心周波数の大きさと、発振周
波数の可変幅との関係であるロックレンジを、中心周波
数±５０％程度に制限することにより、結果的に正常な
目標値に収まるまでの応答時間を所定の精度で整定する
ことができる。これにより、ＨＤＤのデータ再生動作に
おける再生信号を検出する信頼性を確保し、ＨＤＤのシ
ステムとしての信頼性を向上させることができる。As described above, according to the present invention, by providing the voltage limiter circuit 10, the lock range of the PLL circuit is limited, so that an erroneous operation may occur depending on the magnitude of the external noise disturbance. It is possible to prevent the influence of the above from extending to a frequency region other than the lock range required at the transfer rate of interest. That is, by limiting the lock range, which is the relationship between the size of the center frequency determined by the transfer rate and the variable width of the oscillation frequency, to about ± 50% of the center frequency, the response until it falls within the normal target value as a result. The time can be settled with a predetermined accuracy. As a result, the reliability of detecting the reproduction signal in the data reproduction operation of the HDD can be ensured, and the reliability of the HDD system can be improved.
【００４４】また、線形補正回路１１を設けることによ
り、図５の第４象限から第１象限までの制御電流Ｉｒ対
発振周波数Ｆｔを、注目する転送レートで必要とされる
ロックレンジの範囲内で、線形な特性に修正することが
できる。したがって、ＰＬＬ回路の安定性を決めるゲイ
ン余裕と位相余裕の減少量を軽減することができる。Further, by providing the linear correction circuit 11, the control current Ir from the fourth quadrant to the first quadrant of FIG. 5 versus the oscillation frequency Ft is within the range of the lock range required at the transfer rate of interest. , Can be modified to a linear characteristic. Therefore, the reduction amounts of the gain margin and the phase margin that determine the stability of the PLL circuit can be reduced.
【００４５】[0045]
【発明の効果】以上詳述したように本発明によれば、Ｃ
ＤＲ方式の磁気ディスク装置等に使用されて、ＩＣ化さ
れたＰＬＬ回路において、回路に混入するスパイク状の
外部雑音によって誤動作する範囲を制限することによ
り、誤動作の影響を軽減すると共に、ループゲインの動
作範囲内での変動を小さくして、動作の安定性を左右す
るゲイン余裕および位相余裕の減少を軽減することがで
きる。As described in detail above, according to the present invention, C
In a PLL circuit integrated into an IC used in a DR type magnetic disk device or the like, the range of malfunction due to spike-like external noise mixed in the circuit is limited to reduce the influence of malfunction and reduce the loop gain. It is possible to reduce the variation within the operating range and reduce the decrease in the gain margin and the phase margin that influence the stability of the operation.
【図１】本発明の実施例に係わるＰＬＬ回路の構成を示
すブロック図。FIG. 1 is a block diagram showing a configuration of a PLL circuit according to an embodiment of the present invention.
【図２】同実施例のＰＬＬ回路の電圧リミッタ回路の構
成を示すブロック図。FIG. 2 is a block diagram showing the configuration of a voltage limiter circuit of the PLL circuit of the same embodiment.
【図３】同実施例に係わるＰＬＬ回路の線形補正回路の
構成を示すブロック図。FIG. 3 is a block diagram showing the configuration of a linear correction circuit of the PLL circuit according to the first embodiment.
【図４】同実施例の動作を説明するためのＰＬＬ回路の
動作特性図。FIG. 4 is an operation characteristic diagram of the PLL circuit for explaining the operation of the embodiment.
【図５】同実施例の動作を説明するためのＰＬＬ回路の
動作特性図。FIG. 5 is an operation characteristic diagram of the PLL circuit for explaining the operation of the embodiment.
【図６】従来のＰＬＬ回路の構成を示すブロック図。FIG. 6 is a block diagram showing a configuration of a conventional PLL circuit.
【図７】従来のＰＬＬ回路の動作特性図。FIG. 7 is an operation characteristic diagram of a conventional PLL circuit.
【図８】従来のＰＬＬ回路の動作特性図。FIG. 8 is an operation characteristic diagram of a conventional PLL circuit.
【図９】従来のＰＬＬ回路の動作特性図。FIG. 9 is an operation characteristic diagram of a conventional PLL circuit.
１…位相比較器、２…位相差電流変換回路、３…ループ
フィルタ（ＬＰＦ）、４…電圧電流変換回路、５…電流
演算回路、６…電流制御発振回路、７…分周回路、１０
…電圧リミッタ、１１…線形補正回路。DESCRIPTION OF SYMBOLS 1 ... Phase comparator, 2 ... Phase difference current conversion circuit, 3 ... Loop filter (LPF), 4 ... Voltage-current conversion circuit, 5 ... Current calculation circuit, 6 ... Current control oscillation circuit, 7 ... Dividing circuit, 10
... voltage limiter, 11 ... linear correction circuit.
Claims (4)
路において、 転送レートの切替えに応じて入力位相差を電流の大きさ
に変換するＫｐ比率と発振周波数を決める電流の大きさ
対入力電圧のＫｖ比率を制御する手段と、 前記転送レートの切替えまたは前記Ｋｐ比率と前記Ｋｖ
比率の大きさによらずに、ダイナミックレンジの中心バ
イアス電圧とダイナミックレンジをほぼ一定値に制御す
る手段と、 前記転送レートの切替えまたは前記Ｋｐ比率と前記Ｋｖ
比率のの大きさによらずに、ダンピング係数をほぼ一定
値に制御する手段と、 前記Ｋｖ比率とＫｐ比率の入力対出力特性の非線形性を
それぞれ別々に補正する手段とを具備したことを特徴と
するＰＬＬ回路。1. A PLL circuit which realizes a self-clocking function, wherein a Kp ratio for converting an input phase difference into a magnitude of a current in accordance with switching of a transfer rate and a Kv ratio of a magnitude of a current vs. an input voltage for determining an oscillation frequency. For controlling the transfer rate or the Kp ratio and the Kv
Means for controlling the center bias voltage of the dynamic range and the dynamic range to a substantially constant value, regardless of the magnitude of the ratio, switching of the transfer rate, or the Kp ratio and the Kv.
It is characterized by comprising means for controlling the damping coefficient to a substantially constant value regardless of the magnitude of the ratio and means for separately correcting the nonlinearity of the input-output characteristics of the Kv ratio and the Kp ratio. PLL circuit to be.
れて、セルフクロック機能を実現するＰＬＬ回路におい
て、 転送レートの切替えに応じて入力位相差を電流の大きさ
に変換するＫｐ比率と発振周波数を決める電流の大きさ
対入力電圧のＫｖ比率を制御する手段と、 前記転送レートの切替えまたは前記Ｋｐ比率と前記Ｋｖ
比率の大きさによらずに、ダイナミックレンジの中心バ
イアス電圧とダイナミックレンジをほぼ一定値に制御す
る手段と、 前記転送レートの切替えまたは前記Ｋｐ比率と前記Ｋｖ
比率のの大きさによらずに、ダンピング係数をほぼ一定
値に制御する手段と、 前記Ｋｖ比率と前記Ｋｐ比率の配分比、前記Ｋｐ比率と
前記Ｋｖ比率の積算値およびダンピング係数をそれぞれ
別々に外部から制御する手段と、 前記Ｋｖ比率とＫｐ比率の入力対出力特性の非線形性を
それぞれ別々に補正する手段とを具備したことを特徴と
するＰＬＬ回路。2. A PLL circuit used in a CDR type magnetic recording / reproducing apparatus for realizing a self-clock function, wherein a Kp ratio and an oscillating frequency for converting an input phase difference into a magnitude of current in accordance with switching of a transfer rate. Means for controlling the Kv ratio of the magnitude of the current to the input voltage for determining the transfer rate, or switching of the transfer rate or the Kp ratio and the Kv
Means for controlling the center bias voltage of the dynamic range and the dynamic range to a substantially constant value, regardless of the magnitude of the ratio, switching of the transfer rate, or the Kp ratio and the Kv.
A means for controlling the damping coefficient to a substantially constant value irrespective of the magnitude of the ratio, a distribution ratio of the Kv ratio and the Kp ratio, an integrated value of the Kp ratio and the Kv ratio, and a damping coefficient separately. A PLL circuit comprising means for controlling from the outside and means for separately correcting the nonlinearity of the input-output characteristics of the Kv ratio and the Kp ratio.
れて、セルフクロック機能を実現するＰＬＬ回路におい
て、 転送レートの切替えに応じて入力位相差を電流の大きさ
に変換するＫｐ比率と発振周波数を決める電流の大きさ
対入力電圧のＫｖ比率を制御する手段と、 前記転送レートの切替えまたは前記Ｋｐ比率と前記Ｋｖ
比率の大きさによらずに、ダイナミックレンジの中心バ
イアス電圧とダイナミックレンジをほぼ一定値に制御す
る手段と、 前記転送レートの切替えまたは前記Ｋｐ比率と前記Ｋｖ
比率のの大きさによらずに、ダンピング係数をほぼ一定
値に制御する手段と、 前記Ｋｖ比率と前記Ｋｐ比率の配分比、前記Ｋｐ比率と
前記Ｋｖ比率の積算値およびダンピング係数をそれぞれ
別々に外部から制御する手段と、 前記Ｋｖ比率とＫｐ比率の入力対出力特性の非線形性を
それぞれ別々に補正する手段と、 ダイナミックレンジを中心バイアス電圧を中心にして外
部からの信号によって所定の値に制限する手段とを具備
したことを特徴とするＰＬＬ回路。3. A PLL circuit used in a CDR type magnetic recording / reproducing apparatus for realizing a self-clocking function, wherein a Kp ratio and an oscillation frequency for converting an input phase difference into a magnitude of current in accordance with switching of a transfer rate. Means for controlling the Kv ratio of the magnitude of the current to the input voltage for determining the transfer rate, or switching of the transfer rate or the Kp ratio and the Kv
Means for controlling the center bias voltage of the dynamic range and the dynamic range to a substantially constant value, regardless of the magnitude of the ratio, switching of the transfer rate, or the Kp ratio and the Kv.
A means for controlling the damping coefficient to a substantially constant value irrespective of the magnitude of the ratio, a distribution ratio of the Kv ratio and the Kp ratio, an integrated value of the Kp ratio and the Kv ratio, and a damping coefficient separately. Means for controlling from the outside, means for separately correcting the nonlinearity of the input-output characteristics of the Kv ratio and the Kp ratio, and a dynamic range limited to a predetermined value by a signal from the outside centering on the center bias voltage And a means for performing the same.
れて、セルフクロック機能を実現するＰＬＬ回路におい
て、 転送レートの切替えに応じて入力位相差を電流の大きさ
に変換するＫｐ比率と発振周波数を決める電流の大きさ
対入力電圧のＫｖ比率を制御する手段と、 前記転送レートの切替えまたは前記Ｋｐ比率と前記Ｋｖ
比率の大きさによらずに、ダイナミックレンジの中心バ
イアス電圧とダイナミックレンジをほぼ一定値に制御す
る手段と、 前記転送レートの切替えまたは前記Ｋｐ比率と前記Ｋｖ
比率のの大きさによらずに、ダンピング係数をほぼ一定
値に制御する手段と、 前記Ｋｖ比率と前記Ｋｐ比率の配分比、前記Ｋｐ比率と
前記Ｋｖ比率の積算値およびダンピング係数をそれぞれ
別々に外部から制御する手段と、 前記Ｋｖ比率とＫｐ比率の入力対出力特性の非線形性を
それぞれ別々に補正する手段と、 ダイナミックレンジを中心バイアス電圧を中心にして外
部からの信号によって所定の値に制限する手段と、 前記中心バイアス電圧を外部からの信号によって所定の
値に制御する手段とを具備したことを特徴とするＰＬＬ
回路。4. A PLL circuit used in a CDR type magnetic recording / reproducing apparatus for realizing a self-clocking function, wherein a Kp ratio and an oscillation frequency for converting an input phase difference into a magnitude of current according to switching of a transfer rate. Means for controlling the Kv ratio of the magnitude of the current to the input voltage for determining the transfer rate, or switching of the transfer rate or the Kp ratio and the Kv
Means for controlling the center bias voltage of the dynamic range and the dynamic range to a substantially constant value, regardless of the magnitude of the ratio, switching of the transfer rate, or the Kp ratio and the Kv.
A means for controlling the damping coefficient to a substantially constant value irrespective of the magnitude of the ratio, a distribution ratio of the Kv ratio and the Kp ratio, an integrated value of the Kp ratio and the Kv ratio, and a damping coefficient separately. Means for controlling from the outside, means for separately correcting the nonlinearity of the input-output characteristics of the Kv ratio and the Kp ratio, and a dynamic range limited to a predetermined value by a signal from the outside centering on the center bias voltage And a means for controlling the central bias voltage to a predetermined value by a signal from the outside.
circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351170A JPH07202688A (en) | 1993-12-28 | 1993-12-28 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351170A JPH07202688A (en) | 1993-12-28 | 1993-12-28 | Pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202688A true JPH07202688A (en) | 1995-08-04 |
Family
ID=18415531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5351170A Pending JPH07202688A (en) | 1993-12-28 | 1993-12-28 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202688A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310568B1 (en) | 1999-11-24 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | Digital-to-analog conversion circuit |
| JP2005020704A (en) * | 2003-05-30 | 2005-01-20 | Ricoh Co Ltd | Voltage controlled oscillator, pll circuit, pulse modulation signal generating circuit, semiconductor laser modulation device and image forming apparatus |
-
1993
- 1993-12-28 JP JP5351170A patent/JPH07202688A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310568B1 (en) | 1999-11-24 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | Digital-to-analog conversion circuit |
| JP2005020704A (en) * | 2003-05-30 | 2005-01-20 | Ricoh Co Ltd | Voltage controlled oscillator, pll circuit, pulse modulation signal generating circuit, semiconductor laser modulation device and image forming apparatus |
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