JP2844683B2 - PLL circuit for generating clock signal for digital video signal reproduction - Google Patents
PLL circuit for generating clock signal for digital video signal reproductionInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばデジタルビデオテープレコーダ（デ
ジタルVTR）に使用して好適なデジタルビデオ信号再生
用クロック信号を発生するPLL（Phase Locked Loop）回
路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a PLL (Phase Locked Loop) circuit for generating a clock signal for reproducing a digital video signal suitable for use in, for example, a digital video tape recorder (digital VTR). About.
本発明は、例えばデジタルVTRに使用して好適なデジ
タルビデオ信号再生用クロック信号を発生するPLL回路
に関し、テープの走行速度と走行方向に対応して変化す
るコントロール信号により可変周波数発振器の発振周波
数を可変することにより、変速再生時においてもデジタ
ル映像信号を再生可能にするべく再生デジタル映像信号
の再生周波数にロックしたクロック信号を発生するPLL
回路において、そのコントロール信号を発生するコント
ロール信号発生回路はそのテープの走行速度が所定値に
達したときにゲインが変化する可変ゲイン手段を有し、
この可変ゲイン手段をそのテープの走行方向の正逆に対
応して夫々１個ずつ設けることにより、ノンリニアな特
性を有する比較的安価な電圧制御発振器（VCO）を使用
しても広範囲に亘り良好な周波数追従特性が得られる様
にしたものである。The present invention relates to a PLL circuit that generates a digital video signal reproduction clock signal suitable for use in, for example, a digital VTR, and controls the oscillation frequency of a variable frequency oscillator by a control signal that changes according to the running speed and running direction of the tape. A PLL that generates a clock signal locked to the playback frequency of the playback digital video signal so that the digital video signal can be played back even during variable speed playback by making it variable.
In the circuit, the control signal generating circuit for generating the control signal has variable gain means for changing the gain when the running speed of the tape reaches a predetermined value,
By providing one of these variable gain means for each of the forward and reverse directions of the running direction of the tape, it is possible to obtain a good performance over a wide range even if a relatively inexpensive voltage controlled oscillator (VCO) having non-linear characteristics is used. The frequency tracking characteristic is obtained.
デジタルVTRにおいては所謂セルフクロック方式で再
生信号を１ビットずつ正確にサンプリングするために、
PLL回路を用いてその再生信号よりクロック信号（ビッ
トクロック）を抽出している。In a digital VTR, in order to accurately sample the reproduced signal one bit at a time by the so-called self-clock method,
A clock signal (bit clock) is extracted from the reproduced signal using a PLL circuit.
第５図は従来のデジタルVTR用のPLL回路を示し、この
第５図において、再生ヘッドの出力信号を受ける再生イ
コライザー等（図示省略）より出力された再生信号PSは
入力端子（１）を介して位相比較器（PD）（２）の一方
の入力端子に供給され、この位相比較器（２）の出力信
号は低減フィルタ（３）を介して加算器（４）の一方の
入力端子に供給され、この加算器（４）の他方の入力端
子には図示省略した制御回路より制御端子（５）を介し
てコントロール電圧VZが供給される。また、この加算器
（４）の出力信号が電圧制御発振器（VCO）（６）の入
力端子に供給され、この電圧制御発振器（６）にて生成
される周波数ｆのクロック信号CKが出力端子（７）及び
分周器（８）の入力端子に夫々供給され、この分周器
（８）の出力信号がその位相比較器（２）の他方の入力
端子に供給される。斯かる第５図例によれば、クロック
信号CKの周波数ｆは入力端子（１）に供給される再生信
号PSに含まれるクロック信号の周波数を所定倍に逓倍し
たものとなる。FIG. 5 shows a conventional PLL circuit for a digital VTR. In FIG. 5, a reproduction signal PS output from a reproduction equalizer or the like (not shown) for receiving an output signal of a reproduction head is supplied via an input terminal (1). The output signal of the phase comparator (2) is supplied to one input terminal of an adder (4) via a reduction filter (3). A control voltage VZ is supplied to the other input terminal of the adder (4) from a control circuit (not shown) via a control terminal (5). An output signal of the adder (4) is supplied to an input terminal of a voltage controlled oscillator (VCO) (6), and a clock signal CK having a frequency f generated by the voltage controlled oscillator (6) is output from the output terminal ( 7) and an input terminal of the frequency divider (8), and an output signal of the frequency divider (8) is supplied to the other input terminal of the phase comparator (2). According to the example shown in FIG. 5, the frequency f of the clock signal CK is obtained by multiplying the frequency of the clock signal included in the reproduction signal PS supplied to the input terminal (1) by a predetermined factor.
また、第５図例において、制御端子（５）に供給され
るコントロール電圧VZにより電圧制御発振器（６）のフ
リーラン周波数が制御され、同期引込み時にそのクロッ
ク信号CKの周波数ｆがそのフリーラン周波数を中心とし
たキャプチャレンジCRに入るとロックインが完了し、そ
の後そのクロック信号CKの周波数ｆがそのフリーラン周
波数を中心としたロックレンジLR（LR＞CR）から外れる
と同期がとれなくなる。従って、再生信号PSに含まれる
クロック信号の変化状態が分れば、その変化状態に対応
してそのコントロール電圧VZひいてはそのフリーラン周
波数を制御することにより、その電圧制御発振器（６）
のクロック信号CKを確実にその再生信号PSに含まれるク
ロック信号に追従させることができる。Further, in the example of FIG. 5, the free-run frequency of the voltage-controlled oscillator (6) is controlled by the control voltage VZ supplied to the control terminal (5), and the frequency f of the clock signal CK is changed to the free-run frequency at the time of synchronization pull-in. centered was enters the capture range C R and lock-in is completed, the subsequent synchronization the frequency f of the clock signal CK is out of its free-running frequency lock range centered on L R (L R> C R ) I cannot take it. Therefore, if the change state of the clock signal included in the reproduction signal PS is known, the control voltage VZ and, consequently, the free-run frequency are controlled in accordance with the change state.
Clock signal CK can reliably follow the clock signal included in the reproduction signal PS.
ところで、デジタルVTRにおいて可変速再生（スロー
再生，高速サーチ再生など）を行う場合には、装填され
たテープのテープスピードを様々に変化させると、その
テープスピードとリニアな関係でクロック再生用のPLL
回路の発生周波数（即ち、電圧制御発振器（６）の発振
周波数）ｆが変化する。従って、第５図例において制御
端子（５）に供給されるコントロール電圧VZをそのテー
プの走行速度及び走行方向に対応してリニアに制御する
ことにより、例えば可変速再生中にテープの無記録部分
通過後に再度ロックインする際においても確実な同期引
込みが可能となるなど、PLL回路の発生周波数ｆを再生
信号PSの周波数に確実に追従させることができるはずで
ある。By the way, when performing variable-speed playback (slow playback, high-speed search playback, etc.) in a digital VTR, if the tape speed of the loaded tape is changed in various ways, the PLL for clock playback is linearly related to the tape speed.
The generation frequency f of the circuit (that is, the oscillation frequency of the voltage controlled oscillator (6)) changes. Accordingly, by controlling the control voltage VZ supplied to the control terminal (5) linearly in accordance with the running speed and running direction of the tape in the example of FIG. Even when the lock-in is performed again after the passage, it is possible to reliably cause the frequency f generated by the PLL circuit to follow the frequency of the reproduction signal PS, for example, such that the synchronization can be reliably performed.
しかしながら、デジタルVTRの高速サーチモードでの
再生時には、再生されるクロック信号の周波数ｆが極め
て高いと共に、この周波数ｆはノーマル再生時の例えば
148.5MHzを中心に例えば109MHz〜183MHz程度（±25％程
度）という極めて大きな変化幅で変化する必要があるこ
とから、実際には電圧制御発振器（６）の電圧−周波数
変換特性（Ｖ−Ｆ特性）がノンリニアとなり、PLL回路
の発生周波数ｆが再生信号PSのクロック信号の周波数に
追従できなくなる不都合があった。However, at the time of reproduction in the digital VTR in the high-speed search mode, the frequency f of the clock signal to be reproduced is extremely high, and this frequency f is, for example, at the time of normal reproduction.
Since it is necessary to change with a very large change width of, for example, about 109 MHz to 183 MHz (about 25%) around 148.5 MHz, the voltage-frequency conversion characteristic (VF characteristic) of the voltage-controlled oscillator (6) is actually used. ) Becomes non-linear, and the frequency f generated by the PLL circuit cannot follow the frequency of the clock signal of the reproduction signal PS.
即ち、第６図の実線の曲線（９）は広い可変範囲を有
する電圧制御発振器（６）のコントロール電圧VZに対す
るフリーラン状態の実際の発振周波数ｆの特性、破線の
直線（10）はそのコントロール電圧VZに対する設定を希
望する発振周波数（即ち、実際のテープスピードに対応
する発振周波数）ftの特性を示し、この第６図より明ら
かな如く、発振周波数の可変範囲の両側で周波数が飽和
する傾向が見られるため、両曲線間に設定誤差（10a）
が生じてPLL回路の同期が外れてしまう不都合があっ
た。その周波数の飽和現象は電圧制御発振器（６）に使
用されている可変容量ダイオード（所謂バリキャップ）
等の特性に起因するものである。That is, the solid curve (9) in FIG. 6 shows the characteristic of the actual oscillation frequency f in the free-run state with respect to the control voltage VZ of the voltage controlled oscillator (6) having a wide variable range, and the broken line (10) shows the control thereof. FIG. 6 shows the characteristics of the oscillation frequency ft desired to be set for the voltage VZ (that is, the oscillation frequency corresponding to the actual tape speed). As is apparent from FIG. 6, the frequency tends to be saturated on both sides of the variable range of the oscillation frequency. Setting error between both curves (10a)
And the PLL circuit is out of synchronization. The variable frequency diode (so-called varicap) used for the voltage controlled oscillator (6)
And the like.
これに対して、破線の直線（11）はコントロール電圧
VZに対する設定希望の発振周波数ftのリニアな特性が周
波数f1及びf2において実線の曲線（９）に合致するよう
に定めたものである。しかしながら、この破線の直線
（11）に従ってコントロール電圧VZを設定した場合に
は、発振周波数がf0とf2との中間（又はf1とf0との中
間）にあるときに設定誤差（11a）が生じてPLL回路の同
期が外れてしまう。In contrast, the dashed straight line (11) is the control voltage
Linear characteristic of the oscillation frequency ft of the set desired for the VZ is as defined to match the solid curve (9) in frequencies f 1 and f 2. However, in the case of setting the control voltage VZ according to the dashed line (11) is set when the oscillation frequency is (intermediate the or f 1 and f 0) intermediate between f 0 and f 2 error (11a ) Occurs and the PLL circuit loses synchronization.
更に、デジタルVTR等においてはクロック再生用の電
圧制御発振器としてリニアな特性を得るために高価なデ
バイスを使用することや、複雑な補償を行うことは一般
に行われていない。Further, in a digital VTR or the like, it is not generally used to use an expensive device for obtaining a linear characteristic as a voltage controlled oscillator for clock recovery or to perform complicated compensation.
本発明は斯かる点に鑑み、デジタルVTR等に適用され
極めて高い発振周波数を要求されると共に、極めて大き
な変化幅で入力信号に追従する必要があるPLL回路にお
いて、ノンリニアな特性を有する比較的安価な電圧制御
発振器を使用しても広範囲に亘り良好な周波数追従特性
が得られるようにすることを目的とする。In view of the above, the present invention is applied to a digital VTR or the like, requires a very high oscillation frequency, and has a relatively inexpensive PLL circuit having a non-linear characteristic in a PLL circuit which needs to follow an input signal with a very large change width. It is an object of the present invention to obtain a good frequency tracking characteristic over a wide range even when a suitable voltage controlled oscillator is used.
本発明によるデジタルビデオ信号再生用クロック信号
を発生するPLL回路は、例えば第１図に示す如く、テー
プの走行速度と走行方向に対応して変化するコントロー
ル信号VAにより可変周波数発振器（６）の発振周波数ｆ
を可変することにより、変速再生時においてもデジタル
映像信号を再生可能にするべく再生デジタル映像信号の
再生周波数にロックしたクロック信号CKを発生するPLL
回路において、そのコントロール信号VAを発生するコン
トロール信号発生回路はそのテープの走行速度が所定値
に達したときにゲインが変化する可変ゲイン手段（1
6），（18）を有し、この可変ゲイン手段（16），（1
8）はそのテープの走行方向の正逆に対応して夫々１個
ずつ設けられたものである。The PLL circuit for generating a digital video signal reproducing clock signal according to the present invention, as shown in FIG. 1, for example, oscillates a variable frequency oscillator (6) by a control signal VA which changes according to the running speed and running direction of the tape. Frequency f
A PLL that generates a clock signal CK locked to the playback frequency of the playback digital video signal so that the digital video signal can be played back even during variable speed playback by varying
In the circuit, a control signal generating circuit for generating the control signal VA is provided with a variable gain means (1) for changing the gain when the running speed of the tape reaches a predetermined value.
6) and (18). The variable gain means (16) and (1)
8) are provided one by one corresponding to the forward and reverse of the running direction of the tape.
斯かる本発明によれば、テープの走行方向の正逆に対
応して夫々可変ゲイン手段（16）及び（18）が設けられ
ているので、テープの走行速度及び走行方向に対応して
少くとも２つの変化点を有するノンリニアなコントロー
ル信号VAを発生することができる。従って、そのノンリ
ニアな特性を可変周波数発振器（６）自体のノンリニア
な特性をキャンセルする方向に設定してやることによ
り、その可変周波数発振器（６）のフリーラン状態での
発振周波数ｆがテープの走行速度及び走行方向に対して
ニリアな関係を有するように制御することができ、広範
囲に亘り良好な周波数追従特性が得られる。According to the present invention, since the variable gain means (16) and (18) are provided corresponding to the forward and reverse of the tape running direction, respectively, at least, the variable gain means (16) and (18) are provided corresponding to the running speed and the running direction of the tape. A non-linear control signal VA having two transition points can be generated. Accordingly, by setting the non-linear characteristic in a direction to cancel the non-linear characteristic of the variable frequency oscillator (6) itself, the oscillation frequency f of the variable frequency oscillator (6) in the free-run state is determined by the running speed of the tape and the running speed of the tape. Control can be performed so as to have a niria relationship with the traveling direction, and good frequency tracking characteristics can be obtained over a wide range.
以下、本発明の一実施例につき第１図〜第４図を参照
して説明しよう。本例はデジタルVTRのクロック信号再
生用のPLL回路に本発明を適用したものであり、この第
１図において第５図に対応する部分には同一符号を付し
てその詳細説明は省略する。An embodiment of the present invention will be described below with reference to FIGS. In this example, the present invention is applied to a PLL circuit for reproducing a clock signal of a digital VTR. In FIG. 1, portions corresponding to FIG. 5 are denoted by the same reference numerals, and detailed description thereof will be omitted.
第１図は本例のPLL回路を示し、この第１図におい
て、（12）は入力端子であり、この入力端子（12）に外
部よりテープスピードに比例して変化するコントロール
電圧VZを供給する。このコントロール電圧VZはノーマル
再生時に0V,順方向再生時に正の値，逆方向再生時に負
の値となる如く設定する。FIG. 1 shows a PLL circuit of the present embodiment. In FIG. 1, reference numeral (12) denotes an input terminal, and a control voltage VZ that changes in proportion to the tape speed is supplied to the input terminal (12) from the outside. . The control voltage VZ is set so as to be 0 V during normal reproduction, a positive value during forward reproduction, and a negative value during reverse reproduction.
その入力端子（12）を抵抗値R1の抵抗器（13）の一
端，抵抗値R2の抵抗器（14）の一端，抵抗値R3の抵抗器
（15）の一端に夫々接続し、その抵抗器（13）の他端を
npnトランジスタ（16）のエミッタに接続し、そのトラ
ンジスタ（16）のベースに入力端子（17）を介して第１
のベースバイアス電圧BB1を印加し、その抵抗器（14）
の他端をpnpトランジスタ（18）のエミッタに接続し、
そのトランジスタ（18）のベースに入力端子（19）を介
して第２のベースバイアス電圧BB2を印加する。そし
て、トランジスタ（16）のコレクタ，抵抗器（15）の他
端及びトランジスタ（18）のコレクタを共通に差動増幅
器（20）の反転入力端子に接続し、差動増幅器（20）の
非反転入力端子を接地し、差動増幅器（20）の反転入力
端子と出力端子との間に抵抗値R4の抵抗器（21）を介装
し、その出力端子よりチェック端子（22）を導出する。One end of the input terminal (12) of the resistor the resistance value R 1 (13), one end of the resistor the resistance value R 2 (14), and respectively connected to one end of the resistor of the resistance value R 3 (15), Connect the other end of the resistor (13)
Connected to the emitter of the npn transistor (16), and connected to the base of the transistor (16) via the input terminal (17).
The base bias voltage BB 1 is applied, its resistor (14)
Is connected to the emitter of the pnp transistor (18),
Its applying transistors of the second base bias voltage BB 2 via the base to an input terminal (18) (19). Then, the collector of the transistor (16), the other end of the resistor (15) and the collector of the transistor (18) are commonly connected to the inverting input terminal of the differential amplifier (20), and the non-inverting terminal of the differential amplifier (20) is connected. grounding the input terminal, and interposed resistor of the resistance value R 4 (21) between the inverting input terminal and the output terminal of the differential amplifier (20) derives the check pin (22) from an output terminal .
更に、その差動増幅器（20）の出力端子を差動増幅器
（23）の非反転入力端子及び差動増幅器（24）の非反転
入力端子に共通に接続し、その差動増幅器（23）の反転
入力端子をダイオード（25）のアノード，チェック端子
（27）及び抵抗値R5の抵抗器（26）の一端に共通に接続
し、そのダイオード（25）のカソードをその差動増幅器
（23）の出力端子に接続し、差動増幅器（24）の反転入
力端子をダイオード（28）のカソード，チェック端子
（30）及び抵抗値R6の抵抗器（29）の一端に共通に接続
し、そのダイオード（28）のアノードをその差動増幅器
（24）の出力端子に接続する。そして、抵抗器（26）の
他端及び抵抗器（29）の他端を共通に差動増幅器（31）
の反転入力端子に接続し、この差動増幅器（31）の非反
転入力端子を接地し、この差動増幅器（31）の反転入力
端子と出力端子との間に抵抗値R7の抵抗器（32）を介装
し、この差動増幅器（31）の出力端子に生じる補正コン
トロール電圧VAを制御端子（５）を介して加算器（４）
の他方の入力端子に供給する。他の回路構成は第５図例
と同じである。Further, the output terminal of the differential amplifier (20) is commonly connected to the non-inverting input terminal of the differential amplifier (23) and the non-inverting input terminal of the differential amplifier (24). the anode of the inverting input terminal diode (25), checking terminals (27) and a resistor of resistance value R 5 connected in common to one end of (26), the diode that the differential amplifier of the cathode (25) (23) of connected to the output terminal, and connect the inverting input terminal of the differential amplifier (24) the cathode of the diode (28), in common to one end of the check pin (30) and a resistor of resistance value R 6 (29), the The anode of the diode (28) is connected to the output terminal of the differential amplifier (24). The other end of the resistor (26) and the other end of the resistor (29) are shared by a differential amplifier (31).
Inverted connected to the input terminal, and grounding the non-inverting input terminal of the differential amplifier (31), the resistor of the resistance value R 7 between the inverting input terminal and the output terminal of the differential amplifier (31) ( 32), and the correction control voltage VA generated at the output terminal of the differential amplifier (31) is added to the adder (4) via the control terminal (5).
To the other input terminal. Other circuit configurations are the same as those in the example of FIG.
本例の動作を説明するに、本例では次の及びの方
法を組み合わせることにより、コントロール電圧VZに対
する補正コントロール電圧VAのトータルゲインＧが３個
の変化点を有する折れ線で表わされる様にする。To explain the operation of this embodiment, in this embodiment, the total gain G of the correction control voltage VA with respect to the control voltage VZ is represented by a broken line having three change points by combining the following methods.
第１図のチェック端子（22）に生じる電圧をVBとす
ると、コントロール電圧VZに対する電圧VBのゲインGBを
途中で段階的に変えて、VZ−VBの関係が２個の変化点を
有する折れ線で表わされる如くなす。Assuming that the voltage generated at the check terminal (22) in FIG. 1 is VB, the gain GB of the voltage VB with respect to the control voltage VZ is changed stepwise in the middle, and the relationship of VZ-VB is represented by a broken line having two change points. As shown.
その電圧VBに対する最終的に生じる補正コントロー
ル電圧VAのゲインGAを、その電圧VBが正又は負であるの
に対応させて夫々独立に調整できる様にする。The gain GA of the finally generated correction control voltage VA with respect to the voltage VB can be independently adjusted in accordance with whether the voltage VB is positive or negative.
先ず、上述のの動作を実効するために、本例におい
ては、トランジスタ（16）のベースに印加する第１のベ
ースバイアス電圧BB1（BB1＜０）及びトランジスタ（1
8）のベースに印加する第２のベースバイアス電圧BB
2（BB2＞０）として夫々第６図のVZ−ｆ曲線（９）の負
側の変化点に対応する電圧及び正側の変化点に対応する
電圧を設定する。この場合、トランジスタ（16），（1
8）のベースエミッタ間電圧vbeを無視すると、コントロ
ール電圧VZがVZ＜BB1を充足するときにはトランジスタ
（16）だけがオンし、VZ＞BB2を充足するときにはトラ
ンジスタ（18）だけがオンし、BB1≦VZ≦BB2を充足する
ときにはトランジスタ（16），（18）は共にオフする。
従って、コントロール電圧VZに対する電圧VBのゲインGB
は次のように表わされる。First, in order to perform the above-described operation, in this example, the first base bias voltage BB 1 (BB 1 <0) applied to the base of the transistor (16) and the transistor (1
8) second base bias voltage BB applied to the base
2 (BB 2 > 0), a voltage corresponding to a negative change point and a voltage corresponding to a positive change point of the VZ-f curve (9) in FIG. 6 are set. In this case, the transistors (16), (1
Neglecting the base-emitter voltage v BE 8), <only transistor (16) is turned on when satisfying the BB 1, VZ> control voltage VZ is VZ only transistor (18) is turned on when satisfying BB 2 , when that satisfies BB 1 ≦ VZ ≦ BB 2 transistor (16), (18) are both turned off.
Therefore, the gain GB of the voltage VB with respect to the control voltage VZ
Is expressed as follows.
GB＝GB1＝−R4/R13,（VZ＜BB1） ‥‥（１） GB＝GB2＝−R4/R3,（BB1≦VZ≦BB2） ‥‥（２） GB＝GB3＝−R4/R23,（BB2＜VZ） ‥‥（３） 尚、上述の式において、R13は抵抗値R1及びR3の並列
抵抗値、R23は抵抗値R2及びR3の並列抵抗値であり、式
（１）〜（３）よりコントロール電圧VZに対する電圧VB
の関係は第２図に示す如く、その電圧VZの正及び負に対
応して２個の変化点（33A）及び（33B）を有する折れ線
で表わされる。従って、上述のの動作が行われる。GB = GB 1 = −R 4 / R 13 , (VZ <BB 1 ) ‥‥ (1) GB = GB 2 = −R 4 / R 3 , (BB 1 ≦ VZ ≦ BB 2 ) ‥‥ (2) GB = GB 3 = −R 4 / R 23 , (BB 2 <VZ) ‥‥ (3) In the above equation, R 13 is the parallel resistance of the resistances R 1 and R 3 , and R 23 is the resistance R 2 and R 3 are the parallel resistance values, and from equations (1) to (3), the voltage VB with respect to the control voltage VZ
Is represented by a broken line having two transition points (33A) and (33B) corresponding to the positive and negative voltages VZ as shown in FIG. Therefore, the above-described operation is performed.
次に、その電圧VBに対する補正コントロール電圧VAの
ゲインGAを計算する。この場合、ダイオード（25）及び
（28）における電圧降下を無視すると、ダイオードの整
流作用により、電圧VBが負のときにはチェック端子（2
7）に生じる電圧VCのみがその電圧VCに追従して負にな
るのに対してチェック端子（30）に生じる電圧VDは接地
レベルに維持される。一方、電圧VBが正のときには電圧
VDのみがその電圧VBに追従して正になるのに対して電圧
VCは接地レベルに維持される。従って、そのゲインGAは GA＝GA1＝−R7/R5,（VB＜０） ‥‥（４） GA＝GA2＝−R7/R6,（VB≧０） ‥‥（５） で表わされ、上述のの動作は実行されていることが分
かる。Next, a gain GA of the correction control voltage VA with respect to the voltage VB is calculated. In this case, if the voltage drop at the diodes (25) and (28) is ignored, the check terminal (2
While only the voltage VC generated at 7) follows the voltage VC and becomes negative, the voltage VD generated at the check terminal (30) is maintained at the ground level. On the other hand, when the voltage VB is positive,
Only VD follows that voltage VB and goes positive, while
VC is maintained at ground level. Therefore, the gain GA is GA = GA 1 = −R 7 / R 5 , (VB <0) ‥‥ (4) GA = GA 2 = −R 7 / R 6 , (VB ≧ 0) ‥‥ (5) It can be seen that the above operation is being executed.
上述の式（１）〜（５）よりコントロール電圧VZに対
する補正コントロール電圧VAの関係は第３図に示す如く
表わされる。この第３図において、そのコントロール電
圧VZに対する補正コントロール電圧VAのトータルゲイン
Ｇは次の様に表わされる。From the above equations (1) to (5), the relationship between the control voltage VZ and the corrected control voltage VA is expressed as shown in FIG. In FIG. 3, the total gain G of the correction control voltage VA with respect to the control voltage VZ is expressed as follows.
Ｇ＝G1＝（R4/R13）（R7/R6），（VZ＜BB1） ‥‥（６） Ｇ＝G2＝（R4/R3）（R7/R6），（BB1≦VZ＜０） ‥‥（７） Ｇ＝G3＝（R4/R3）（R7/R5），（０≦VZ≦BB2） ‥‥（８） Ｇ＝G4＝（R4/R23）（R7/R5），（BB2＜VZ） ‥‥（９） 即ち、補正コントロール電圧VAはそのコントロール電
圧VZに対してVZ＝BB1,VZ＝0,VZ＝BB2における３個の変
化点（34A），（34B），（34C）を有する折れ線で表わ
される。また、第１図において抵抗値R1,R2,R3,R4,R5,R
6,R7を様々の値に設定することにより、式（６）〜
（９）から明らかな如く、第３図の４個の領域における
トータルゲインG1〜G4の値を個別に任意の値に設定する
ことができる。G = G 1 = (R 4 / R 13 ) (R 7 / R 6 ), (VZ <BB 1 ) ‥‥ (6) G = G 2 = (R 4 / R 3 ) (R 7 / R 6 ) , (BB 1 ≦ VZ <0) ‥‥ (7) G = G 3 = (R 4 / R 3 ) (R 7 / R 5 ), (0 ≦ VZ ≦ BB 2 ) ‥‥ (8) G = G 4 = (R 4 / R 23 ) (R 7 / R 5 ), (BB 2 <VZ) ‥‥ (9) That is, the correction control voltage VA is VZ = BB 1 , VZ = 0 with respect to the control voltage VZ. , VZ = BB 2 is represented by a polygonal line having three transition points (34A), (34B), and (34C). In FIG. 1, the resistance values R 1 , R 2 , R 3 , R 4 , R 5 , R
By setting R 6 and R 7 to various values, equations (6) to
(9) As is clear from, it is possible to set the value of the total gain G 1 ~G 4 to an arbitrary value individually in four regions of Figure 3.
従って、その第３図におけるトータルゲインG1〜G4の
値を第６図のVZ−ｆ曲線（９）のノンリニアリティーを
キャンセルする様な値に夫々設定することにより最終的
に、第４図に示す如く、コントロール電圧VZと電圧制御
発振器（６）のフリーラン状態の発振周波数ｆとの関係
をほぼリニアな関係となるように調整することができ
る。本例においてはコントロール電圧VZはテープスピー
ドに比例した電圧であると共に、従来技術の項で述べた
如く、入力端子（１）に供給される再生信号PSに含まれ
るクロック信号の周波数もほぼテープスピードに比例し
て変化する。Thus, finally, Fig. 4 by respectively set to such a value to cancel the non-linear Rithy of VZ-f curve of the value of the total gain G 1 ~G 4 6 (9) in its Figure 3 As shown in the above, the relationship between the control voltage VZ and the oscillation frequency f in the free-run state of the voltage-controlled oscillator (6) can be adjusted so as to be substantially linear. In this example, the control voltage VZ is a voltage proportional to the tape speed, and the frequency of the clock signal included in the reproduction signal PS supplied to the input terminal (1) is almost the same as the tape speed, as described in the section of the prior art. Changes in proportion to
従って、本例によれば、そのテープスピードに比例し
て変化するコントロール電圧VZを入力端子（12）に供給
することにより、PLL回路のフリーラン状態の発振周波
数ｆをそのテープスピードに比例してリニアに変化させ
ることができるため、例えば高速サーチモードで再生を
行う場合等においてもそのPLL回路の同期外れを防止で
きる利益がある。さらに、再生信号PSに含まれるクロッ
ク信号の周波数はそのフリーラン状態の発振周波数ｆを
中心とするキャプチャレンジCRに常に収まるようになる
ため、高い倍速スピードで可変速再生を行っているとき
に、テープの無記録部分通過後に再度ロックインする場
合であっても確実にロックインが行われる利益がある。Therefore, according to this example, by supplying the control voltage VZ that changes in proportion to the tape speed to the input terminal (12), the oscillation frequency f of the free-run state of the PLL circuit is increased in proportion to the tape speed. Since it can be changed linearly, there is an advantage that the PLL circuit can be prevented from being out of synchronization even in the case of performing reproduction in a high-speed search mode, for example. Furthermore, the frequency of the clock signal included in the reproduced signal PS at that time to become as always fit into the capture range C R centered on the oscillation frequency f of the free-run state, that performs variable speed reproduction at a high speed speed However, there is an advantage that the lock-in is reliably performed even if the lock-in is performed again after the passage of the non-recording portion of the tape.
尚、本発明は上述実施例に限定されず、本発明の要旨
を逸脱しない範囲で種々の構成を採り得ることは勿論で
ある。It should be noted that the present invention is not limited to the above-described embodiment, and it is needless to say that various configurations can be adopted without departing from the gist of the present invention.
本発明によれば、デジタルVTR等に適用され極めて高
い発振周波数を要求されると共に、極めて大きな変化幅
で入力信号に追従する必要があるPLL回路において、ノ
ンリニアな特性を有する比較的安価な電圧制御発振器を
使用しても、再生信号の周波数に対して広範囲に亘り同
期外れを起こすことなく良好な周波数追従特性が得られ
る実用上の利益がある。According to the present invention, a relatively inexpensive voltage control having a non-linear characteristic is applied to a PLL circuit which is applied to a digital VTR or the like, requires an extremely high oscillation frequency, and needs to follow an input signal with an extremely large change width. Even if an oscillator is used, there is a practical advantage that a good frequency tracking characteristic can be obtained without causing out-of-synchronization over a wide range with respect to the frequency of the reproduction signal.
第１図は本発明の一実施例のデジタルVTR用のPLL回路を
示す構成図、第２図〜第４図は夫々第１図例の動作の説
明に供する線図、第５図は従来のデジタルVTR用のPLL回
路を示す構成図、第６図は第５図例における電圧制御発
振器（６）の特性を示す線図である。 （６）は電圧制御発振器、（16）はnpnトランジスタ、
（18）はpnpトランジスタ、（20），（23），（24）及
び（31）は夫々差動増幅器、（25）及び（28）は夫々ダ
イオードである。FIG. 1 is a block diagram showing a PLL circuit for a digital VTR according to one embodiment of the present invention, FIGS. 2 to 4 are diagrams respectively illustrating the operation of the example of FIG. 1, and FIG. FIG. 6 is a configuration diagram showing a PLL circuit for a digital VTR, and FIG. 6 is a diagram showing characteristics of a voltage controlled oscillator (6) in the example of FIG. (6) is a voltage controlled oscillator, (16) is an npn transistor,
(18) is a pnp transistor, (20), (23), (24) and (31) are differential amplifiers, respectively, and (25) and (28) are diodes, respectively.
Claims (1)
化するコントロール信号により可変周波数発振器の発振
周波数を可変することにより、変速再生時においてもデ
ジタル映像信号を再生可能にするべく再生デジタル映像
信号の再生周波数にロックしたクロック信号を発生する
PLL回路において、 上記コントロール信号を発生するコントロール信号発生
回路は上記テープの走行速度が所定値に達したときにゲ
インが変化する可変ゲイン手段を有し、この可変ゲイン
手段は上記テープの走行方向の正逆に対応して夫々少な
くとも１個ずつ設けられたことを特徴とするデジタルビ
デオ信号再生用クロック信号を発生するPLL回路。1. A digital video signal reproduced so that a digital video signal can be reproduced even at the time of variable-speed reproduction by varying the oscillation frequency of a variable frequency oscillator by a control signal that changes in accordance with the running speed and running direction of the tape. Generate a clock signal locked to the signal's playback frequency
In the PLL circuit, the control signal generating circuit for generating the control signal has variable gain means for changing a gain when the running speed of the tape reaches a predetermined value, and the variable gain means is provided in the running direction of the tape. A PLL circuit for generating a digital video signal reproduction clock signal, wherein at least one of the PLL circuits is provided for each of the forward and reverse directions.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161893A JP2844683B2 (en) | 1989-06-23 | 1989-06-23 | PLL circuit for generating clock signal for digital video signal reproduction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161893A JP2844683B2 (en) | 1989-06-23 | 1989-06-23 | PLL circuit for generating clock signal for digital video signal reproduction |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0325761A JPH0325761A (en) | 1991-02-04 |
| JP2844683B2 true JP2844683B2 (en) | 1999-01-06 |
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ID=15744010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161893A Expired - Fee Related JP2844683B2 (en) | 1989-06-23 | 1989-06-23 | PLL circuit for generating clock signal for digital video signal reproduction |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844683B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002247560A (en) * | 2001-02-13 | 2002-08-30 | Toa Corp | Image recording system |
-
1989
- 1989-06-23 JP JP1161893A patent/JP2844683B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325761A (en) | 1991-02-04 |
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