JPH02105395A - プログラマブル・リード・オンリー・メモリ - Google Patents
プログラマブル・リード・オンリー・メモリInfo
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- JPH02105395A JPH02105395A JP63258641A JP25864188A JPH02105395A JP H02105395 A JPH02105395 A JP H02105395A JP 63258641 A JP63258641 A JP 63258641A JP 25864188 A JP25864188 A JP 25864188A JP H02105395 A JPH02105395 A JP H02105395A
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- Japan
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- memory
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Links
- 230000015654 memory Effects 0.000 title claims description 25
- 230000003321 amplification Effects 0.000 claims description 9
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 2
- 230000007423 decrease Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラマフル・リード・オンリーメモリに関
し、特に行選択回路により電気的に情報を書込むことの
できるプログラマフル・リード・オンリー・メモリに関
するものである。
し、特に行選択回路により電気的に情報を書込むことの
できるプログラマフル・リード・オンリー・メモリに関
するものである。
最近のプログラマブル・リード・オンリー・メモリ(以
下P−ROMという)、特にバイポーラPROMは、ユ
ーザーが1個毎に自由に記憶させる内容を書込める融通
性のゆえに極めて広汎な各種情報処理、制御用途に多用
されている。
下P−ROMという)、特にバイポーラPROMは、ユ
ーザーが1個毎に自由に記憶させる内容を書込める融通
性のゆえに極めて広汎な各種情報処理、制御用途に多用
されている。
かかるP−ROMのメモリセルとしては、第2図(a)
に示すように、ベースオープン型のトランジスタQ5の
エミッタを列線Bに、コレクタを行線Wに接続し、第2
図(b)に示す等価回路のように、ダイオードD2、D
3を逆方向に直列接続した接合破壊型のメモリセル21
がある。
に示すように、ベースオープン型のトランジスタQ5の
エミッタを列線Bに、コレクタを行線Wに接続し、第2
図(b)に示す等価回路のように、ダイオードD2、D
3を逆方向に直列接続した接合破壊型のメモリセル21
がある。
この接合破壊型のメモリセル21は、書込まれる前の非
導通状態を、第2図(b)で示されたダイオードD2を
短絡せしめるに十分に大きな書込電流(例えば200m
A)を流し込み短絡させることにより導通させ、第2図
(c)に示すような書込まれた状態とするものである。
導通状態を、第2図(b)で示されたダイオードD2を
短絡せしめるに十分に大きな書込電流(例えば200m
A)を流し込み短絡させることにより導通させ、第2図
(c)に示すような書込まれた状態とするものである。
また、第3図(a)に示すように、ダイオードD4とヒ
ユーズF、とを直列接続して行線W・列線8間に接続し
たいわゆるヒユーズ方式のメモリセル2LAにあっては
、未書込状態で導通しており書込みは接合破壊型と同じ
く大きな書込電流をヒユーズF1に流し込み、第3図(
b)に示すように、ヒユーズF、を溶断じて行線W 列
線8間を非道通するものである。
ユーズF、とを直列接続して行線W・列線8間に接続し
たいわゆるヒユーズ方式のメモリセル2LAにあっては
、未書込状態で導通しており書込みは接合破壊型と同じ
く大きな書込電流をヒユーズF1に流し込み、第3図(
b)に示すように、ヒユーズF、を溶断じて行線W 列
線8間を非道通するものである。
第4図は従来のプログラマブル リード、オンリー・メ
モリの一例を示す回路図である。
モリの一例を示す回路図である。
行線Wに接続する行選択回路IAは、トランジスタQ+
・Q2により構成されアドレス信号ADを入力して
行線Wの1つを選択するための選択信号S+ (+は
正の整数)を出力するTTL回路のデコーダ部11と、
この選択信号sIを電流増幅する増幅用トランジスタQ
3と、ベースをこのトランジスタQ3′のエミッタと接
続する出力段のトランジスタQ4’とにより構成される
。
・Q2により構成されアドレス信号ADを入力して
行線Wの1つを選択するための選択信号S+ (+は
正の整数)を出力するTTL回路のデコーダ部11と、
この選択信号sIを電流増幅する増幅用トランジスタQ
3と、ベースをこのトランジスタQ3′のエミッタと接
続する出力段のトランジスタQ4’とにより構成される
。
この出力段のトランジスタQ4′には、前述したように
大きな書込電流が流れ込み、この書込電流を吸収するに
必要なベース電流を供給することができるように抵抗R
+ 、R2、R6が決められている。また、トランジス
タQ4′は大きく形成する必要がある。
大きな書込電流が流れ込み、この書込電流を吸収するに
必要なベース電流を供給することができるように抵抗R
+ 、R2、R6が決められている。また、トランジス
タQ4′は大きく形成する必要がある。
なお、抵抗R,,R4はリーク電流補償用の抵抗である
。
。
上述した従来のプログラマブル・リード・オンリー・メ
モリは、行選択回路IAが、大きな書込電流を吸収する
に必要なベース電流を、増幅用のトランジスタQ3によ
り抵抗R5を介して電源(Vcc)から供給し、かっこ
の大きな書込電流を吸収するために出力段のトランジス
タQ4を大きく形成する構成となっているのて、必要と
する面積が大きくなり集積密度が低下するという欠点が
ある。
モリは、行選択回路IAが、大きな書込電流を吸収する
に必要なベース電流を、増幅用のトランジスタQ3によ
り抵抗R5を介して電源(Vcc)から供給し、かっこ
の大きな書込電流を吸収するために出力段のトランジス
タQ4を大きく形成する構成となっているのて、必要と
する面積が大きくなり集積密度が低下するという欠点が
ある。
丈な、読出し動作時に、出力段のトランジスタQ4が吸
収する電流は書込電流に比べ十分に小さい電流(例えば
、1mA)にもかかわらず、増幅用のトランジスタQ、
により必要以上のベース電流が供給され消費電流が増大
するという欠点がある。
収する電流は書込電流に比べ十分に小さい電流(例えば
、1mA)にもかかわらず、増幅用のトランジスタQ、
により必要以上のベース電流が供給され消費電流が増大
するという欠点がある。
本発明の目的は、出力段のトランジスタが占める面積を
小さくして集積密度を上げることができ、かつ読出し動
作時に消費電流を低減することができるプログラマブル
・リード・オンリー・メモリを提供することにある。
小さくして集積密度を上げることができ、かつ読出し動
作時に消費電流を低減することができるプログラマブル
・リード・オンリー・メモリを提供することにある。
本発明のプログラマブル・リード・オンリー・メモリは
、複数の行線及び列線と、これら行線及び列線にそれぞ
れ接続してN行×M列(N、Mは正の整数)にマトリク
ス状に配列された電気的に書込み可能なメモリセルとを
備えたメモリセルアレイと、アドレス信号を入力して前
記複数の行線のうちの所定の行線を選択するための複数
の選択信号を出力するデコーダ部とベースに前記各選択
信号をそれぞれ対応して入力し増幅する複数の増幅用の
トランジスタとベースをこれら各増幅用のトランジスタ
のエミッタにそれぞれ対応して接続しコレクタに前記各
行線をそれぞれ対応して接続する複数の出力段のトラン
ジスタと前記各増幅用及び出力段のトランジスタのコレ
クタ間に順方向を書込電流の流れる方向に合わせてそれ
ぞれ接続する複数のダイオードとを備えた行選択回路と
を有している。
、複数の行線及び列線と、これら行線及び列線にそれぞ
れ接続してN行×M列(N、Mは正の整数)にマトリク
ス状に配列された電気的に書込み可能なメモリセルとを
備えたメモリセルアレイと、アドレス信号を入力して前
記複数の行線のうちの所定の行線を選択するための複数
の選択信号を出力するデコーダ部とベースに前記各選択
信号をそれぞれ対応して入力し増幅する複数の増幅用の
トランジスタとベースをこれら各増幅用のトランジスタ
のエミッタにそれぞれ対応して接続しコレクタに前記各
行線をそれぞれ対応して接続する複数の出力段のトラン
ジスタと前記各増幅用及び出力段のトランジスタのコレ
クタ間に順方向を書込電流の流れる方向に合わせてそれ
ぞれ接続する複数のダイオードとを備えた行選択回路と
を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例を示す回路図である。
この実施例の行選択回路1は、トランジスタQl、Q2
及び抵抗R1,R2を備えアドレス化6〜 号ADを入力して複数の行線Wのうちの1つを選択する
ための複数の選択信号S、(1は正の整数)を出力する
デコーダ部11と、ベースに各選択信号S1をそれぞれ
対応して入力し増幅する複数の増幅用のトランジスタQ
3と、ベースをこれら各増幅用のトランジスタQ3のエ
ミッタにそれぞれ対応して接続しコレクタに各行線Wを
それぞれ対応して接続する出力段のトランジスタQ4と
、各増幅用及び出力段のトランジスタQ。
及び抵抗R1,R2を備えアドレス化6〜 号ADを入力して複数の行線Wのうちの1つを選択する
ための複数の選択信号S、(1は正の整数)を出力する
デコーダ部11と、ベースに各選択信号S1をそれぞれ
対応して入力し増幅する複数の増幅用のトランジスタQ
3と、ベースをこれら各増幅用のトランジスタQ3のエ
ミッタにそれぞれ対応して接続しコレクタに各行線Wを
それぞれ対応して接続する出力段のトランジスタQ4と
、各増幅用及び出力段のトランジスタQ。
Q4のコレクタ間に、順方向を書込電流の流れる方向と
合わせてそれぞれ接続する複数のダイオードD1とを備
えた構成となっている。
合わせてそれぞれ接続する複数のダイオードD1とを備
えた構成となっている。
なお、メモリセルアレイ2は従来例と同様である。
次に、この実施例の動作について説明する。
まず、書込動作について説明する。
大きな書込電流が出力段のトランジスタQ4に流れ込ん
な時、増幅用のトランジスタQ3と電源端子(Vcc)
との間に抵抗がないため、書込電流を出力段のトランジ
スタQ4が吸収するに必要なベース電流が電源端子(V
cc)がら供給されず、出力段のトランジスタQ4が書
込電流を吸収することが出来なくなりコレクタ電流は上
昇する。
な時、増幅用のトランジスタQ3と電源端子(Vcc)
との間に抵抗がないため、書込電流を出力段のトランジ
スタQ4が吸収するに必要なベース電流が電源端子(V
cc)がら供給されず、出力段のトランジスタQ4が書
込電流を吸収することが出来なくなりコレクタ電流は上
昇する。
この上昇したレベルが出力段のトランジスタQ4のベー
ス・エミッタ間電圧(例えば0.8V)と増幅用のトラ
ンジスタQ3のコレクタ・エミッタ間電圧(例えば0.
3V)とダイオードD1の順方向電圧(例えばO,SV
)の総合計した電圧(例えば1.9V)に達すると、書
込電流の一部が行線WがらダイオードD□を通じて流れ
込み、出力段のトランジスタQ4のベース電流として供
給され、出力段のトランジスタQ4は書込電流を吸収す
るに必要な十分なベース電流を得ることができ、書込電
流を従来と同様に吸収することができる。
ス・エミッタ間電圧(例えば0.8V)と増幅用のトラ
ンジスタQ3のコレクタ・エミッタ間電圧(例えば0.
3V)とダイオードD1の順方向電圧(例えばO,SV
)の総合計した電圧(例えば1.9V)に達すると、書
込電流の一部が行線WがらダイオードD□を通じて流れ
込み、出力段のトランジスタQ4のベース電流として供
給され、出力段のトランジスタQ4は書込電流を吸収す
るに必要な十分なベース電流を得ることができ、書込電
流を従来と同様に吸収することができる。
したがって書込電流が分散され、例えば、書込電流20
0mAのうち20mAがダイオードD1を通じてベース
電流として供給され、出力段のトランジスタQ4は18
0mAを吸収すればよいので、出力段のトランジスタQ
4の大きさを従来よる小さくすることができ、さらに、
従来存在していた増幅用のトランジスタQ3のコレクタ
・電源端子(Vcc)間の抵抗R5を無くすことができ
、またタイオードD1のカソードと増幅用のトランジス
タQ、のコレクタとは同一領域に形成することが出来る
ため集積密度の向上を計ることが出来る。さらにまた、
抵抗R,,,R2は、増幅用のトランジスタQ3が書込
電流の一部を吸収するに必要なベース電源を供給するの
みでよく、大きな抵抗値とすることが出来る。
0mAのうち20mAがダイオードD1を通じてベース
電流として供給され、出力段のトランジスタQ4は18
0mAを吸収すればよいので、出力段のトランジスタQ
4の大きさを従来よる小さくすることができ、さらに、
従来存在していた増幅用のトランジスタQ3のコレクタ
・電源端子(Vcc)間の抵抗R5を無くすことができ
、またタイオードD1のカソードと増幅用のトランジス
タQ、のコレクタとは同一領域に形成することが出来る
ため集積密度の向上を計ることが出来る。さらにまた、
抵抗R,,,R2は、増幅用のトランジスタQ3が書込
電流の一部を吸収するに必要なベース電源を供給するの
みでよく、大きな抵抗値とすることが出来る。
次に読出し動作について説明する。
アドレス信号ADにより選択されたトランジスタQ2が
オンすると、トランジスタQ2の出力電源は抵抗R4に
流れ込む電流をのぞいた電流が出力段のトランジスタQ
4のベース電流として供給される。
オンすると、トランジスタQ2の出力電源は抵抗R4に
流れ込む電流をのぞいた電流が出力段のトランジスタQ
4のベース電流として供給される。
出力段のトランジスタQ4は、書込電流と比べ十分小さ
い電流を吸収すればよいことから、その電流を吸収する
に必要なベース電流を得てオンする。この時出力段のト
ランジスタQ4がオンすることからダイオードD、のア
ノード1則よりカソード側の電位が高くなり、ダイオー
ドD1に電流が流れることはなく、ダイオードD1は非
活性状態となっている。
い電流を吸収すればよいことから、その電流を吸収する
に必要なベース電流を得てオンする。この時出力段のト
ランジスタQ4がオンすることからダイオードD、のア
ノード1則よりカソード側の電位が高くなり、ダイオー
ドD1に電流が流れることはなく、ダイオードD1は非
活性状態となっている。
このように、読出し動作時には、抵抗R1゜R2を介し
て出力段のトラジスタQ4のベース電流が供給され、こ
れら抵抗R,,R2の値は従来例より高く、しがも従来
抵抗R5を介して増幅用のトランジスタQ3により供給
されていたベース電流も無くなるので、消費電流を低減
することができる。
て出力段のトラジスタQ4のベース電流が供給され、こ
れら抵抗R,,R2の値は従来例より高く、しがも従来
抵抗R5を介して増幅用のトランジスタQ3により供給
されていたベース電流も無くなるので、消費電流を低減
することができる。
以上説明したように本発明は、行選択回路を、増幅用の
トランジスタのコレクタと出力段のトランジスタのコレ
クタとをダイオードを介して接続し書込時の出力段のト
ランジスタのベース電流を行線からこれらダイオード及
び増幅用トランジスタを介して供給する構成とすること
により、書込電流の一部をベース電流として利用できる
ので、出力段のトランジスタの占める面積を小さくする
ことができ、また従来必要であった抵抗が無くなり、代
りに前記ダイオードで済みかつ拡散領域が共用でき、従
って集積密度を上げることができる効果がある。また、
読出し動作時の消費電流を低減することができる効果が
ある。
トランジスタのコレクタと出力段のトランジスタのコレ
クタとをダイオードを介して接続し書込時の出力段のト
ランジスタのベース電流を行線からこれらダイオード及
び増幅用トランジスタを介して供給する構成とすること
により、書込電流の一部をベース電流として利用できる
ので、出力段のトランジスタの占める面積を小さくする
ことができ、また従来必要であった抵抗が無くなり、代
りに前記ダイオードで済みかつ拡散領域が共用でき、従
って集積密度を上げることができる効果がある。また、
読出し動作時の消費電流を低減することができる効果が
ある。
第1図は本発明の一実施例を示す回路図、第2図(a)
〜(c)及び第3図(a)、(b)はそれぞれ従来のプ
ログラマブル・リード・オンリー・メモリに使用される
メモリセルの第1及び第2の例を示す回路図、第4図は
従来のプログラマブル・リード・オンリー・メモリの一
例を示す回路図である。 1、IA・・・行選択回路、2・・・メモリセルアレイ
、11・・・デコーダ部、21,21A・・・メモリセ
ル、B・・・列線、D1〜D4・・・ダイオード、Fl
・・・ヒユーズ、Q工〜Q5・・・トランジスタ、R1
−R5・・・抵抗、W・・・行線。 (b)
〜(c)及び第3図(a)、(b)はそれぞれ従来のプ
ログラマブル・リード・オンリー・メモリに使用される
メモリセルの第1及び第2の例を示す回路図、第4図は
従来のプログラマブル・リード・オンリー・メモリの一
例を示す回路図である。 1、IA・・・行選択回路、2・・・メモリセルアレイ
、11・・・デコーダ部、21,21A・・・メモリセ
ル、B・・・列線、D1〜D4・・・ダイオード、Fl
・・・ヒユーズ、Q工〜Q5・・・トランジスタ、R1
−R5・・・抵抗、W・・・行線。 (b)
Claims (1)
- 複数の行線及び列線と、これら行線及び列線にそれぞれ
接続してN行×M列(N、Mは正の整数)にマトリクス
状に配列された電気的に書込み可能なメモリセルとを備
えたメモリセルアレイと、アドレス信号を入力して前記
複数の行線のうちの所定の行線を選択するための複数の
選択信号を出力するデコーダ部とベースに前記各選択信
号をそれぞれ対応して入力し増幅する複数の増幅用のト
ランジスタとベースをこれら各増幅用のトランジスタの
エミッタにそれぞれ対応して接続しコレクタに前記各行
線をそれぞれ対応して接続する複数の出力段のトランジ
スタと前記各増幅用及び出力段のトランジスタのコレク
タ間に順方向を書込電流の流れる方向に合わせてそれぞ
れ接続する複数のダイオードとを備えた行選択回路とを
有することを特徴とするプログラマブル・リード・オン
リー・メモリ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63258641A JPH02105395A (ja) | 1988-10-13 | 1988-10-13 | プログラマブル・リード・オンリー・メモリ |
US07/421,876 US4962478A (en) | 1988-10-13 | 1989-10-13 | High speed programmable read only memory device having a high integration density and diode in the programming path |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63258641A JPH02105395A (ja) | 1988-10-13 | 1988-10-13 | プログラマブル・リード・オンリー・メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02105395A true JPH02105395A (ja) | 1990-04-17 |
Family
ID=17323092
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63258641A Pending JPH02105395A (ja) | 1988-10-13 | 1988-10-13 | プログラマブル・リード・オンリー・メモリ |
Country Status (2)
Country | Link |
---|---|
US (1) | US4962478A (ja) |
JP (1) | JPH02105395A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0473151A2 (en) * | 1990-08-31 | 1992-03-04 | Fujitsu Limited | Programmable memory device having programming current absorbing transistors |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR900015148A (ko) * | 1989-03-09 | 1990-10-26 | 미다 가쓰시게 | 반도체장치 |
US9117499B2 (en) | 2012-10-25 | 2015-08-25 | Elwha Llc | Bipolar logic gates on MOS-based memory chips |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6273498A (ja) * | 1985-09-25 | 1987-04-04 | Nec Corp | プログラマブル・モノリシツク集積回路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4174541A (en) * | 1976-12-01 | 1979-11-13 | Raytheon Company | Bipolar monolithic integrated circuit memory with standby power enable |
JPS5828680B2 (ja) * | 1979-04-27 | 1983-06-17 | 富士通株式会社 | 半導体記憶装置 |
US4385368A (en) * | 1980-11-24 | 1983-05-24 | Raytheon Company | Programmable read only memory |
JPS581885A (ja) * | 1981-06-29 | 1983-01-07 | Fujitsu Ltd | デコ−ダ回路 |
JPS59152594A (ja) * | 1983-02-21 | 1984-08-31 | Hitachi Ltd | 半導体記憶装置 |
FR2580444B1 (fr) * | 1985-04-16 | 1987-06-05 | Radiotechnique Compelec | Etage de commutation du type darlington notamment pour un decodeur de lignes d'une memoire |
-
1988
- 1988-10-13 JP JP63258641A patent/JPH02105395A/ja active Pending
-
1989
- 1989-10-13 US US07/421,876 patent/US4962478A/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6273498A (ja) * | 1985-09-25 | 1987-04-04 | Nec Corp | プログラマブル・モノリシツク集積回路 |
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EP0473151A2 (en) * | 1990-08-31 | 1992-03-04 | Fujitsu Limited | Programmable memory device having programming current absorbing transistors |
US5268864A (en) * | 1990-08-31 | 1993-12-07 | Fujitsu Limited | Programmable memory device having programming current absorbing transistors |
Also Published As
Publication number | Publication date |
---|---|
US4962478A (en) | 1990-10-09 |
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