JPS581885A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS581885A JPS581885A JP56099763A JP9976381A JPS581885A JP S581885 A JPS581885 A JP S581885A JP 56099763 A JP56099763 A JP 56099763A JP 9976381 A JP9976381 A JP 9976381A JP S581885 A JPS581885 A JP S581885A
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- Pending
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデコーダ回路に関し、特Ｋ、バイポーラメモリ
におけるワード線選択用のデコーダ回路に関する。
におけるワード線選択用のデコーダ回路に関する。
一般に、バイポーラメモリにおいては、複数のワード線
、ホールド線対が行方向に配列され、複数のビット線対
が列方向に配列され、これらワード線、ホールド線、Ｖ
ット艙の交差する各箇所にメそりセルが設けられる。１
つのメモリセルを選択する場合には、ワーｒＩＩの選択
とビット線対の選択とが必要であ〕、通常、ワード線の
選択電位はハイレベルてあり、他方、ワード線の非選択
電位はローレベルである。ワード線選択Ｏためのワード
線信号選択回路は、複数の行アドレス信号から皺行アド
レス信号およびこれらＯ反転信号を生成するアドレスバ
ッファと、アドレスバッファか ゛らの信号の組合せ
論理をｒコードするデコーダ回路と、デコーダ回路によ
って駆動されてワード線を選択するワードドライバと、
からなる。
、ホールド線対が行方向に配列され、複数のビット線対
が列方向に配列され、これらワード線、ホールド線、Ｖ
ット艙の交差する各箇所にメそりセルが設けられる。１
つのメモリセルを選択する場合には、ワーｒＩＩの選択
とビット線対の選択とが必要であ〕、通常、ワード線の
選択電位はハイレベルてあり、他方、ワード線の非選択
電位はローレベルである。ワード線選択Ｏためのワード
線信号選択回路は、複数の行アドレス信号から皺行アド
レス信号およびこれらＯ反転信号を生成するアドレスバ
ッファと、アドレスバッファか ゛らの信号の組合せ
論理をｒコードするデコーダ回路と、デコーダ回路によ
って駆動されてワード線を選択するワードドライバと、
からなる。
従来のデコーダ回路として、選択時にのみ導通状線とな
るＰＮＰＮスイ、テ（８ＣＲ）によ多構成し、従って、
たとえば、Ｎ個のデコーダ回路があれば、１個のデコー
ダ回路のみを導通状線とし、他の（Ｎ−１）個のデコー
ダ回路を非導通状１１にし、これによシ、デコーダ回路
部の消費電力を低減したものがある（参照：特願昭５６
−４７４２３号）。
るＰＮＰＮスイ、テ（８ＣＲ）によ多構成し、従って、
たとえば、Ｎ個のデコーダ回路があれば、１個のデコー
ダ回路のみを導通状線とし、他の（Ｎ−１）個のデコー
ダ回路を非導通状１１にし、これによシ、デコーダ回路
部の消費電力を低減したものがある（参照：特願昭５６
−４７４２３号）。
しかしながら、この従来形においては、ＰＮＰＮスイ、
テは飽和形であるので、非選択状態から選択状態へのワ
ード線立上ルは早いが、選択状態から非選択状態へのワ
ード線立下りが遅くすなわちリカバリタイムが大きく、
この結果、データ書込み動作を遅くしなければならない
という問題点がある。
テは飽和形であるので、非選択状態から選択状態へのワ
ード線立上ルは早いが、選択状態から非選択状態へのワ
ード線立下りが遅くすなわちリカバリタイムが大きく、
この結果、データ書込み動作を遅くしなければならない
という問題点がある。
本発明の目的は、ワード線の選択電位により動作可能と
なる放電回路を設け、選択状態から非選択状態への遷移
時にワードドライバの入力から強制的に放電電流を流す
という構想にもとづき、選択状態から非選択状態へのワ
ード線立下りを早くし、従って、リカバリタイムを小さ
くシ、データ書込み動作を＾め、前述の従来形における
問題点を解決することにある。
なる放電回路を設け、選択状態から非選択状態への遷移
時にワードドライバの入力から強制的に放電電流を流す
という構想にもとづき、選択状態から非選択状態へのワ
ード線立下りを早くし、従って、リカバリタイムを小さ
くシ、データ書込み動作を＾め、前述の従来形における
問題点を解決することにある。
以下、図面によシ本発明を従来形と比較して説明する。
第１図は従来のワード線信号選択回路の回路図である。
ｆＩＸ１図において、各アドレスパ、ファ１１Ｆ・ツＩ
Ｆ息は、トランジスタＱｔ ＊Ｑｍ ｅＱｓｓ負荷
抵抗Ｒ１＊ Ｒ１および定電流源Ｉ□ｌ Ｉ、からな〕
、アドレスパ、７アＢＦ・は入力信号Ａ・から＃信号ム
・とその反転信号】０とを生成し、アドレスパ、ファＢ
Ｆ、は入力信号ＡＩから該信号ム１とその反転信号、Ａ
Ｉ とを生成する。各ワードデコーダＤＥＣ＠ ５ＤＩ
ＣｓはＰＮＰＮスイ、チを構成するトランジスタＱ４と
マルチエミッタトランジスタ（ただし、各トランジスタ
エレメントｔＱ＊−Ｑ・とする）とからなシ、この場合
、２つのトランジスタエレメ；／）Ｑｓ 、Ｑ・が同
時にオン状態になったときのみ和、 ＰＮＰＮスイッチ
はオン状態になる。すなわち、マルチエミッタトランジ
スタ・Ｑｓ 、Ｑ＠はアンド論理機能を果しているこ
とになる。また、各ワードデコーダＤＥＣ・〜ｎ１ｃｅ
Ｋ接続されたワードドライバＷＤ＠％ＷＤ、はエミッ
タホロワのトランジスタＱ７からなシ、各ワードデコー
ダＤＥＣ・〜ＤＥＣ，によりて駆動されたときに、ワー
ドドライバｗｐｅ 〜ＷＤｓはワード＃Ｗｏ〜Ｗｌの電
位をハイレベルにする。すなわち、これにより、ワード
線が選択されたことになる。なお、Ｒｘは工建、タホロ
ワトランジスタＱ１のペースと所定電位との関に設けら
れる抵抗である。
Ｆ息は、トランジスタＱｔ ＊Ｑｍ ｅＱｓｓ負荷
抵抗Ｒ１＊ Ｒ１および定電流源Ｉ□ｌ Ｉ、からな〕
、アドレスパ、７アＢＦ・は入力信号Ａ・から＃信号ム
・とその反転信号】０とを生成し、アドレスパ、ファＢ
Ｆ、は入力信号ＡＩから該信号ム１とその反転信号、Ａ
Ｉ とを生成する。各ワードデコーダＤＥＣ＠ ５ＤＩ
ＣｓはＰＮＰＮスイ、チを構成するトランジスタＱ４と
マルチエミッタトランジスタ（ただし、各トランジスタ
エレメントｔＱ＊−Ｑ・とする）とからなシ、この場合
、２つのトランジスタエレメ；／）Ｑｓ 、Ｑ・が同
時にオン状態になったときのみ和、 ＰＮＰＮスイッチ
はオン状態になる。すなわち、マルチエミッタトランジ
スタ・Ｑｓ 、Ｑ＠はアンド論理機能を果しているこ
とになる。また、各ワードデコーダＤＥＣ・〜ｎ１ｃｅ
Ｋ接続されたワードドライバＷＤ＠％ＷＤ、はエミッ
タホロワのトランジスタＱ７からなシ、各ワードデコー
ダＤＥＣ・〜ＤＥＣ，によりて駆動されたときに、ワー
ドドライバｗｐｅ 〜ＷＤｓはワード＃Ｗｏ〜Ｗｌの電
位をハイレベルにする。すなわち、これにより、ワード
線が選択されたことになる。なお、Ｒｘは工建、タホロ
ワトランジスタＱ１のペースと所定電位との関に設けら
れる抵抗である。
第１図においては、入力信号ＡＯ＋ＡＩの組合せ論理に
応じて１つのワード線のみが選択される。
応じて１つのワード線のみが選択される。
たとえば、入力信号ム・ ＩＡ、が共にハイレベルであ
れば、アドレスバ、７７ＢＦ・ 、ＢＦＩＯ）ランジス
タＱｓが共にオンとなる。この結果、アドレスパ、７７
ＢＦ’・の定電流源１ｘＫＦｉ、アドレレスパッファＢ
Ｐ’・の抵抗Ｒ１、ワードデコーダＤＥＣＩＯ）ランジ
スタエレメントＱｓ およびワードデコーダＤＥＣ，の
トランジスタエレメントＱｓがら電流が流込むことにな
）、また、アドレスパ。
れば、アドレスバ、７７ＢＦ・ 、ＢＦＩＯ）ランジス
タＱｓが共にオンとなる。この結果、アドレスパ、７７
ＢＦ’・の定電流源１ｘＫＦｉ、アドレレスパッファＢ
Ｐ’・の抵抗Ｒ１、ワードデコーダＤＥＣＩＯ）ランジ
スタエレメントＱｓ およびワードデコーダＤＥＣ，の
トランジスタエレメントＱｓがら電流が流込むことにな
）、また、アドレスパ。
７７ＢＦ、の定電流源Ｉｘには、アドレスパ、ファＢＦ
、の抵抗Ｒ鳳、ワー＃ｐ５ｐコーダＤＥＣ，のトランジ
スタエレメントＱ＠およびワードデコーダＤＥＣ怠のト
ランジスタエレメントＱ−から電流が流込むことになる
。従って、ワードデコーダＤＥＣ・のトランジスタＱ４
のペース電流はｌ・、ワードデコーダＤＥＣ１、８ＥＣ
ｓのトランジスタＱ４のペース電流はＩ・′（〈Ｉ・）
テあル、７−ＰｆデコーダＥＣ３のトランジスタＱ４の
ペース電流は４０である。
、の抵抗Ｒ鳳、ワー＃ｐ５ｐコーダＤＥＣ，のトランジ
スタエレメントＱ＠およびワードデコーダＤＥＣ怠のト
ランジスタエレメントＱ−から電流が流込むことになる
。従って、ワードデコーダＤＥＣ・のトランジスタＱ４
のペース電流はｌ・、ワードデコーダＤＥＣ１、８ＥＣ
ｓのトランジスタＱ４のペース電流はＩ・′（〈Ｉ・）
テあル、７−ＰｆデコーダＥＣ３のトランジスタＱ４の
ペース電流は４０である。
つまシ、この場合、デコーダＤＩＣ・のＰＮＰＮスイッ
チのみがオンとな夛、他のデコーダＤＥＣ，〜ＤＥＣ。
チのみがオンとな夛、他のデコーダＤＥＣ，〜ＤＥＣ。
のＰＮＰＮスイ、チはオン状態を保持する。従りて、ワ
ードドライバＷＤ、のペース電位Ｗｚ、は上昇してワー
ド線Ｗ・の電位も上昇し、ワードＩＩＷ・は選択され九
ことになる。
ードドライバＷＤ、のペース電位Ｗｚ、は上昇してワー
ド線Ｗ・の電位も上昇し、ワードＩＩＷ・は選択され九
ことになる。
上述のように１ワード＠Ｗ・を選択する場合には、ワー
ドデコーダＤＥＣ・のＰＮＰＮスイ、チ社飽和形なので
ペース電＃ｌＩ・が流れるとただちに、ＰＮＰＮスイ、
チはオンする。つｔｂ、立上シ動作は早い、これに対し
、ワードＩＩＷ・が選択状態から非選択状１１に変化し
たときには、マルチエイ、タトランジスタのトランジス
タエレメントＱ＠ 。
ドデコーダＤＥＣ・のＰＮＰＮスイ、チ社飽和形なので
ペース電＃ｌＩ・が流れるとただちに、ＰＮＰＮスイ、
チはオンする。つｔｂ、立上シ動作は早い、これに対し
、ワードＩＩＷ・が選択状態から非選択状１１に変化し
たときには、マルチエイ、タトランジスタのトランジス
タエレメントＱ＠ 。
Ｑｓのいずれか一方もしくは両方がカットオフするので
、ワードドライバＷＤ・のペース電位ｖｘ。
、ワードドライバＷＤ・のペース電位ｖｘ。
の低下は遅く、従って、ワー「線Ｗ・電位の低下も遅い
、つま〕、立下ヤ駆動は立上シ動作に比べて遅くなる。
、つま〕、立下ヤ駆動は立上シ動作に比べて遅くなる。
この結果、書込み動作を早く行うと、所望でな＾メモリ
セルにデータが書込まれることがあり、ｒ−夕の破譲に
つながる。
セルにデータが書込まれることがあり、ｒ−夕の破譲に
つながる。
本発明によれば、たとえは、ワード＠Ｗ・が選択状態か
ら非選択状ＩＩＫなるときには、ワードドライバＷＤ・
のペースを強制的に放電させ、これによシ、ペース電位
を急激に低下せしめ、つｔｂ、ローＶ＠Ｗ、の電位を急
激に低下せしめて、立下ｐの動作を早めている。
ら非選択状ＩＩＫなるときには、ワードドライバＷＤ・
のペースを強制的に放電させ、これによシ、ペース電位
を急激に低下せしめ、つｔｂ、ローＶ＠Ｗ、の電位を急
激に低下せしめて、立下ｐの動作を早めている。
薦２図は本発明の一実施例としてのｒコーダー路の回路
図である。第２図におｈて、ｍｌの構成費素と同一な要
素については同一な参照番号を付しである。ｔた、アド
レスパ、ファも省略しである。さらに、ワードデコーダ
につｈてはワード線Ｗ・Ｏみについて図示してあり、そ
の他はｉＳ２明簡略化のために省略しである。第２図の
ワードデコーダＤＩＣＣ・においては、抵抗Ｒｓ＋Ｒｓ
、キャノｆシタＣからなる蓄積手段（遅延手段）と、ト
ランジスタＱｓからなる放電手段とが付加されている。
図である。第２図におｈて、ｍｌの構成費素と同一な要
素については同一な参照番号を付しである。ｔた、アド
レスパ、ファも省略しである。さらに、ワードデコーダ
につｈてはワード線Ｗ・Ｏみについて図示してあり、そ
の他はｉＳ２明簡略化のために省略しである。第２図の
ワードデコーダＤＩＣＣ・においては、抵抗Ｒｓ＋Ｒｓ
、キャノｆシタＣからなる蓄積手段（遅延手段）と、ト
ランジスタＱｓからなる放電手段とが付加されている。
この蓄積手段祉、ワード１ＩＷｅ と、他のロードデコ
ーダ（＆１示せず）Ｋも共通な定電流源ＩＩ との関に
接続され、また、トランジスタＱ−は、ローダにも共通
なスイッチ２１回路ＳＣとの間に接続されている。
ーダ（＆１示せず）Ｋも共通な定電流源ＩＩ との関に
接続され、また、トランジスタＱ−は、ローダにも共通
なスイッチ２１回路ＳＣとの間に接続されている。
スイッチング回路８Ｃ／ｆｉ定電流源ＩＮＫ対してカレ
ントスイッチとして作用する２つのトランジスタＱ＊
、Ｑｓ・からな）、トランジスタＱ會が各ワー＃Ｐｒコ
ーダのトランジスタＱ＠Ｋｌ＆続されてｈる。トランジ
スタｑうのペースに印加される信号Ｖ、は、行アｒレス
たとえば纂１図の信号ＡＯＡ１の電位の変化に応じて、
言い換えると、あるワード＠０選択状態から非選択状態
への変化ある込はその逆の変化に応じて発生するクロ、
り・ダルス信号である。従って、信号Ｖ、がハイレベル
の場合には、各ロードデコーダのトランジスタＱ・が定
電流源１１に対してカレントスイッチを構成することく
なる。つマル、ロードデコーダのトランジスタＱｍをオ
ンさせる場合には、トランジスタＱｓのペース電位がハ
イレベルすなわち対応するローｙ！Ｉが選択電位にある
ことが条件となる。
ントスイッチとして作用する２つのトランジスタＱ＊
、Ｑｓ・からな）、トランジスタＱ會が各ワー＃Ｐｒコ
ーダのトランジスタＱ＠Ｋｌ＆続されてｈる。トランジ
スタｑうのペースに印加される信号Ｖ、は、行アｒレス
たとえば纂１図の信号ＡＯＡ１の電位の変化に応じて、
言い換えると、あるワード＠０選択状態から非選択状態
への変化ある込はその逆の変化に応じて発生するクロ、
り・ダルス信号である。従って、信号Ｖ、がハイレベル
の場合には、各ロードデコーダのトランジスタＱ・が定
電流源１１に対してカレントスイッチを構成することく
なる。つマル、ロードデコーダのトランジスタＱｍをオ
ンさせる場合には、トランジスタＱｓのペース電位がハ
イレベルすなわち対応するローｙ！Ｉが選択電位にある
ことが条件となる。
次ＫＫ２ｒｌＪの囲路動作について詳細に説明する。
ワード＠Ｗ・を選択する場合には、第１図のアドレス信
号Ａ＠ ｅ ＡＨを共にＩヘイにする。この場合には
、ロードデコーダＤＥＣ・′は第１図のワードデコーダ
ＤＥＣ・と同一の動作を行うので、ロード線Ｗ・の立上
シは早い、この状態においては、ワードｌＩＷ・の選択
電位（ハイレベル）によってノードＮの電位はハイレベ
ルにされる０次に、アドレス信号Ａ＋１ｅＡ１のいずれ
か一方もしくは両方がハイレベルからローレベルに’Ｒ
化−すると、ｌロツルヤルス僅号Ｖ、がスイッチング回
路８ＣＫ供給され、トランジスタＱ−がオン状態となる
。このとき、ワードデコーダＤＥＣ・′のトランジスタ
Ｑ−のペース電位（ノードＮの電位）は他のロードデコ
ーダ（図示せず）のトランジスタＱ−のペース電位より
高いので、ロードデコーダ゛ＤＥＣ＠’のトランジスタ
Ｑ＄がオンとなり、従って、ワードドライバＷＤ・のペ
ース電位ｖｘ、は急速に低下することＫなる。この結果
、ワード！ＩＷ・の電位も急速に低下する。このように
して、ワード＠Ｗ・の立下多動作は早くなる。
号Ａ＠ ｅ ＡＨを共にＩヘイにする。この場合には
、ロードデコーダＤＥＣ・′は第１図のワードデコーダ
ＤＥＣ・と同一の動作を行うので、ロード線Ｗ・の立上
シは早い、この状態においては、ワードｌＩＷ・の選択
電位（ハイレベル）によってノードＮの電位はハイレベ
ルにされる０次に、アドレス信号Ａ＋１ｅＡ１のいずれ
か一方もしくは両方がハイレベルからローレベルに’Ｒ
化−すると、ｌロツルヤルス僅号Ｖ、がスイッチング回
路８ＣＫ供給され、トランジスタＱ−がオン状態となる
。このとき、ワードデコーダＤＥＣ・′のトランジスタ
Ｑ−のペース電位（ノードＮの電位）は他のロードデコ
ーダ（図示せず）のトランジスタＱ−のペース電位より
高いので、ロードデコーダ゛ＤＥＣ＠’のトランジスタ
Ｑ＄がオンとなり、従って、ワードドライバＷＤ・のペ
ース電位ｖｘ、は急速に低下することＫなる。この結果
、ワード！ＩＷ・の電位も急速に低下する。このように
して、ワード＠Ｗ・の立下多動作は早くなる。
以上説明したように本発明によれば、従来形に比較して
ワード線の立下多動作を早くすることができ、すなわち
、リカバリタイムを小さくすることができ、これにより
、ワード線の立上シと立下シとに平衡がとれるので、デ
ータ書込み動作を早くすることができると＾う効果を奏
する。
ワード線の立下多動作を早くすることができ、すなわち
、リカバリタイムを小さくすることができ、これにより
、ワード線の立上シと立下シとに平衡がとれるので、デ
ータ書込み動作を早くすることができると＾う効果を奏
する。
第１図社従来のワードｌｌＡ信号選択回路の回路図、第
２図線本発明の一実施例としてのｒコーダ回路の回路図
である。 ＢＦ・ 、ＢＦ凰 ：アドレスパ、７ア、ＤＥＣ・へＤ
ＥＣｓ 、 ＤＥＣ・′：ワードデコーダ、ＷＤ・へＷ
Ｄ、：ワードドライバ、Ｗ＠へＷｌ ：ワード線、Ｑ４
ＳＱ−トランジスタ（第１のスイッチング手段）、Ｒ＠
＠ ａａ １１抵抗（蓄積手段）、Ｃ：キャノ々
シタ（蓄積手段）、Ｑｓ：）ランジスタ（放電手段）、
８Ｃ：第２のスイッチング手段。 特許出願人 富士通株式会社 特許出願代理人 弁理士青水 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
２図線本発明の一実施例としてのｒコーダ回路の回路図
である。 ＢＦ・ 、ＢＦ凰 ：アドレスパ、７ア、ＤＥＣ・へＤ
ＥＣｓ 、 ＤＥＣ・′：ワードデコーダ、ＷＤ・へＷ
Ｄ、：ワードドライバ、Ｗ＠へＷｌ ：ワード線、Ｑ４
ＳＱ−トランジスタ（第１のスイッチング手段）、Ｒ＠
＠ ａａ １１抵抗（蓄積手段）、Ｃ：キャノ々
シタ（蓄積手段）、Ｑｓ：）ランジスタ（放電手段）、
８Ｃ：第２のスイッチング手段。 特許出願人 富士通株式会社 特許出願代理人 弁理士青水 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
Claims (1)
- １、複数の入力信号および該入力信号の反転信号の組合
せ論理によって導通してワード線選択用ワードドライバ
を駆動する菖１のスイ、チンダ手段を臭備するデコーダ
回路において、前記ワード線の選択電位を蓄積する蓄積
手段と、該蓄積手段の蓄積電位に応じて前記ワードドラ
イバの入力端子の電荷を放電させるための放電手段と、
前記組合せ論理が１選択”から１非選択’に遷移すると
きに前記放電回路を駆動させる第２のスイッチング手段
と、を設は九ことを特徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099763A JPS581885A (ja) | 1981-06-29 | 1981-06-29 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099763A JPS581885A (ja) | 1981-06-29 | 1981-06-29 | デコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS581885A true JPS581885A (ja) | 1983-01-07 |
Family
ID=14256009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099763A Pending JPS581885A (ja) | 1981-06-29 | 1981-06-29 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581885A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0233799A (ja) * | 1988-07-22 | 1990-02-02 | Toshiba Corp | 半導体記録装置のデコード方法およびその装置 |
| US4962478A (en) * | 1988-10-13 | 1990-10-09 | Nec Corporation | High speed programmable read only memory device having a high integration density and diode in the programming path |
| US5301163A (en) * | 1990-05-31 | 1994-04-05 | Digital Equipment Corp. | Memory selection/deselection circuitry having a wordline discharge circuit |
-
1981
- 1981-06-29 JP JP56099763A patent/JPS581885A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0233799A (ja) * | 1988-07-22 | 1990-02-02 | Toshiba Corp | 半導体記録装置のデコード方法およびその装置 |
| US4962478A (en) * | 1988-10-13 | 1990-10-09 | Nec Corporation | High speed programmable read only memory device having a high integration density and diode in the programming path |
| US5301163A (en) * | 1990-05-31 | 1994-04-05 | Digital Equipment Corp. | Memory selection/deselection circuitry having a wordline discharge circuit |
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