JPS5834941B2 - プログラマブルモノリシツク集積回路 - Google Patents
プログラマブルモノリシツク集積回路Info
- Publication number
- JPS5834941B2 JPS5834941B2 JP50147954A JP14795475A JPS5834941B2 JP S5834941 B2 JPS5834941 B2 JP S5834941B2 JP 50147954 A JP50147954 A JP 50147954A JP 14795475 A JP14795475 A JP 14795475A JP S5834941 B2 JPS5834941 B2 JP S5834941B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- base
- collector
- junction
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明はプログラマブルリードオンリメモリ（以下Ｐ−
ＲＯＭと記す。
ＲＯＭと記す。
）に関し、特にＰＮ破壊型のモノリシック集積回路用Ｐ
−ＲＯＭの方式に関するものである。
−ＲＯＭの方式に関するものである。
最近、各種の電子装置が小型軽量化および多様珪化を目
的として、ディジタル方式化を指向する傾向にあるが、
そこにおいて、情報を記憶するためのいわゆるメモリ回
路がますます重要になって来ており、記憶容量の増大と
同時に、多様化も要求される様になった。
的として、ディジタル方式化を指向する傾向にあるが、
そこにおいて、情報を記憶するためのいわゆるメモリ回
路がますます重要になって来ており、記憶容量の増大と
同時に、多様化も要求される様になった。
特にユーザーの要求どおりの情報が永久的に記憶できる
いわゆるＰ−ＲＯＭは各種の情報産業機器にとって、不
可欠のものとなっており、その方式もいろいろ考案され
ている。
いわゆるＰ−ＲＯＭは各種の情報産業機器にとって、不
可欠のものとなっており、その方式もいろいろ考案され
ている。
ＭＯ８方式のＰ−ＲＯＭはその集積度において優位に立
っているものの、動作速度と、書き込み情報の保持力お
よび、一般に複数電源を必要とする点でバイポーラ方式
に劣り、バイポーラ方式のうち、ヒユーズ方式のものは
通常の製造プロセスの他に、ニクロム等を用いてヒユー
ズを形成するためのプロセスが増えることと、ヒユーズ
溶断による書き込み後の再短絡という信頼性上の問題を
有するという欠点がある。
っているものの、動作速度と、書き込み情報の保持力お
よび、一般に複数電源を必要とする点でバイポーラ方式
に劣り、バイポーラ方式のうち、ヒユーズ方式のものは
通常の製造プロセスの他に、ニクロム等を用いてヒユー
ズを形成するためのプロセスが増えることと、ヒユーズ
溶断による書き込み後の再短絡という信頼性上の問題を
有するという欠点がある。
したがって、現在ではトランジスタやダイオードを半固
定記憶素子として用い、そのＰＮ接合を短絡破壊するこ
とにより情報の書き込みを行なういわゆる接合型Ｐ−Ｒ
ＯＭが、通常のバイポーラ型の製造プロセスが適用でき
、特にベース開放のトランジスタを記憶素子として用い
、そのエミッタベース接合を短絡破壊する方式は、ベー
ス・コレクタ接合が、そのまま記憶素子アレイの分離用
ダイオードとして使用することができ、しかもコレクタ
領域は行方向に共通にできるため、行方向には絶縁を必
要としないという利点を有するために、モノリシック集
積回路用 用いられているのは周知のとおりである。
定記憶素子として用い、そのＰＮ接合を短絡破壊するこ
とにより情報の書き込みを行なういわゆる接合型Ｐ−Ｒ
ＯＭが、通常のバイポーラ型の製造プロセスが適用でき
、特にベース開放のトランジスタを記憶素子として用い
、そのエミッタベース接合を短絡破壊する方式は、ベー
ス・コレクタ接合が、そのまま記憶素子アレイの分離用
ダイオードとして使用することができ、しかもコレクタ
領域は行方向に共通にできるため、行方向には絶縁を必
要としないという利点を有するために、モノリシック集
積回路用 用いられているのは周知のとおりである。
第１図は従来の接合型Ｐ−ＲＯＭの構造を概念的に示す
もので、ａは平面図、ｂは断面図である。
もので、ａは平面図、ｂは断面図である。
図中、Ｃはコレクタ領域、Ｂはベース領域、Ｅはエミッ
タ領域、ｎ＋はコレクタの電極、ＪＢＥ はベース・エ
ミッタ接合、ＪＢｃはベース・コレクタ接合、ＰＥはエ
ミッタ端子、ＰＣはコレクタ端子をそれぞれ示す。
タ領域、ｎ＋はコレクタの電極、ＪＢＥ はベース・エ
ミッタ接合、ＪＢｃはベース・コレクタ接合、ＰＥはエ
ミッタ端子、ＰＣはコレクタ端子をそれぞれ示す。
情報の書き込みはエミッタ端子ＰＥよりＪＢＥｊＪＢＣ
を経て、コレクタ端子ＰＣに適当な大きさの電流を流し
、ＪＢＥを降伏させ、そこに発生する熱により、ＪＢＥ
を短絡破壊することにより行なう。
を経て、コレクタ端子ＰＣに適当な大きさの電流を流し
、ＪＢＥを降伏させ、そこに発生する熱により、ＪＢＥ
を短絡破壊することにより行なう。
このときＪＲＣは順方向であり、電圧降下は小さく、発
熱も少ないので接合は破壊されない。
熱も少ないので接合は破壊されない。
第２図は従来の２×２ビツトの接合型Ｐ−ＲＯＭの回路
例の結線図で、Ｑ１７．Ｑ１□、Ｑ２１およびＱ２２は
記憶素子用トランジスタで、トランジスタＱｉｊ（１＋
Ｊ−又は２）のコレクタはｊ行線Ｙ・に、エミッタは
ｉ列線Ｘｉにそれぞれ接続されている。
例の結線図で、Ｑ１７．Ｑ１□、Ｑ２１およびＱ２２は
記憶素子用トランジスタで、トランジスタＱｉｊ（１＋
Ｊ−又は２）のコレクタはｊ行線Ｙ・に、エミッタは
ｉ列線Ｘｉにそれぞれ接続されている。
ＱｌおよびＱ２は読み出し用トランジスタ、Ｒ２１およ
びＲ２は抵抗、０１および０２は出力端子である。
びＲ２は抵抗、０１および０２は出力端子である。
エミッタ接地トランジスタＪ（ｉ＝１又は２）のベース
は行線Ｙｉに、コレクタは抵抗Ｒ・を介して電源端子Ｖ
ＣＣに接続されている。
は行線Ｙｉに、コレクタは抵抗Ｒ・を介して電源端子Ｖ
ＣＣに接続されている。
このような回路においては、各行線上のトランジスタは
コレクタが共通のため電気的に絶縁を必要とないことは
明白である。
コレクタが共通のため電気的に絶縁を必要とないことは
明白である。
しかしながら従来の上記の方式は次段を１駆動するため
に読み出し用のトランジスタを必要とし、したがって書
き込まれた情報を読み出すための入力電圧は前述のアレ
イ分離用のダイオードおよび読み出し用トランジスタを
同時に導通させるに十分な大きさが要求されるため、例
えば単体の水銀電池等の低電圧電源のもとで動作する様
なＦＲＯＭを実現することは不可能であった。
に読み出し用のトランジスタを必要とし、したがって書
き込まれた情報を読み出すための入力電圧は前述のアレ
イ分離用のダイオードおよび読み出し用トランジスタを
同時に導通させるに十分な大きさが要求されるため、例
えば単体の水銀電池等の低電圧電源のもとで動作する様
なＦＲＯＭを実現することは不可能であった。
本発明の目的は従来の方式における上記の如き欠点を解
消し、低電源電圧動作が可能で、かつ構成素子数の少な
いＰ−ＲＯＭを提供することである。
消し、低電源電圧動作が可能で、かつ構成素子数の少な
いＰ−ＲＯＭを提供することである。
第３図は本発明によるＰ−ＲＯＭの構造例を概念的に示
すもので、ａは平面図、ｂは断面図である３図中、Ｅｌ
は第１のエミッタ、Ｒ２は第２のエミッタ、ＪＢＥ＋は
第１のベース・エミッタ接合、Ｊ ＢＥ２は第２のベー
ス・エミッタ接合、ＰＥ１は第１のエミッタ端子、ＰＥ
２は第２のエミッタ端子を示し他は第１図と共通である
。
すもので、ａは平面図、ｂは断面図である３図中、Ｅｌ
は第１のエミッタ、Ｒ２は第２のエミッタ、ＪＢＥ＋は
第１のベース・エミッタ接合、Ｊ ＢＥ２は第２のベー
ス・エミッタ接合、ＰＥ１は第１のエミッタ端子、ＰＥ
２は第２のエミッタ端子を示し他は第１図と共通である
。
以下これらの図により、本発明の詳細を述べる。
本発明の特徴は第３図に示す如く、記憶素子用のトラン
ジスタのベース領域Ｂ内に、情報の書き込み用エミッタ
領域Ｅ１とは別に、更に他のエミッタ領域Ｅ２を設けた
ことである。
ジスタのベース領域Ｂ内に、情報の書き込み用エミッタ
領域Ｅ１とは別に、更に他のエミッタ領域Ｅ２を設けた
ことである。
情報の書き込みは従来のＰ−ＲＯＭと同様にして、第１
のエミッタ端子ＰＥ１よりコレクタ端子ｐｃに、電流を
流し、ＪＢＥ＋を短絡破壊することにより行なう。
のエミッタ端子ＰＥ１よりコレクタ端子ｐｃに、電流を
流し、ＪＢＥ＋を短絡破壊することにより行なう。
書き込みが行なわれた記憶素子は、従来の方式では単に
ＪＢＣがダイオードとしてのみ動作するのに相違し、本
発明においては、第２のエミッタ領域Ｅ２があることに
より、ＰＥ２．ＰＥ１．ＰＣのそれぞれがエミッタ、ベ
ースおよびコレクタ端子となる様なトランジスタが存在
する。
ＪＢＣがダイオードとしてのみ動作するのに相違し、本
発明においては、第２のエミッタ領域Ｅ２があることに
より、ＰＥ２．ＰＥ１．ＰＣのそれぞれがエミッタ、ベ
ースおよびコレクタ端子となる様なトランジスタが存在
する。
したがって入力信号によりこれが導通すれば、その電流
増幅作用により、次段を７駆動するに十分な電流を流す
ことができる。
増幅作用により、次段を７駆動するに十分な電流を流す
ことができる。
このことは、個々の記憶素子がそれぞれ読み出し用のト
ランジスタとして動作することを意味し、もはや余分の
読み出し用のトランジスタは不要となる。
ランジスタとして動作することを意味し、もはや余分の
読み出し用のトランジスタは不要となる。
以上のことより明らかな様に、本発明においては情報の
読み出しのために必要とされる入力電圧は単に、トラン
ジスタ１ケを導通させるだけの大きさで良く、前述の如
き低い電源電圧のもとでも十分動作が可能である。
読み出しのために必要とされる入力電圧は単に、トラン
ジスタ１ケを導通させるだけの大きさで良く、前述の如
き低い電源電圧のもとでも十分動作が可能である。
一方、情報の書き込みのない記憶素子に・ついては、従
来の方式と同様に、入力電圧がエミッタ・ベース接合の
逆方向耐圧を越えない限り、読み出し用トランジスタは
導通しない。
来の方式と同様に、入力電圧がエミッタ・ベース接合の
逆方向耐圧を越えない限り、読み出し用トランジスタは
導通しない。
第４図は本発明の実施例である２×２ビツトのＰ−Ｒ，
ＯＭの回路結線図を示す。
ＯＭの回路結線図を示す。
Ｑ：ｔ ｔ （Ｊ２ ｔ Ｑ／２ｔおよびＱ□２は２つ
のエミッタを有する記憶素子用トランジスタで、トラン
ジスタＱ’ （ｒ ？ Ｊ＝１−又は２）のコレクタ
はｊ行線Ｙｉに、エミッタの１つはｉ列線Ｘｊは出力線
を兼ねている。
のエミッタを有する記憶素子用トランジスタで、トラン
ジスタＱ’ （ｒ ？ Ｊ＝１−又は２）のコレクタ
はｊ行線Ｙｉに、エミッタの１つはｉ列線Ｘｊは出力線
を兼ねている。
１つの入力端子に適当な大きさの入力信号が印加される
とそれに接続されている記憶素子のうち、書き込みの行
なわれているトランジスタが導通し、そのコレクタ端子
に接続されている出力端子は低レベルになる。
とそれに接続されている記憶素子のうち、書き込みの行
なわれているトランジスタが導通し、そのコレクタ端子
に接続されている出力端子は低レベルになる。
一方、書き込みの行なわれていないトランジスタは導通
しないで、それに接続されている出力端子は高レベルの
まま保留される。
しないで、それに接続されている出力端子は高レベルの
まま保留される。
以上、本発明はその１つの実施例につき説明されたが、
それは単なる例示的なものであり、ここで説明された実
施例によってのみ前記した本願特許請求の範囲が限定さ
れるものでないことは勿論である。
それは単なる例示的なものであり、ここで説明された実
施例によってのみ前記した本願特許請求の範囲が限定さ
れるものでないことは勿論である。
第１図は、従来の接合型Ｐ−ＲＯＭの構造を概念的に示
すものでａは平面図、ｂは断面図である。 第２図は、従来の２×２ビツトの接合型Ｐ−ＲＯＭの回
路の結線図、第３図は、本発明によるＦＲＯＭの構造例
を概念的に示すものでａは平面図すは断面図である。 第４図は、本発明の実施例である２×２ビツトのＰ−Ｒ
ＯＭ回路結線図である。 これらの図において、Ｅ・・・エミッタ領域、Ｂ・・・
ベース領域、Ｃ・・・コレクタ領域、ｎ＋コレクタ電極
、ＪＢＥ・・・ベース・エミッタ接合、ＪＲＣ・・・ベ
ース・コレクタ接合、ＰＣ・・・コレクタ端子、ＰＥ・
・・エミッタ端子、添数字は、第１と第２の別を示す３
Ｘｌ、Ｘ２・・・列線、Ｙｌ、￥２・・・行線、Ｑｈｌ
ｙ Ｑ２１ 。 Ｑ１□、Ｑ２２：Ｑ′１７．Ｑつ１ ｙ ＱＢ２ ｔｏ
二２・・・記憶素子用トランジスタ、 刃端子。 １ 、Ｒ２・・・抵抗、 Ｑｌ、Ｑ２・・・出
すものでａは平面図、ｂは断面図である。 第２図は、従来の２×２ビツトの接合型Ｐ−ＲＯＭの回
路の結線図、第３図は、本発明によるＦＲＯＭの構造例
を概念的に示すものでａは平面図すは断面図である。 第４図は、本発明の実施例である２×２ビツトのＰ−Ｒ
ＯＭ回路結線図である。 これらの図において、Ｅ・・・エミッタ領域、Ｂ・・・
ベース領域、Ｃ・・・コレクタ領域、ｎ＋コレクタ電極
、ＪＢＥ・・・ベース・エミッタ接合、ＪＲＣ・・・ベ
ース・コレクタ接合、ＰＣ・・・コレクタ端子、ＰＥ・
・・エミッタ端子、添数字は、第１と第２の別を示す３
Ｘｌ、Ｘ２・・・列線、Ｙｌ、￥２・・・行線、Ｑｈｌ
ｙ Ｑ２１ 。 Ｑ１□、Ｑ２２：Ｑ′１７．Ｑつ１ ｙ ＱＢ２ ｔｏ
二２・・・記憶素子用トランジスタ、 刃端子。 １ 、Ｒ２・・・抵抗、 Ｑｌ、Ｑ２・・・出
Claims (1)
- １ 複数のトランジスタのベース領域中に第１および第
２のエミッタ領域をそれぞれ設け、前記第１のエミッタ
領域のうち選択されたもののベース・エミッタ接合を破
壊することにより情報のかきこみを行ない、前記第２の
エミッタ領域は、前記ベース領域およびコレクタ領域と
あいまってトランジスタ動作をすることを特徴とするプ
ログラマブルモノリシック集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50147954A JPS5834941B2 (ja) | 1975-12-11 | 1975-12-11 | プログラマブルモノリシツク集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50147954A JPS5834941B2 (ja) | 1975-12-11 | 1975-12-11 | プログラマブルモノリシツク集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5271992A JPS5271992A (en) | 1977-06-15 |
| JPS5834941B2 true JPS5834941B2 (ja) | 1983-07-29 |
Family
ID=15441826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50147954A Expired JPS5834941B2 (ja) | 1975-12-11 | 1975-12-11 | プログラマブルモノリシツク集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834941B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591164A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Junction collapsible type programmable rom |
| CA1188418A (en) * | 1982-01-04 | 1985-06-04 | Jay A. Shideler | Oxide isolation process for standard ram/prom and lateral pnp cell ram |
-
1975
- 1975-12-11 JP JP50147954A patent/JPS5834941B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5271992A (en) | 1977-06-15 |
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